KR20010085186A - 반도체 레이저장치 및 그 제조방법 - Google Patents

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Abstract

광정보처리용으로 사용되는 반도체 레이저장치 및 그 제조방법에 관한 것으로서, 임계값 전류가 낮고 전류-광출력특성의 온도특성의 열화가 적은 반도체 레이저장치를 제공하기 위해서 제1 도전형의 GaAs반도체기판, 이 반도체기판상에 배치되고 III-V족 화합물 반도체로 이루어지는 제1 도전형의 제1 피복층, 이 제1 피복층상에 배치되고 제1 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 활성층, 이 활성층상에 배치되고 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제1의 제2 피복층, 이 제1의 제2 피복층상에 배치되고 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지고 전류경로로 되는 띠형상의 개구를 갖는 제1 도전형의 전류블럭층 및 이 전류블럭층의 개구를 거쳐서 제1의 제2 피복층상에 배치되고, 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제2의 제2 피복층을 마련하였다.
이렇게 하는 것에 의해서, 기판과 전극의 접촉저항을 낮게 억제하면서 제1의 제2 피복층에서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있고, 활성층으로의 캐리어의 감금을 유효하게 실행할 수 있다는 효과가 얻어진다.

Description

반도체 레이저장치 및 그 제조방법{SEMICONDUCTOR LASER DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 레이저장치 및 그 제조방법에 관한 것으로서, 특히 광정보처리용으로 사용되는 반도체 레이저장치와 그 제조방법에 관한 것이다.
지금까지 광정보처리용으로 사용되는 반도체 레이저장치는 GaAs전류블럭층을 사용한 이득도파형 구조가 채용되어 왔다. 그러나, 최근은 AℓGaAs층을 전류블럭층에 사용한 굴절률도파형 구조를 채용하는 것에 의해 동작전류를 저감한 반도체 레이저장치가 개발되고 있다. 굴절률도파형 구조로서는 전류블럭층에서의 광의 흡수손실이 적기 때문에 임계값 전류를 저감할 수 있음과 동시에 발광효율을 향상시킬 수 있어 동작전류를 저감할 수 있다.
도 9는 굴절률도파형의 대표예인 SAS(Self-Aligned Structure)형의 종래의 반도체 레이저장치(113)을 도시한 단면도로서, n형 GaAs기판(이하, n형을 「n-」, 또 「p형」을 「p-」라 표기한다)(101)상에 n-GaAs버퍼층(102)를 거쳐서 n-AL0.5Ga0.5As로 이루어지는 하부피복(cladding)층(103)을 형성한 후 AℓGaAs로 이루어지는 활성층(104)를 형성하고, 그 위에 p-Aℓ0.5Ga0.5As로 이루어지는 제1 상부피복층(105)를 형성하고, 또 p-Aℓ0.2Ga0.8As로 이루어지는 에칭스토퍼층(106), n-Aℓ0.6Ga0.4As로 이루어지는 전류블럭층(107), p-Aℓ0.2Ga0.8As로 이루어지는 보호층(108), p-Aℓ0.5Ga0.5As로 이루어지는 제2 상부피복층(l09)를 순차 형성한다. 또한, (107a)는 전류블럭층(107)의 전류채널로 이루어지는 스트라이프형상의 창, (110)은 p-GaAs콘택트층, (111)은 n측 전극, (112)는 p측 전극이다.
종래의 반도체 레이저장치(113)는 상기한 바와 같이 구성되어 있지만, 제1 상부피복층(105)의 캐리어 농도가 설계대로 얻어지지 않게 되는 경우가 있고, 제1 상부피복층(105)의 Zn의 농도저하에 의해서 내부손실이 증대하여 동작시의 발열이 증대한다. 이 때문에 캐리어(전자, 홀)가 열여기되어 2중헤테로구조로 제작한 밴드의 장벽을 타고 넘는 경우가 많아지고 결과적으로 발진에 기여하는 캐리어가 적어져 효율이 저하한다. 즉, 전류-광출력특성의 온도특성을 열화시키는 경우가 있었다. 또, pn접합의 위치가 하부피복층(103)내로 변위하고 그 결과 빔특성에 악영향을 미치는 경우가 있었다.
이러한 문제점을 총합적으로 검토하면, 제1 상부피복층(105), 에칭스토퍼층(106) 및 제2 상부피복층(109) 등의 p형 도펀트로서 아연이 사용되고 있고, 제1차 에피택셜성장의 MOCVD법에서의 성장온도는 700℃∼750℃이므로, 활성층(104)로 되는 AℓGaAs층을 형성한 후, 제1 상부피복층(105)로 되는 p-Aℓ0.5Ga0.5As층, 에칭스토퍼층(106)으로 되는 p-Aℓ0.2Ga0.8As층, 전류블럭층(107)로 되는 n-Aℓ0.6Ga0.4As층 및 보호층(108)로 되는 p-Aℓ0.2Ga0.8As층을 순차 형성할 때에 이미 제1 상부피복층(105)에서 활성층(104)로 아연이 확산되고 있다. 또, 제2차 에피택셜성장을 실행할 때에도 마찬가지의 온도하에서 실행되므로 제1 상부피복층(105)에서 활성층(104)로 아연이 확산되는 것에 의해서 발생하는 것을 알 수 있었다.
또, 굴절률도파형 구조를 실현하는 경우 이 종래예에서 기재한 SAS형 이외의매립리지(ridge)형으로도 실현할 수 있지만, 최근의 지견으로서는 제1 상부피복층(105)에서 활성층(104)로의 아연의 확산은 매립리지형보다 특히 SAS형 쪽이 발생하기 쉽다는 것을 알 수 있었다.
이 아연의 확산을 억제하기 위해서는 제1 상부피복층(105)의 p형 불순물인 아연에 따라 p형 캐리어농도를 낮추는 방법도 있지만, 활성층(104)로 부터의 캐리어의 오버플로가 크게 되어 임계값 전류밀도가 높게 된다는 문제가 발생하여 근본적인 해결로는 되지 않는다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로서, 그 제1의 목적은 임계값 전류가 낮고 전류-광출력특성의 온도특성의 열화가 적은 반도체 레이저장치를 제공하는 것이고, 제2의 목적은 임계값 전류가 낮고 전류-광출력특성의 온도특성의 열화가 적은 반도체 레이저장치를 간단한 공정에 의해 제조하는 제조방법을 제공하는 것이다.
도 1은 본 발명에 관한 반도체 레이저장치의 단면도,
도 2는 본 발명에 관한 반도체 레이저장치의 제조공정을 도시한 반도체레이저장치의 단면도,
도 3은 본 발명에 관한 반도체 레이저장치의 제조공정을 도시한 반도체레이저장치의 단면도,
도 4는 본 발명에 관한 반도체 레이저장치의 단면도,
도 5는 본 발명에 관한 반도체 레이저장치의 제조공정을 도시한 반도체 레이저장치의 단면도,
도 6은 본 발명에 관한 반도체 레이저장치의 제조공정을 도시한 반도체 레이저장치의 단면도,
도 7은 본 발명에 관한 반도체 레이저장치의 DQW 구조의 활성층의 단면도,
도 8은 본 발명에 관한 반도체 레이저장치의 DQW 구조의 활성층의 밴드갭을 도시한 모식도,
도 9는 종래의 반도체 레이저장치의 단면도.
본 발명은 예의 검토한 결과, 제1 도전형의 GaAs반도체기판을 사용하는 경우 도펀트의 불순물농도가 0.1×1017㎝-3이상 1.5×1018㎝-3이하이면, 활성층과 접하는 상부피복층중의 아연의 확산이 억제되고 상부피복층의 p형 캐리어농도를 충분히 확보할 수 있는다는 것을 발견해서 완성한 것으로서, 제1 도전형의 GaAs 반도체기판; 이 반도체기판상에 배치되고 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 제1 도전형의 제1 피복층; 이 제1 피복층상에 배치되고 제1 피복층보다 밴드갭(bandgap)이 작은Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 활성층; 이 활성층상에 배치되고 활성층보다밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제1의 제2 피복층; 이 제1의 제2 피복층상에 배치되고 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지며 전류경로로 되는 띠형상의 개구를 갖는 제1 도전형의 전류블럭층 및; 이 전류블럭층의 개구를 거쳐서 제1의 제2 피복층상에 배치되고 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제2의 제2 피복층을 구비하고, 상기 GaAs 반도체기판의 도펀트의 불순물 농도를 0.1×1017㎝-3이상 1.5×1018㎝-3이하로 한 것으로서 기판과 전극의 접촉저항을 낮게 억제하면서 제1의 제2 피복층에서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있고 활성층으로의 캐리어의 감금을 효율적으로 실행할 수 있는 것을 특징으로 한다.
또, 본 발명에 있어서는 제1의 제2 피복층과 제2의 제2 피복층사이에 활성층보다 밴드갭이 크고, 제2의 제2 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 제2 도전형의 반도체층을 구비하고 있으므로, 띠형상 개구를 확실하게 형성할 수 있고 결정성이 좋은 제2의 제2 피복층을 구성할 수 있다.
또, 제1 피복층을 AℓxGAℓ-xAs (0<x<1), 활성층을 AℓGaAs계 재료, 제1의 제2 피복층을 AℓuGAℓ-uAs (0<u<1), 전류블럭층을 AℓzGAℓ-zAs (0<z<1), 그리고 제2의 제2 피복층을 AℓvGAℓ-vAs (0<v<1)로 구성하면, 적외 반도체 레이저장치에 있어서 기판과 전극의 접촉저항을 낮게 억제하면서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있고 활성층으로의 캐리어의 감금을 유효하게 실행할 수 있다.
또, 제1의 제2 피복층의 제2 도전형 도펀트의 불순물 농도를 1×1018㎝-3이상 2×1018㎝-3이하로 하면, 활성층으로 부터의 캐리어의 오버플로를 억제하여 임계값전류밀도를 낮게 유지할 수 있다.
또, GaAs반도체기판을 VB(Vertical Bridgeman)법 또는 VGF (Vertical Gradient Freeze)법으로 제작하면, 제2 도전형 도펀트의 활성층으로의 확산을 효과적으로 저감할 수 있다.
또, GaAs 반도체기판에 함유되는 불활성의 Si 농도를 1×1018㎝-3이하로 하면, 제2 도전형 도펀트의 활성층으로의 확산을 효과적으로 저감할 수 있다.
또 제1 도전형이 n형, 제2 도전형이 p형이고, 기판의 n형 도펀트를 실리콘, p형 도펀트를 아연으로 했으므로, 기판과 전극의 접촉저항을 낮게 억제하면서 제1의 제2 피복층에서 활성층으로의 아연의 확산을 방지할 수 있고 활성층으로의 캐리어의 감금을 유효하게 실행할 수 있다.
또, 본 발명은 도펀트의 불순물 농도가 0.1×1017㎝-3이상 1.5×1018㎝-3이하인 제1 도전형의 GaAs 반도체기판을 준비하는 공정; GaAs 반도체기판상에 III-V 족 화합물 반도체로 이루어지는 제1 도전형의 제1 피복층을 형성하는 공정; 제1 피복층상에 제1 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 활성층을 형성하는 공정; 활성층상에 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로이루어지는 제2 도전형의 제1의 제2 피복층을 형성하는 공정; 제1의 제2 피복층상에 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지고 전류경로로 되는 띠형상의 개구를 갖는 전류블럭층을 형성하는 공정 및; 전류블럭층의 개구를 거쳐서 제1의 제2 피복층상에 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제2의 제2 피복층을 형성하는 공정을 포함하는 반도체 레이저장치의 제조방법을 제공하는 것이다.
또, 상기 방법에 있어서 제1의 제2 피복층과 제2의 제2 피복층사이에 활성층보다 밴드갭이 크고, 제2의 제2 피복층보다 밴드갭이 작은 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 제2 도전형의 반도체층을 또 형성하는 공정을 포함함과 동시에 전류블럭층의 개구를 형성하는 공정에 있어서, 이 제2 도전형의 반도체층에 의해 에칭을 정지시키면 띠형상 개구를 확실하게 형성할 수 있고 제2의 제2 피복층을 결정성 좋게 형성할 수 있다.
또, 상기 방법에 있어서 제1 피복층을 AℓxGAℓ-xAs (0<x<1)로 형성하고, 활성층을 AℓGaAs계 재료로 형성하고, 제1의 제2 피복층을 AℓuGAℓ-uAs (0<u<1)로 형성하고, 전류블럭층을 AℓzGAℓ-zAs (0<z<1)로 형성하고, 또 제2의 제2 피복층을 AℓvGAℓ-vAs(0<v<1)로 형성하면 적외 반도체레이저에 있어서 기판과 전극의 접촉저항을 낮게 억제하면서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있는 적외 반도체레이저를 제조할 수 있다.
<실시예>
이하, 본 발명을 바람직한 실시예에 따라서 상세하게 설명하지만, 본 발명은이하의 실시예에 한정되는 것이 아니다.
〈실시예 1〉
도 1은 본 발명의 하나의 실시예에 관한 반도체 레이저장치의 단면도이다. 여기서는 1예로서 정보처리용으로 사용되는 레이저파장이 780nm인 SAS형 반도체 레이저장치에 대해서 설명한다.
이 실시예1에 있어서는 n형 GaAs 기판의 캐리어농도를 0.1E18㎝-3이상 1.5E18㎝-3이하로 하는 것에 의해 이 n형 도펀트에 따른 제1 피복층에서 활성층으로의 Zn의 확산을 저감한 것이다.
도 1에 있어서, (1)은 (100)면을 주면으로 하는 n형 GaAs의 기판으로서 n형도펀트는 Si이고, 캐리어농도는 8E17㎝-3이다. 또, 이 GaAs 기판(1)은 VB(Vertical Bridgeman)법으로 작성된 것이다.
(2)는 기판(1)상에 마련된 층두께가 0.1㎛인 n-GaAs의 버퍼층으로서, 도펀트는 Si, 캐리어농도는 3E17㎝-3이고, (3)은 버퍼층(2)상에 마련된 층두께가 2.0㎛인 n-Aℓ0.48Ga0.52As의 하부피복층으로서 도펀트는 Si이다. 단, 하부피복층(3)의 도펀트는 Se 등의 다른 n형 도펀트이라도 좋다. 캐리어농도는 3E17㎝-3이다.
(4)는 하부피복층(3)상에 마련된 층두께가 0.06㎛인 언도프Aℓ0.15Ga0.85As의 활성층, (5)는 활성층(4)상에 마련된 층두께가 0.2㎛인 p-Aℓ0.48Ga0.52As의제1 상부피복층으로서, 도펀트는 Zn, 캐리어농도는 1.5E18cm-3이고, (6)은 제1 상부피복층(5)상에 마련된 층두께가 0.01㎛인 p-Aℓ0.2Ga0.8As의 에칭스토퍼층으로서, 도펀트는 Zn, 캐리어농도는 2E18㎝-3이다.
(7)은 이 에칭스토퍼층(6)상에 마련된 층두께가 0.6㎛인 n-Aℓ0.55Ga0.45As의 전류블럭층으로서, 도펀트는 Si캐리어농도 2.5E17㎝-3이다. (8)은 전류블럭층(7)상에 마련된 층두께가 0.02㎛인 p-Aℓ0.2Ga0.8As의 보호층으로서, 도펀트는 Zn, 캐리어농도는 3E17㎝-3이다. 이 보호층(8)과 전류블럭층(7)에는 전류경로로서의 스트라이프형상의 창(7a)가 형성되어 있다. 이 창(7a)를 거쳐서 에칭스토퍼층(6)과 보호층(8)상에 층두께가 2㎛이고 캐리어농도가 1.5E18㎝-3인 Zn도펀트의 p-Aℓ0.48Ga0.52As의 제2 상부피복층(9)가 마련되어 있다. (10)은 제2 상부피복층(9)상에 마련된 층두께가 1.0㎛인 p-GaAs의 콘택트층으로서 도펀트는 Zn, 캐리어농도는 2E19㎝-3이다.
(11)은 n측 전극, (12)는 p측 전극이다. (13)은 본 발명에 관한 반도체레이저장치이다.
다음에 본 발명에 관한 반도체 레이저장치(13)의 제조방법에 대해서 설명한다.
도 2 및 도 3은 본 발명에 관한 반도체 레이저장치(13)의 제조공정의 각 공정의 반도체 레이저장치를 도시한 단면도이다.
도 2의 (a)를 참조하면, 우선 MOCVD법 등의 결정성장법에 의한 제1차 애피택셜성장에 의해 n-GaAs기판(1)상에 버퍼층(2)로 되는 n-GaAs층(72), n형 하부피복층(3)으로 되는 n-Aℓ0.48Ga0.52As층(73), 활성층(4)로 되는 언도프Aℓ0.15Ga0.85As층(74), 제1 상부피복층(5)로 되는 p-Aℓ0.48Ga0.52As층(75), 에칭스토퍼층(6)으로 되는 p-Aℓ0.2Ga0.8As층(76), 전류블럭층(7)로 되는 n-Aℓ0.55Ga0.45As층(77) 및 보호층(8)로 되는 p-Aℓ0.2Ga0.8As층(78)을 순차 형성한다. 이때의 도펀트로서는 n형 도펀트에는 실리콘, p형 도펀트에는 아연이 사용된다. 이 공정의 결과를 도시한 것이 도 2의 (a)이다.
다음에 보호층(8)로 되는 p-Aℓ0.2Ga0.8As층(78)상에 포토레지스트막을 형성하고 포토리도그래피기술에 의해서 스트라이프형상의 개구를 갖는 포토레지스트 패턴(80)을 형성한다.
이 공정의 결과를 도시한 것이 도 2의 (b)이다.
이 포토레지스트 패턴(80)을 마스크로 해서 p-Aℓ0.2Ga0.8As층(78)과 n-Aℓ0.55Ga0.45As층(77)을 관통하고 p-Aℓ0.2Ga0.8As층(76)에 도달할 때까지 선택 에칭액을 사용해서 에칭하고, 이것에 의해 전류채널로 되는 창(7a)를 형성한다.
이 에칭방법은 주석산 또는 황산 등의 AℓAs에 대해서 거의 선택성을 갖지 않는 부식액(etchant)에 의해 n-Aℓ0.55Ga0.45As층(77)의 도중까지 에칭을 실행하고, 계속해서 AℓAs 혼합결정비가 높은 층을 선택적으로 에칭할 수 있는 플루오르화 수소산계의 부식액을 사용해서 나머지의 n-Aℓ0.55Ga0.45A층(77)을 선택적으로에칭하는 것이다. 즉, 플루오르화 수소산계의 부식액은 p-Aℓ0.2Ga0.8As층(76)을 에칭하지 않고 이 부분에서 에칭은 정지한다.
이 공정의 결과를 도시한 것이 도 3의 (a)이다.
플루오르화 수소산계의 부식액을 사용해서 선택적으로 에칭을 실행할 때, 포토레지스트 패턴(80)을 제거하고, 스트라이트형상의 개구를 갖는 p-Aℓ0.2Ga0.8As층(78)을 마스크로 해서 에칭을 실행해도 좋다.
계속해서, 포토레지스트 패턴(80)을 제거한 후 2회째의 에피택셜성장을 실행하고, 창(7a)를 거쳐서 p-Aℓ0.2Ga0.8As층(76), n-Aℓ0.55Ga0.45As층(77) 및 p-Aℓ0.2Ga0.8As층(78)상에 제2 상부피복층(9)로서 p-Aℓ0.48Ga0.52As층(79)의 매립성장을 실행하고, 이 p-Aℓ0.48Ga0.52As층(79)상에 콘택트층(10)으로서의 p-GaAs층(82)를 형성한다.
이 공정의 결과를 도시한 것이 도 3의 (b)이다.
계속해서, p-GaAs층(82)의 표면상에 p측 전극(12), 기판(1)의 이면측에 n측 전극(11)을 형성하고, 도 1에 도시한 반도체레이저 장치(13)을 완성한다.
다음에 반도체레이저 장치(13)의 동작에 대해서 설명한다.
n측 전극(11)과 p측 전극(12)의 사이에 순방향전압을 인가하면, 전류블럭층(7)은 n형반도체층이고 보호층(8) 및 제2 상부피복층(9)는 p형층이며 이 pn접합에 의해 발생한 공핍층에 의해 전류블럭 효과를 가지므로, 전류블럭층(7)에 의해 전류의 흐름이 저지되어 전류가 저감되고 개구(7a)를 거쳐서 효율 좋게 활성층(4)에 전류가 흐른다. 활성층(4)에 소정의 임계값 이상의 전류가 흐르면 활성층(4)에 있어서 전자와 정공(正孔)이 재결합하고 이것에 따라서 레이저광이 발생한다.
이 때 n형 하부피복층(3), 제1 상부피복층(5) 및 제2 상부피복층(9)는 활성층(4)보다 큰 밴드갭을 갖고 있으므로 n형 하부피복층(3), 제1 상부피복층(5) 및 제2 상부피복층(9)의 굴절률은 활성층(4)보다 작고, 레이저광은 n형 하부피복층(3)과 제1 상부피복층(5) 및 제2 상부피복층(9)의 사이에 감금된다.
또, 전류블럭층(7)의 밴드갭은 제1 상부피복층(5) 및 제2 상부피복층(9)의 그것보다도 크기 때문에 전류블럭층(7)의 굴절률은 제1 상부피복층(5) 및 제2 상부피복층(8)의 그것보다 작고 레이저광의 수평횡방향의 확산은 전류블럭층(7)에 의해서 제한된다.
이와 같이, 레이저광의 발광점의 상하, 좌우 모두 굴절률차를 갖도록 구성하고 있기 때문에 레이저광은 발광점 근방에 효율 좋게 감금되게 된다.
이 반도체 레이저장치(13)에 있어서는 제1 상부피복층(5)의 Zn의 캐리어농도를 1.5E18㎝-3로 하고 있지만, GaAs기판(1)의 Si의 캐리어농도를 8E17cm-3로 하고 있기 때문에 활성층(4)로의 Zn의 확산이 억제되고 있다. 활성층으로의 Zn의 확산을 조사하기 위해 제1 회째의 결정성장후 Zn의 SIMS분석(2차 이온질량분석)을 실행한 결과, Zn이 활성층(4)로 거의 확산되지 않는다는 것을 확인할 수 있었다.
이것은 다음과 같이 설명할 수 있다고 고려된다.
Journal of Crystal growth vol. 145 (994) p.808 - 812에 Si-GaAs/Zn-AℓGaAs에 있어서의 Zn의 확산에 대해서 설명이 되어 있지만, 본 발명에 있어서도 이 아연(Zn)의 확산모델과 마찬가지의 현상이 발생하고 있는 것이라고 고려된다. 즉, Si도프 GaAs중의 격자간 Ga가 Si의 캐리어농도의 증가에 따라 증가하고, Ga는 이 계(系)의 모체원소이기 때문에 격자간 Ga는 큰 확산속도를 갖고 Zn도프 AℓGaAs중으로 용이하게 확산된다. Zn도프 AℓGaAs중으로 확산되어 온 이 격자간 Ga에 의해 Zn도프AℓGaAs중의 Ga사이트의 Zn이 튀겨나와 격자간 Zn으로 되고, 이 격자간 Zn이 근접하는 층으로 확산하기 때문이라고 고려된다.
또, 발명자들은 종래 구조와 마찬가지의 레이저장치에 있어서, Si도프 GaAs 기판(101)의 캐리어농도를 증가시키면 상부피복층(105)의 Zn의 확산이 촉진되고 온도 특성이 악하되는 것을 발견하였다. 특히, GaAs기판(101)이 VB법 또는 VGF법에 의해 제작된 경우에는 결정중에 불활성의 Si원자가 다수잔류하고 있고, Si원자가 활성화할 때 격자간 Ga원자가 생성되어 Zn의 활성층으로의 확산이 더욱 촉진되는 것을 발견하였다.
이와 같은 이유로, 반도체 레이저장치(13)에 있어서는 GaAs기판(1)의 Si의 캐리어농도를 8E17㎝-3로 낮게 하고 있기 때문에 기판(1) 중의 격자간 Ga의 생성이 억제되므로, 제1 상부피복층(5)로의 격자간Ga의 확산이 적어지고 이 때문에 제1 상부피복층(5)의 Zn의 확산이 억제되어 제1 상부피복층(5)의 Zn의 캐리어농도의 저하가 방지됨과 동시에 활성층(4)로의 Zn의 확산도 적어져 활성층(4)의 Zn의 캐리어농도의 증대도 방지할 수 있다.
특히, GaAs기판(1)이 VB법뿐만 아니라 VGF법에 의해 제작된 경우에는 결정중에 불활성의 Si원자가 다수잔류하고 있으므로, GaAs기판(1)의 Si의 캐리어농도를 8E17㎝-3로 낮게 하는 것에 의해 기판(1)중의 격자간 Ga의 생성이 억제된다는 효과가 크고 제1 상부피복층(5)에서 활성층(4)로의 Zn의 확산이 억제된다.
따라서, 제1 상부피복층(5)의 Zn의 캐리어농도의 저하에 의한 내부손실의 증대, 더 나아가서는 전류-광출력특성의 온도특성의 열화를 방지할 수가 있다.
또, 활성층(4)의 Zn의 캐리어농도의 증대에 따른 빔특성의 열화를 방지할 수가 있다.
그리고, 이 반도체 레이저장치(13)의 기판은 Si의 캐리어농도를 8E17cm-3로 하고 있기 때문에 접촉저항도 비교적 낮게 설정할 수 있다.
이 실시예에 있어서는 기판(1)의 캐리어농도를 8E17cm-3로 했지만, 0.1E18 cm-3이상 1.5E18cm-3이하의 범위이면 좋고, 바람직한 것은 0.5E18cm-3이상 1.0E18cm-3미만이고, 더욱 바람직한 것은 0.7E18cm-3이상 1.0E18cm-3미만이다.
또, 각 층의 Aℓ혼합결정비는 이 실시예에서 설명한 값에 한정되는 것은 아니고, 활성층(4)가 하부피복층(3), 제1 상부피복층(5), 전류블럭층(7) 및 제2 상부피복층(9)보다 밴드갭이 작고, 또 제2 상부피복층(9)보다 밴드갭이 작은 활성층(4)보다 밴드갭이 큰 에칭스토퍼층(6)을 구비한 구성이면 좋다.
또, 실시예(1)에서는 AℓGaAs계 재료로 구성했지만, AℓGaInP계 등의 다른III-V족 화합물 반도체재료에 있어서도 마찬가지의 효과가 있다.
[변형예]
다음에 반도체 레이저장치(13)과 기본적으로는 동일한 구조이지만, 제조공정의 차이에 의해 실시예1의 반도체 레이저장치(13)의 구성에서 보호층(8)을 제거한 변형예에 대해서 설명한다.
도 4는 이 변형예의 반도체 레이저장치의 단면도로서 도 1과 동일 또는 동등부분은 동일번호를 붙여서 설명을 생략한다.
다음에 반도체 레이저장치(20)의 제조방법에 대해서 설명한다.
도 5 및 도 6은 이 변형예의 반도체 레이저장치(20)의 제조공정의 각 공정의 반도체 레이저장치를 도시한 단면도이다.
실시예1의 도 2의 (a)와 마찬가지로, 우선 MOCVD법 등의 결정성장법에 의한 제1 차의 애피택셜성장에 의해 n-GaAs기판(1)상에 버퍼층(2)로 되는 n-GaAs층(72), n형 하부피복층(3)으로 되는 n-Aℓ0.48Ga0.52As층(73), 활성층(4)로 되는 언도프Aℓ0.15Ga0.85As층(74), 제1 상부피복층(5)로 되는 p-Aℓ0.48Ga0.52As층(75), 에칭스토퍼층(6)으로 되는 p-Aℓ0.2Ga0.8As층(76), 전류블럭층(7)로 되는 n-Aℓ0.55Ga0.45As층(77) 및 보호층(8)로 되는 p-Aℓ0.2Ga0.8As층(78)을 순차 형성한다. 이때의 도펀트로서는 n형 도펀트에는 실리콘, p형 도펀트에는 아연이 사용된다.
다음에 p-Aℓ0.2Ga0.8As층(78)상에 포토레지스트막을 형성하고 포토리도그래피기술에 의해서 스트라이프형상의 개구를 갖는 포토레지스트패턴(80)을 형성한다.
이 공정의 결과를 도시한 것이 도 5의 (a)이다.
계속해서, 포토레지스터패턴(80)을 마스크로 해서 p-Aℓ0.2Ga0.8As층(78)을 n-Aℓ0.55Ga0.45As층(77)에 도달할 때까지 에칭한다. 이때의 부식액은 주석산 등의 GaAs를 선택적으로 에칭하는 것을 사용한다.
이 공정의 결과를 도시한 것이 도 5의 (b)이다.
다음에 레지스터(80)을 제거한 후 AℓAs혼합결정비가 높은 재료를 선택적으로 에칭할 수 있는 플루오르화 수소산계의 부식액을 사용하고 p-Aℓ0.2Ga0.8As층(78)을 마스크로서 사용하여 n-Aℓ0.55Ga0.45As층(77)을 p-Aℓ0.2Ga0.8As층(76)에 도달할때 까지 에칭한다.
p-Aℓ0.2Ga0.8As층(76)은 n-Aℓ0.55Ga0.45As층(77)보다 AℓAs혼합결정비가 낮으므로 에칭되지 않고 에칭스토퍼층으로서 작용한다. 이 때문에 n-Aℓ0.55 Ga0.45As층(77)을 완전하게 제거할 수 있어 전기적으로 저항이 적은 창(7a)가 형성된다.
에칭마스크로서 사용한 p-Aℓ0.2Ga0.8As층(78)은 당연히 플루오르화 수소산계의 부식액에는 에칭되지 않으므로 창(7a)상으로 돌출된 차양형상으로 남겨진다.
이 공정의 결과를 도시한 것이 도 6의 (a)이다.
계속해서 AℓAs혼합결정비가 낮은 재료를 에칭할 수 있는 부식액인 NH3계 또는 주석산계의 부식액을 사용해서 p-Aℓ0.2Ga0.8As층(78)을 에칭한다.
이 p-Aℓ0.2Ga0.8As층(78)을 제거한 후 2회째의 결정성장공정에서 창(7a)를 거쳐서 p-Aℓ0.2Ga0.8As층(76)과 n-Aℓ0.55Ga0.45As층(77)상에 제2 상부피복층(9)로서 p-Aℓ0.5Ga0.5As층(79)의 매립성장을 실행하고, 이 p-Aℓ0.48Ga0.52As층(79)상에 콘택트층(10)으로서의 p-GaAs층(82)를 형성한다.
이 공정의 결과를 도시한 것이 도 6의 (b)이다.
계속해서, p-GaAs층(82)의 표면상에 p측 전극(12) 기판(1)의 이면측에 n측 전극(11)을 형성하여 도 4에 도시된 반도체 레이저장치(20)을 완성한다.
이러한 구성에 있어서도 반도체 레이저장치(13)과 동일한 효과를 얻을 수 있다.
<실시예 2>
이 실시예 2에 있어서는 실시예 1의 언도프Aℓ0.15Ga0.85As의 활성층(4)를 이중양자웰(이하, DQW<Double Quantum Well>라 한다)구조의 활성층으로 한 것이다.
도 7은 실시예2에 관한 반도체 레이저장치의 DQW구조의 활성층(30)의 단면도이다.
도 7에 있어서 (32)는 층두께가 15㎚이고, 언도프Aℓ0.35Ga0.65As인 광가이드층, (34)는 층두께가 8nm이고 언도프Aℓ0.10Ga0.90As의 웰층, (36)은 층두께가 8㎚이고 언도프Aℓ0.35Ga0.65As의 배리어층이다.
도 8은 활성층(30)의 DQW구조의 에너지밴드를 도시한 모식도이다.
그 밖의 구성은 실시예1과 동일하므로 동일 부분에는 동일 번호를 붙여서 설명을 생략한다.
따라서, p-Aℓ0.48Ga.0.52As의 제1 상부피복층(5)는 도펀트는 Zn, 캐리어농도는 1.5E18cm-3이고, n형 GaAs기판(1)은 n형 도펀트는 Si이고, 캐리어농도는 8 E17cm-3이다. 또, 이 GaAs기판(1)은 VB(Vertical Bridgeman)법에 의해 작성된 것이다.
이 실시예에 의한 반도체 레이저장치에 있어서도 제1 상부피복층(5)의 Zn의 확산은 적고, 제1 상부피복층(5)의 Zn의 캐리어농도가 유지되고 있다. 이 때문에 제1 상부피복층(5)의 Zn의 캐리어농도의 저하에 의한 내부손실의 증대, 더 나아가서는 전류-광출력특성의 온도특성의 열화를 방지할 수가 있다.
또, 활성층(20)의 Zn의 캐리어농도의 증대에 따른 빔특성의 열화를 방지할 수 있다. 또, 활성층(20)으로의 Zn의 확산에 의한 DQW구조의 무질서화를 회피할 수 있으므로 설계대로의 DQW구조를 실현할 수 있어 한층 캐리어의 감금이 효율좋게 실행된다.
그리고, 이 반도체 레이저장치의 기판은 Si의 캐리어농도를 8E17cm-3로 하고 있으므로 접촉저항도 비교적 낮게 설정할 수 있다.
이 실시예의 반도체 레이저장치에 있어서 공진기길이를 800㎛로 했을 때 동작온도60℃에서의 임계값전류는 45mA이고, 실시예1에 비해서 더욱 낮게 실현할 수 있다.
또, 이 실시예에 있어서는 활성층을 DQW구조로 했지만, 다른 양자웰구조 즉 단일양자웰(SQW:Single Quantum Well)구조, 3중양자웰(TQW:Triple Quantum Well)구조 등의 다중양자웰(MQW:Multi Quantum Wel1)구조나 그린(GRIN)구조, SCH(SeparateConfinement Heterostructure)구조 등에 의해서도 동일한 효과가 얻어진다.
또, 실시예1 및 2에 있어서 설명한 반도체 레이저장치는 SAS형이지만, 활성층상에 Zn도프 피복층과 언도프 또는 n형 전류블럭층을 계속해서 형성하는 다른 형식의 반도체 레이저에 의해서도 동일한 효과가 얻어진다.
이상 설명한 바와 같이 본 발명에 관한 반도체 레이저장치는 이하와 같은 효과를 갖는다.
기판과 전극의 접촉저항을 낮게 억제하면서 제1의 제2 피복층에서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있고, 활성층으로의 캐리어의 감금을 유효하게 실행할 수 있다. 더 나아가서는 전류-광출력특성의 온도특성이 양호하고 빔특성도 양호하며 접촉저항도 비교적 낮은 반도체 레이저장치를 구성할 수가 있다.
또, 제1의 제2 피복층과 제2의 제2 피복층사이에 활성층보다 밴드갭이 크고 제2의 제2 피복층보다 밴드갭이 작은 Ⅲ-V족 화합물 반도체로 이루어지는 제2 도전형의 반도체층을 구비했으므로, 띠형상 개구를 확실하게 형성할 수 있고 결정성이 양호한 제2의 제2 피복층을 구성할 수 있기 때문에 내부손실이 적고 전류-광출력특성의 온도특성을 더욱 높인 반도체 레이저장치를 구성할 수가 있다.
또, 제1 피복층을 AℓxGaℓ-xAs (0<x<1), 활성층을 AℓGaAs계 재료, 제1의 제2 피복층을 AℓuGAℓ-uAs (0<u<1), 전류블럭층을 AℓzGAℓ-zAs (0<z<1), 그리고 제2의 제2 피복층을 AℓvGAℓ-vAs (0<v<1)로 구성했으므로, 전류-광출력특성의 온도특성이 양호하고 빔특성도 양호하며 접촉저항도 비교적 낮은 적외 반도체 레이저장치를 구성할 수가 있다.
또, 제1의 제2 피복층의 제2 도전형 도펀트의 불순물 농도를 1×1018cm-3이상 2×1018cm-3이하로 했기 때문에 활성층으로 부터의 캐리어의 오버플로를 억제하고 임계값전류밀도를 낮게 유지할 수 있으므로, 전류-광출력 특성의 온도특성이 더욱 양호하고 빔특성도 양호한 반도체 레이저장치를 구성할 수가 있다.
또, GaAs반도체기판을 VB법 또는 VGF법으로 제작한 것으로 했으므로, 제2 도전형 도펀트의 활성층으로의 확산을 효과적으로 저감할 수 있고, 전류-광출력특성의 온도특성이 더욱 양호하고 빔특성도 양호한 반도체 레이저장치를 구성할 수가 있다.
또, GaAs반도체기판에 함유되는 불활성의 Si농도를 1×1018cm-3이하로 했으므로 제2 도전형 도펀트의 활성층으로의 확산을 효과적으로 저감할 수 있고, 전류-광출력특성의 온도특성이 더욱 양호하고 빔특성도 양호한 반도체 레이저장치를 구성할 수 있다.
또, 제1 도전형이 n형, 제2 도전형이 p형이고, 기판의 n형 도펀트를 실리콘, p형 도펀트를 아연으로 했으므로, 기판과 전극의 접촉저항을 낮게 억제하면서 제1의 제2 피복층에서 활성층으로의 아연의 확산을 방지할 수 있어 활성층으로의 캐리어의 감금을 유호하게 실행할 수 있다. 더 나아가서는 GaAs기판의 n형 도펀트를 실리콘, p형 도펀트를 아연으로 하는 간단한 구성에 의해 전류-광출력특성의 온도특성이 양호하고 빔특성도 양호하며 접촉저항도 비교적 낮은 반도체 레이저장치를 얻을 수 있다.
또, 본 발명에 관한 반도체 레이저장치의 제조방법에 의하면 기판과 전극의 접촉저항을 낮게 억제하면서 활성층으로의 제2 도전형 도펀트의 확산을 방지할 수 있고, 전류-광출력특성의 온도특성이 양호하고 빔특성도 양호한 반도체 레이저장치를 간단한 공정으로 제조할 수가 있다.

Claims (3)

  1. 제1 도전형의 GaAs반도체기판;
    이 반도체기판상에 배치되고 III-V족 화합물 반도체로 이루어지는 제1 도전형의 제1 피복층;
    이 제1 피복층상에 배치되고 상기 제1 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 활성층;
    이 활성층상에 배치되고 상기 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제1의 제2 피복층;
    이 제1의 제2 피복층상에 배치되고 상기 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지고 전류경로로 되는 띠형상의 개구를 갖는 제1 도전형의 전류블럭층 및;
    이 전류블럭층의 상기 개구를 거쳐서 상기 제1의 제2 피복층상에 배치되고, 상기 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제2의 제2 피복층을 구비하고,
    상기 GaAs반도체기판의 도펀트의 불순물 농도가 0.1×1017cm-3이상 1. 5× 1018cm-3이하인 것을 특징으로 하는 반도체레이저장치.
  2. 제1항에 있어서,
    상기 제1의 제2 피복층과 상기 제2의 제2 피복층사이에 활성층보다 밴드갭이 크고, 제2의 제2 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 제2 도전형의 반도체층을 더 구비한 것을 특징으로 하는 반도체레이저장치.
  3. 제1 도전형의 GaAs반도체기판을 도펀트의 불순물농도가 0.1×1017cm-3이상 1.5×1018cm-3이하로 되도록 제작하는 공정;
    상기 GaAs반도체기판상에 III-V족 화합물 반도체로 이루어지는 제1 도전형의 제1 피복층을 형성하는 공정;
    상기 제1 피복층상에 제1 피복층보다 밴드갭이 작은 III-V족 화합물 반도체로 이루어지는 활성층을 형성하는 공정;
    상기 활성층상에 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제1의 제2 피복층을 형성하는 공정;
    제1의 제2 피복층상에 활성층보다 밴드갭이 큰 Ⅲ-Ⅴ족 화합물 반도체로 이루어지고 전류경로로 되는 띠형상의 개구를 갖는 전류블럭층을 형성하는 공정 및;
    전류블럭층의 개구를 거쳐서 제1의 제2 피복층상에 활성층보다 밴드갭이 큰 III-V족 화합물 반도체로 이루어지는 제2 도전형의 제2의 제2 피복층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체레이저장치의 제조방법.
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