KR20020092828A - 데이터 저장 장치, 메모리 모듈, 메모리 시스템, 디지털데이터 메모리 시스템 - Google Patents

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KR20020092828A
KR20020092828A KR1020020031311A KR20020031311A KR20020092828A KR 20020092828 A KR20020092828 A KR 20020092828A KR 1020020031311 A KR1020020031311 A KR 1020020031311A KR 20020031311 A KR20020031311 A KR 20020031311A KR 20020092828 A KR20020092828 A KR 20020092828A
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휴렛-팩커드 컴퍼니(델라웨어주법인)
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Abstract

절연 기판 물질(50) 상에 형성된 교차점 메모리 어레이(25)를 포함하는 데이터 저장 장치(22)가 설명된다. 교차점 메모리 어레이는 적어도 하나의 반도체 층(72)을 포함하는 저장층(75)에 의하여 분리된 제 1 및 제 2 트래버스 전극(502,504) 세트를 포함한다. 저장층은 상기 제 1 및 제 2 세트의 각 전극 교차점에서 비휘발성 메모리 소자(26)를 형성한다. 각각의 메모리 소자는, 메모리 소자를 통하여 사전 결정된 전류 밀도의 형태로 기록 신호를 인가함으로써, 각각의 바이너리 데이터 상태를 나타내는 저임피던스 상태와 고임피던스 상태 사이에서 스위치될 수 있다. 각 메모리 소자는, 적어도 저임피던스 상태에 있는 동안, 저장층에 형성된 다이오드 접합(66)을 포함한다. 다수의 데이터 저장 장치가 메모리 모듈(20)로 적층되어 저렴하고 고용량의 데이터 저장 능력을 제공한다. 그러한 메모리 모듈은 장기 데이터 저장 시스템(그 메모리 모듈이 장비(2)나 인터페이스 카드(10)에서 수용 가능한 재기록 불능 데이터 저장을 제공함)에 이용될 수 있다.

Description

데이터 저장 장치, 메모리 모듈, 메모리 시스템, 디지털 데이터 메모리 시스템{NON-VOLATILE MEMORY}
본 발명은 디지털 메모리 회로 분야에 관한 것이며, 보다 구체적으로는, 고밀도(high density), 고용량(high capacity), 그리고 저비용(low cost) 데이터 저장에 적합한 비휘발성 메모리 회로(non-volatile memory circuit)에 관한 것이다.
근래 많은 소비자 장치(consumer device)는 매우 많은 양의 디지털 데이터를 생성 및 이용하도록 구성되어 있다. 예컨대, 스틸(still) 사진 및/또는 활동(moving) 사진을 위한 휴대용 디지털 카메라는 이미지를 표현하는 많은 양의 디지털 데이터를 생성한다. 각각의 디지털 이미지는 수 메가바이트(MB)의 데이터 저장 장치를 필요로 하므로, 그와 같은 저장 장치가 카메라 내에서 이용 가능해야 한다. 이러한 유형의 데이터 저장 애플리케이션에 대비하기 위하여, 저장 메모리는, 비교적 저렴한 비용으로 대략 10MB에서 1기가바이트(GB)에 이르는 충분한 용량을 얻을 수 있어야 한다. 또한 저장 메모리는 휴대용 배터리 전력형 동작 환경(portable battery powered operating environment)에 대처할 수 있도록 비교적 강한 물리적 특성(rugged physical characteristics)을 가져야 하고 전력 소모가 낮아야(예컨대 << 1와트(Watt)) 한다. 장기 저장 장치(archival storage)를 위하여, 데이터는 한번만 메모리에 기록되어야 한다. 바람직하게 메모리는 짧은 액세스 시간(short access time)(바람직하게, 1밀리초(millisecond) 미만)을 갖고 적절한 전송률(transfer rate)(예컨대, 20Mb/s)을 가져야 한다. 또한, 바람직하게, 저장 메모리 장치는 업계 표준 인터페이스 모듈(industry standard interface module)(예컨대, PCMCIA나 콤팩트 플래시 카드(Compact Flash card))에 패키지(packaged)될 수 있어야 한다.
현재 디지털 카메라와 같은 휴대용 장치에서의 애플리케이션에 이용되는 저장 장치의 일형태는 플래시메모리(Flash memory)이다. 이는 바람직한 기계적 견고성과, 전술된 전력 소모 조건, 전송률, 그리고 액세스 속도 특성을 만족시킨다. 그러나, 플래시메모리가 비교적 고가(MB당 $1.50 내지 $2)라는 점은 큰 단점이다. 가격 때문에 일반적으로 장기 저장 장치로서 플래시메모리 저장 장치를 이용하는 것은 적절하지 못하고, 따라서 데이터가 그로부터 이차적 장기 저장 장치로 전송될 것을 필요로 한다. 또한, 저렴한 디지털 카메라나 유사 디지털 장치(MP3 플레이어, PDA, 등)에서 많은 양의 플래시메모리를 포함하게 되면 이는 엄청나게 비용을 상승시키게 된다. 이는 그러한 장비에서, 예컨대, 저렴한 디지털 카메라로 비디오를 녹화하는 기능 등의 일부 특성(feature)을 이용 불가능하게 할 수 있으며 예컨대, 디지털 카메라가 저장할 수 있는 사진의 수나 MP3 오디오 플레이어 상에 저장될 수 있는 노래의 수를 제한하는 등기타 다른 특성을 저해할 수 있다.
자기 "하드디스크(hard disc)" 저장 장치는 또한 장기 저장용으로 이용될 수 있으며, 심지어 휴대용 장치에서도 그러하다. PCMCIA 타입 Ⅲ 형성 인자(form factor)로서, 1GB까지의 용량을 제공하는 소형 하드디스크 드라이브가 이용 가능하다. 그러나, 그러한 디스크 드라이브는 여전히 비교적 고가(MB당 $0.5)인데, 이는 적어도 부분적으로는 디스크 제어기 전자장치의 비용이 비교적 높은 값으로 고정되어 있기 때문이다. 소형 하드디스크 드라이브는 플래시메모리와 비교할 때, 기계적 견고성이 떨어지고, 전력 소모가 많고(~2 내지 4W), 비교적 액세스 시간이 긴(~10ms) 문제 등과 같은 기타 단점들을 가지고 있다. 또한 하드드라이브는 1초 이상의 회전 지연(rotational latency)과, 기상(wake-up) 시간을 포함하는 단점을 갖는다.
마찬가지로 삭제 가능한 광 저장 디스크(removable optical storage disc)가 이용될 수 있는데, 하드디스크에 비교할 때 하나의 큰 이점을 제공한다. 삭제 가능한 광매체는 매우 고가(예컨대, Minidisc 매체에서 MB당 $0.03)이다. 그러나, 상대적으로 빈약한 전력 소모, 기계적 견고성, 벌크(bulk), 및 액세스 성능 등을 포함하여 대부분 다른 관점에서 광디스크 저장 장치는 자기 하드디스크와 비교할 수 없다.
자기 테입(magnetic tape)은 삭제 가능한 광디스크보다는 값싼 매체이지만, 특히 물리적 벌크 및 전력 소모의 관점에서 회전 디스크 저장장치(rotating disc storage)의 기타 단점을 공유한다. 또한, 자기 테입은 순차 액세스의 단점을 갖는다. 이는 두 가지 추가적 애플리케이션 문제점, 즉 매우 느린 임의 액세스 성능과비디오 등을 저장하기 위한 균일 시간 압축 기법(uniform time compression technique)에 대한 제한(restriction) 등을 제시한다.
사진 촬영의 특정 애플리케이션에 있어서, 플라스틱 웨브(plastic web) 상의 은 할로겐 유액(silver halide emulsion) 형태의 사진 필름은 경쟁적 메모리 형태(competing form of memory)이다. 통상적 필름의 단점은 처리를 필요로 한다는 점과, 제한된 쉘프 수명(limited shelf life), 그리고 물리적 벌크(physical bulk) 등이다. 사진 필름 상의 정보 저장은 본래 그 속성이 아날로그(analogue)이고, 디지털 처리 장치 및 기법과 직접 상호 작용하기에는 별로 적합하지 않다. 또한, PolaroidTM쉘프 현상(developing) 사진 필름의 경우를 제외하고는, 저장된 정보가 즉각적으로 액세스될 수는 없다.
본 발명의 실시예에서는 디지털 카메라 및 기타 휴대용 장비에 있어서 저비용의 장기 저장 장치의 과제를 해결하고자 한다. 이러한 메모리에 대한 조건은, 업계 표준 인터페이스(예컨대, PCMCIA나 Compact Flash), 2000G 쇼크 내성(shock tolerance), 저전력 소모(low power consumption)(<<1W), 짧은 액세스 시간(<1ms), 적절한 전송률(20Mb/s), 그리고 충분한 용량(sufficient capacity)(10MB-1GB) 등이다.
본 발명의 원리에 따르면, 절연 기판 물질(dielectric substrate material)상에 형성된 교차점 메모리 어레이(cross-point memory array)를 포함하는 데이터 저장 장치가 제공된다. 교차점 메모리 어레이는 적어도 하나의 반도체 층을 포함하는 저장층(storage layer)에 의하여 분리되는 제 1 및 제 2 트래버스 전극 세트(set of traverse electrode)를 포함한다. 저장층은 제 1 및 제 2 세트의 전극의 각 교차점에서 비휘발성 메모리 소자를 형성한다. 저임피던스 상태(low impedance state)와 고임피던스 상태 사이에 각각의 메모리 소자가 샌드위치될 수 있는데, 이는 메모리 소자를 통하여 사전 결정된 전류 밀도의 형태로 기록 신호를 인가함으로써 각각의 바이너리 데이터 상태를 나타낸다. 각 메모리 소자는, 적어도 저임피던스 상태인 동안, 그 저장층에 형성된 다이오드 접합점을 포함한다.
본 발명의 일실시예에서 절연 기판은 폴리머 물질(polymeric material)로 구성된다. 본 발명의 다른 실시예에서, 절연 기판은, 스테인리스 스틸 등의 금속 필름(그 위에 절연 물질로 코팅됨)으로 구성된다.
절연 기판은, 예컨대, 폴리이미드(polyimide), 폴리에테르술폰(polyethersulphone ; PES), 폴리아크릴레이트(polyacrylate ; PAR), 폴리에테르이미드(polyetherimide ; PEI), 폴리에틸렌 나프탈레이드(polyethylene napthalate ; PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate ; PET), 폴리에스터 테레프탈레이트(polyester terephthalate), 폴리테트라플루오로에틸렌(polytetrafluoroethylene ; PTFE), 폴리카보네이트(polycarbonate), 그리고 폴리비닐 클로라이드(polyvinyl chloride; PVC) 중 선택된 물질로 구성된다.
바람직하게 저장층은 기판 물질의 처리 온도보다 더 낮은 온도에서 처리할 수 있는 물질로 구성된다. 본 발명의 일실시예에서는, 저장층의 적어도 하나의 반도체 층이 유기 반도체 물질로 형성된다. 본 발명의 실시예에서, 유기 반도체 물질은, 구리 프탈로시아닌(copper pthalocyanine ; CuPc), 3,4,9,10-페릴렌테트라카복실릭-비스-벤지미다졸(3,4,9,10-perylenetetracarbonxilic-bis-benzimidazole ; PTBCI), 3,4,9,10-페릴렌테트라카복실릭 디안하이드라이드(3,4,9,10-perylenetetracarboxilic danhydride ; PTCDA), (1,2,5-티아디아졸로)-피-퀴노비스(1,3-디티올)[(1,2,5-thiadiazolo)-p-quinobis(1,3-dithiole) ; BTQBT], N,N'-디페닐-N,N'-비스(3-메틸페닐)1-1'비페닐-4,4'-디아민(N,N'-diphenyl-N,N'-bis(3-methylphenyl)1-1'biphenyl-4,4'-diamine ; TPD), 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]비페닐(4,4'-bis[N-(1-napthyl)-N-phenyl-amino]biphenyl] ; α-NPD), 5,10,15,20-테트라페닐-21H,23H-포르핀(5,10,15,20-tetraphenyl-21H,23H-porphine ; TPP) 중 선택될 수 있다.
본 발명의 다른 실시예에서는, 저장층의 적어도 하나의 반도체 층은, 비정질 실리콘이나 게르마늄 등과 같은 비정질 무기 반도체 물질(amorphous in organic semiconductor material)로 구성된다.
데이터 저장 장치는 바람직하게 제 1 및 제 2 메모리 어레이 전극 세트에 연결된 어드레스 디코딩 회로(address decoding circuitry)를 포함한다. 바람직하게, 제 1 및 제 2 입력 라인 세트는 다이오드 소자를 통하여 그 제 1 및 제 2 메모리 어레이 세트 중 선택된 것으로 각각 연결된다.
바람직하게 데이터 저장 장치는 적어도 하나의 데이터 감지 라인(data sense line)(제 1 및/또는 제 2 세트 메모리 어레이 전극 각각으로 다이오드 연결됨)을 포함한다.
본 발명의 바람직한 실시예에서 제 1 및 제 2 메모리 어레이 전극 세트는 상기 저장층에 의하여 분리된 별도의 층에 형성되고, 제 1 및 제 2 입력 라인 세트는 제 2 및 제 2 전극 세트와 동일한 층에 각각 형성된다.
바람직한 데이터 저장 장치 구조에서, 제 1 및 제 2 입력 라인 세트는 앞서의 저장층으로 분리되어 있는 제 1 및 제 2 메모리 어레이 전극 세트를 각각 가로질러 지나도록 정렬되어 있다. 선택된 각 입력 라인 및 전극간 다이오드 연결은 그 교차점에서의 저장층에 의하여 형성된다.
데이터 저장 장치의 바람직한 실시예에서 전력 공급 스트립 회로(power supply striping circuitry)가 제공되며, 이는 앞서의 제 1 및 제 2 메모리 어레이 전극 세트로 연결되어 있다. 전력 공급 스트리핑 회로는 바람직하게 각각의 저항 소자를 통하여 전극의 종단(end)과 연결되고 그룹을 이루어 함께 선택적 전력 공급 스트립 라인으로 연결된다.
특정한 본 발명의 바람직한 실시예는 각각 전술된 데이터 저장 장치를 포함하는 다수의 모듈층으로 구성된 메모리 모듈을 포함한다.
본 발명의 일실시예에서는 모듈층이 함께 적층되어 블록을 이루고, 전기적접촉(electrical contact)이 제 1 및 제 2 입력 라인 세트와의 상호 연결과, 적어도 하나의 감지 라인과, 각 모듈층의 전력 공급 스트립 라인을 제공하기 위하여 블록의 적어도 일표면상에 전기적 접촉(electrical contact)이 제공된다. 바람직하게, 다수의 모듈층 각각으로부터의 대응 입력 라인은 메모리 모듈 내에서 메모리 어레이를 병렬 어드레싱(parallel addressing)하기 위한 어드레스 접촉(address contact)으로 병렬 연결된다.
본 발명에 따르면, 단일 패키지(unitary package)로 구성된 다수의 메모리 회로를 포함하는 메모리 모듈이 제공되는데, 각 메모리 회로는 비휘발성 교차점 메모리 어레이와 공통 비반도체 기판(common non-semiconductor substrate) 상에 제조된 어드레스 디코딩 회로를 포함한다.
각 메모리 회로는 바람직하게 적어도 하나의 반도체 물질층을 포함하는 저장층에 의하여 분리된 제 1 및 제 2 트래버스 도전체 트랙층(first and second layer of traverse conductor track)으로 구성된다. 바람직한 실시예에서, 각 메모리 회로의 메모리 어레이는 메모리 소자의 행렬을 포함하고, 각각의 메모리 소자는 제 1 및 제 2 층의 도전체 트랙의 일부분을 그 교차점에서 그 사이에 있는 저장층 부분과 함께 중첩(overlying)시킴으로써 형성된다. 메모리 소자는 저임피던스 상태와 고임피던스 상태 사이에 샌드위치(sandwiched)되며, 메모리 소자를 통하여 사전 결정된 전류 밀도의 기록 신호를 인가함으로써, 각각의 바이너리 데이터 상태를 나타낸다. 각각의 메모리 소자는 적어도 저임피던스 상태인 동안은 그 저장층에 형성된 다이오드 접합점을 포함하고 있다.
바람직한 회로 구성에 따르면, 각 메모리 회로의 어드레스 디코딩 회로는 제 1 및 제 2 층에서의 도전체 트랙이 그 교차점에서 중첩되는 부분 사이에서 저장층을 통하여 이루어지는 선택형 다이오드 상호 연결(selected diode interconnection)을 포함한다.
메모리 모듈의 특히 바람직한 형태는 다수의 모듈층으로 구성되는데, 각각의 모듈층은 다수의 메모리 회로 중 적어도 하나를 포함한다. 모듈층이 함께 적층되어 블록을 구성할 수 있으며, 메모리 회로의 도전체 트랙과 상호 연결을 이루기 위하여 그 블록의 적어도 한쪽 외부 표면에 전기 접촉이 제공된다. 바람직한 실시예에서, 다수의 모듈층의 어드레스 디코딩 회로에 대한 입력은 외부 전기 접촉에 대하여 병렬로 함께 연결된다.
본 발명은 또한 디지털 데이터 메모리 시스템을 제공하는데, 메모리 모듈은 단일의 패키지로 구성된 다수의 비휘발성 메모리 어레이를 포함하고, 데이터 처리 장비와 상호 연결하기 위하여 인터페이스 카드(interface card)를 적합화한다. 인터페이스 카드는 메모리 모듈에 대한 어드레싱과, 기록과, 판독을 위한 제어 회로를 포함하며, 메모리 모듈을 수용하고 그 제어 회로를 메모리 어레이와 상호 연결하기 위하여 메모리 모듈 인터페이스가 적합화된다.
디지털 데이터 메모리 시스템에서 이용하기 위한 메모리 모듈은, 예컨대 전술된 바와 같이 구성될 수 있다. 메모리 모듈은, 예컨대 재기록 불능(write-once) 비휘발성 메모리의 형태로, 영구적 데이터 저장을 제공하는 것이 바람직하다.
본 발명은 첨부 도면을 참조하여 바람직한 실시예에 관해서 설명(단지 예일뿐임)함으로써 이하에서 상세히 설명된다.
도 1은 본 발명의 실시예에 따르는 재기록 불능 메모리 시스템의 블록도,
도 2는 메모리 모듈의 일반적 구조를 도시하는 재기록 불능 메모리 시스템의 개략적 블록도,
도 3은 본 발명의 일실시예에 따라서 구성된 재기록 불능 메모리 모듈의 절단 등측도(cut-away isometric view),
도 4는 본 발명의 일실시예에 따라서 구성된 재기록 불능 메모리 모듈에서 각 층의 확대도,
도 5는 메모리 모듈로의 어셈블리 이전에 메모리 모듈층의 단순화된 평면도,
도 6은 도 5에서의 메모리 모듈층을 섹션을 X-X로 절단한 단면도,
도 7은 본 발명의 실시예에서 구현하기에 적합한 교차점 메모리 소자를 도시하는 도면,
도 8은 교차점 어레이 메모리 유닛 셀의 단순화된 평면도,
도 9는 어드레싱 메모리 소자를 예시하는 재기록 불능 메모리 어레이를 도시하는 도면,
도 10은 메모리 어레이 어드레싱 회로 일부분의 개략적 회로도,
도 11은 개략적으로 도시된 순열형 다이오드 논리 어드레싱 회로(permuted diode logic addressing circuit)를 갖춘 교차점 메모리 어레이를 도시하는 도면,
도 12는 메모리 어레이를 위한 순열형 다이오드 논리 멀티플렉싱/디멀티플렉싱(multiplexing/de-multiplexing) 및 감지 회로를 갖춘 개략적 회로도,
도 13은 교차점 메모리 어레이와 관련된 어드레싱 및 감지 소자의 레이아웃(layout)을 도시하는 도면,
도 14는 메모리 모듈층의 구조적 레이아웃을 도시하는 단순화된 블록도,
도 15는 일부 메모리 어레이 및 어드레싱/감지 회로의 레이아웃을 도시하는 도면,
도 16은 본 발명의 일실시예에서 이용하는 메모리 모듈층 구조를 도시하는 절단 등측도,
도 17 내지 도 23은 예시적 엠보스/리프트오프층(emboss/lift-off layer) 제조 처리 단계를 도시하는 도면,
도 24 내지 도 26은 메모리 회로 하부층 어셈블리 처리 단계를 도시하는 도면,
도 27은 메모리 모듈 제조 처리를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 카드12 : I/O 인터페이스 연결기
14 : 인터페이스 및 제어 회로16 : 내부 인터페이스
20 : 메모리 모듈25 : 메모리 소자 어레이
30 : 멀티플렉싱 및 디멀티플렉싱 회로40 : I/O 리드
42 : 접촉 패드55 : 도전성 접촉 소자
재기록 불능 메모리 회로와, 저장 시스템과, 그러한 회로 및 시스템을 생산하고, 구현하는 방법이 본 명세서에 설명되어 있다. 다음 상세한 설명에서는, 설명을 위하여, 특정 명칭 및 특정 구현 세부 사항이 본 발명의 완벽한 이해를 제공하도록 설명된다. 그러나, 이러한 특정 세부 사항이 본 발명을 실시하는데 반드시 필요한 것들은 아니라는 점을 당업자라면 잘 알 것이다.
다음 설명에서, "데이터"라고 언급되는 경우 그 "데이터"는 문맥에 따라서 여러 방식으로 표현될 수 있다는 점을 알아야 할 것이다. 예로서, 메모리 셀에서의 "데이터"는 예컨대, 전압 레벨(voltage level), 자기 상태(magnetic state), 또는 전기 저항 등과 같은 물리적 특성(physical characteristic)(예컨대, 전압이나 전류 레벨 또는 감지 회로에 대한 변화 등과 같은 측정 가능한 효과(measurable effect)를 나타냄)으로써 표현될 수 있다. 반면, 버스에서나 송신 중에는 "데이터"가 전류 또는 전압 신호의 형태일 수 있다. 또한, 본 명세서에서 대부분의 경우에 "데이터"는 대개 편의를 위하여 "0"과 "1" 상태로 표시되는 것으로 언급될 수 있는 실제 바이너리(binary)이지만, 그러나 실제로 바이너리 상태는 상대적으로 다른 전압, 전류, 저항 등에 의하여 표현될 수 있고 일반적으로 실제 어떠한 특정 표시로 0이나 1을 표현하는지는 중요하지 않다.
재기록 불능 메모리 시스템(A Write-Once Memory System)
이하에서 상세히 설명되는 본 발명의 일실시예는, 무엇보다도 디지털 카메라와 휴대용 디지털 오디오 장치 등과 같은 장비에서 데이터를 저장하는데 특히 유용한 (당업자라면 그 메모리 시스템과 다양한 소자들 그리고 그 형상(aspect)이 다른 많은 애플리케이션에 이용될 수 있음을 분명히 알 것이지만) 휴대용의, 저렴하고, 견고한 메모리 시스템을 제공한다. 개시된 실시예에서, 메모리 시스템은 업계 표준 휴대용 인터페이스 카드(industry portable interface card)(PCMCIA 또는 CF)로 통합되어 그러한 인터페이스를 구비한 기존의 제품이나 미래의 제품 내에서 이용될 수 있다.
본 발명의 바람직한 실시예에 따라서 구성된, 메모리 카드(memory card)(10)가 도 1에 블록도로 도시되어 있다. 메모리 카드(10)는 카드(10)와 이에 접속된 장치(2) 사이에서 통신이 이루어지도록 하는 I/O 인터페이스 연결기(I/O interface connector)(12)를 포함한다. 인터페이스 연결기는 삭제 가능한 메모리 모듈(removable memory module)(20)에 접속된 인터페이스 및 제어 회로(14)에 연결된다. 메모리 모듈(20)은, 소정의 검출(detection)과, 기록 인에이블링(write enabling)과, 어드레싱 기능을 갖춘 재기록 불능 데이터 저장을 위한 회로를 제공한다. 인터페이스 및 제어 회로(14)는 카드에 장착(received)되는 경우 각각의 삭제 가능한 메모리 모듈(20)마다 제어, 인터페이스, 검출, 에러 교정 코딩(error correction coding ; ECC) 등을 수행할 회로를 포함한다. 메모리 모듈(20)은 메모리 카드내의 소켓(socket) 등에 장착되는데, 그 메모리 모듈이 제거되고 또 다른메모리 모듈(20)과 교체될 수도 있다. 메모리 카드에 장착되는 경우, 메모리 모듈(20)은 내부 인터페이스(internal interface)(16)를 통하여 인터페이스 및 제어 회로(14)에 연결된다.
재기록 불능 데이터 저장은 실제로 데이터가 메모리에 일회 기록되기만 하고 이후 변화되지 않고 유지된다는 것을 의미한다. 당업자라면 알 것인 바와 같이, 여러 형태의 재기록 불능 메모리에 있어서, 엄격하게 모든 경우 그 메모리에 저장된 데이터가 초기에 기록된 이후 전혀 변화될 수 없다는 것은 아니지만, 일반적으로 임의로 변화될 수는 없다. 예컨대, 대부분의 재기록 불능 메모리는 각각 제 1 바이너리 상태(예컨대, 바이너리 데이터 "0"을 표시함)에 있는 메모리 셀로 제조되고 메모리 셀 기록 절차 동안 선택된 메모리 셀이 제 2 바이너리 상태(예컨대, 바이너리 데이터 "1"을 표시함)로 변화된다. 메모리에서 제 1 바이너리 상태로부터 제 2 바이너리 상태로 변화하는 것은 종종 비가역적인 것으로, 데이터 "1"이 일단 기록되고 나면 데이터 "0"으로 다시 돌아갈 수는 없다. 그러므로 데이터가 메모리에 일단 기록된 다음 저장 데이터에 대하여 일어날 수 있는 변화가 제한되며, 임의 데이터가 일단 기록되기만 하면 그 후 예컨대 데이터 "0"만이 데이터 "1"로 변경될 수 있을 뿐 그 역은 불가능하다.
메모리 모듈(20)이 재기록 불능 메모리를 포함하기 때문에, 데이터가 일단 기록되면 보존되는 장기 데이터 저장 장치로 적절하다. 이는 사진 필름(photographic film)(그 필름 상에 사진은 한번 저장되고, 현상된 필름이 영구적 기록으로 보존됨)과 다소 유사하다. 그러므로, 메모리 모듈(20)이 데이터로 꽉채워지면, 데이터를 더 저장하기 위해서는 다른 메모리 모듈이 필요로 된다. 단순하게 장치(2)에서 전체 메모리 카드(10)를 교체하는 것도 가능할 것이지만, 이는 메모리 카드 구조뿐만 아니라 인터페이스 및 제어 회로가 메모리 모듈과 함께 저장되어야 한다는 것을 의미한다. 데이터 저장 비용을 줄이기 위하여 실제(actual) 저장 메모리에 영구적으로 연결되지 않는 재사용 가능(reusable)하고 상대적으로 값비싼 메모리 시스템 소자가 바람직하며, 그러한 이유로 바람직한 실시예에서 메모리 모듈(20)은 메모리 카드(10)로부터 제거 가능하다. 그러므로 메모리 카드(10)의 대부분은 하나 분의 비용(one-off cost)만 지불하면 되고, 삽입(insertion)될 메모리 모듈(20)은 이하에서 논의되는 바와 같이 저렴하게 제조된다.
제어/인터페이스 회로(14)는 일반적으로 "AT" 스타일 디스크 제어기 회로("AT" style disk controller circuit)와 유사하고, 메모리 모듈(20)을 작동하는데 필요한 기능뿐만 아니라 에러 교정(ECC) 및 결함 관리(defect management) 기능을 더 포함한다. 이들 기능은
-기록 전압(write voltage)을 설정하고, 기록 인에이블 라인(write enable line)을 설정하고, 전력 공급 스트리핑(power supply striping)을 제어하는 메모리 모듈에 대한 기록 기능과,
-물리적 메모리 위치를 액세스하는데 필요한 어드레스 라인 패턴(address line pattern)으로 논리 어드레스(logical address)를 변환함으로써 메모리를 어드레싱하는 기능과,
- 감지 라인 출력(sense line output)의 데이터 판독 처리 기능(data read processing)과,
- 필요한 경우 병렬/직렬 변환(parallel to serial conversion) 기능을 포함한다.
제어/인터페이스 회로(14)는, 데이터 파일을 논리적으로 삭제(logical deletion)하는 등 소정의 재기록 가능 메모리 카드 특성을 에뮬레이트(emulate)하는 기능도 제공할 수 있다. 이와 같은 인터페이스/제어 회로(14)의 기능은 예컨대 일반적 집적 회로에서 용이하게 구현될 수 있다. 앞서 개괄된 세부적인 필요 기능들은 메모리 모듈(20) 그 자체의 구조 및 동작에 관한 다음의 설명으로 더욱 잘 이해될 것이다.
메모리 카드(10)내에서 인터페이스/제어 회로(14)와 메모리 모듈(20) 사이를 연결하기 위하여, 내부 인터페이스(16)가 제공된다. 물리적으로, 내부 인터페이스(16)는 메모리 모듈을 수신하여 인터페이스 및 제어 회로와 메모리 모듈간 전기적 접속을 제공한다. 그러므로, 적합한 형태의 플러그 및 소켓 배치(plug and socket arrangement)가 이용될 수 있으나, 가장 적절한 구조는 실제 이루어지는 접속의 수에 강하게 의존한다. 메모리 모듈상의 접촉점(contact) 연결은, 예컨대 이하에서 논의되는 바와 같이, 그 외부 표면상에서 이루어져서 에지 연결 방안(edge connection scheme)이나 랜드 그리드 어레이(land grid array ; LGA) 연결을 인에이블(enable) 할 수 있다. 많은 종류의 연결 방안이 가능하며, 당업자라면 별 어려움 없이 구현할 수 있을 것이다.
재기록 불능 메모리 모듈(A Write-Once Memory Module)
본 발명의 원리를 이용하면 메모리 모듈(20)이 저렴하게 구성될 수 있으므로, 데이터 저장 장치의 유닛당 비용을 낮출 수 있다. 높은 저장 용량을 얻으면서 동시에 낮은 메모리 비용을 유지하기 위하여, 물질 비용과 처리비용 등 여러 인자들이 연구되어 왔다. 이러한 메모리 모듈 특성은 이하에서 상세히 논의될 것이며, 메모리 모듈(20)의 일반적 구조에 관한 설명으로 시작한다.
도 2에는 인터페이스 및 제어 회로(14)와 연결되어 있는 메모리 모듈(20)의 블록도 표현이 도시되어 있다. 주어진 기준 영역에서 메모리 모듈의 저장 용량을 증가시키기 위하여, 모듈(20)은 적층형 스택(stack of laminated layer)(22)으로 구성된다. 각 층(22)은 데이터를 저장할 수 있는 메모리 소자 어레이(25)를 포함한다. 각 층은 또한 메모리 시스템 내부 인터페이스(16)를 통하여 각각의 메모리 어레이를 인터페이스 및 제어 회로(14)에 연결하는 멀티플렉싱 회로(multiplexing circuit)(30)를 포함한다. 각 층의 멀티플렉싱/디멀티플렉싱 회로는 메모리 모듈층간 상호 연결 도전체가 소수가 되도록 하는데, 이로써 제조가 용이해지고 비용이 저렴해질 수 있다. 어드레스 라인은 메모리 어레이내의 어떤 소자가 감지 라인 또는 층의 라인들로 연결될 것인지 제어한다. 상호 연결의 수를 최소화하기 위하여 전체 층을 가로질러 어드레스 라인이 병렬로 연결되지만 각 층은 적어도 하나의 감지 라인을 포함해야 한다. 어레이 내에는 하나 이상의 감지 라인이 있을 수 있다. 예컨대, 중복 정보(redundant information)는, 어드레스형 비트(addressed bit)의 상태에 관련된 행 및 열 전극으로부터 또는 그 행이나 열에 연결된 다수의 감지 라인으로부터 축적될 수 있다. 각 층에는 다수의 메모리 어레이가 있을 수 있으며 각각은 공통 어드레스 라인과 독립적(independent) 감지 라인을 갖는다. 또한 하나의 어레이는 여러 물리층에 걸쳐 연속적이다. 기록 처리 동안 어드레스 라인은 기록 인에이블 라인(write enable line)(독립적 데이터를 공통으로 어드레스되는 일련의 비트 상에 기록하도록 함)으로서 기능한다.
도 3 및 도 4를 참조하면, 메모리 모듈층(22)의 물리적 배치가 도시되고 있다. 특히, 도 3은 메모리 모듈(20)의 절단 등측도(cut-away isometric view)이고, 도 4는 여러 층의 메모리 모듈(22)의 확대도이다. 또한, 도 5는 그 위의 소자 배치의 일예를 도시하는 메모리 모듈층(22)의 평면도이다.
각 층(22)은, 이하에서 상세히 설명되는 집적 회로 처리 과정을 이용하여 기판(50) 상에 형성되어 있는 메모리 어레이(25) 즉 다수 어레이 또는 어레이 일부분과 멀티플렉싱 회로(30)를 포함한다. 메모리 어레이(25)는 메모리 소자(26)의 행렬로 구성된다. 멀티플렉싱 회로(30)는 메모리 어레이(25)의 각 직교 에지에 인접하여 배치된 열 및 행 멀티플렉싱 회로부(30a,30b)를 포함한다. 제조 과정에서 입력/출력(I/O) 리드(lead)(40)가 또한 기판 상에 형성된다. 메모리 모듈(20)에서, 행 I/O 리드(40a)는 행 멀티플렉싱 회로부(30a)로부터 기판의 제 1 인접 에지(44a)로 전개되고, 열 I/O 리드(40b)는 열 멀티플렉싱 회로부(30b)로부터 기판의 제2 인접 에지(44b)로 전개된다. 각각의 리드(40)는 각 접촉 패드(contact pad)(42)(기판(50)의 에지(44a,44b)에서 노출되는 부분)에서 끝난다.
다수층(22)은 동일한 방향으로 스택(도 4)되고 서로 적층(도 3)된다. 도전성 접촉 소자(conductive contact element)(55)에 의하여 스택형 층의 접촉 패드(42) 노출부로 전기 접촉이 이루어지는데, 이는 도 3의 부분 절단도(partial cut-away view)로 도시되고 있다. 접촉 소자(55)는 메모리 모듈(20)의 측면을 따라서 전개되고, 각 층(22) 평면을 가로지른다. 도시된 각 접촉 소자(55)는 스택 내 다수층의 각 접촉 패드로 전기 접촉을 이룬다. 접촉 소자(55)는 메모리 시스템 내부 인터페이스(16)를 통하여 메모리 모듈을 인터페이스 및 제어 회로(14)로 연결하는데 이용될 수 있다.
바람직한 메모리 모듈 구현에 있어서, 각 층(22)에 대한 기판(50)은 플라스틱(예컨대, 폴리이미드(polyimide), 폴리에스터(polyester)) 또는 금속(예컨대, 스테인리스 스틸(stainless steel)) 등과 같은 얇고 저렴한 물질로 이루어진다. 집적 회로(예컨대, 메모리 어레이 및 멀티플렉싱/디멀티플렉싱 회로)가 기판에 형성되고, 층들이 메모리 모듈에 어셈블링되는 처리 과정이 이하에서 보다 상세히 설명된다. 그러나, 제조 처리 및 제조 물질에 관하여 논의하기에 앞서서 메모리 모듈 회로에 관한 설명, 특히 메모리 어레이 및 소자와 집적 멀티플렉싱 방안에 대해 설명한다.
재기록 불능 메모리 어레이(A Write-Once Memory Array)
메모리 소자(26)의 어레이(25)가 각 층위의 메모리 모듈(20)에서 형성된다. 메모리 어레이는 각 열/행 교차점에 메모리 소자를 갖는 열 라인(column line)과 행 라인(row line)의 정규 행렬(regular matrix)로 이루어진다. 도 7은 열라인(60)과 행 라인(62)으로 구성된 메모리 어레이(25) 일부를 개략적으로 도시하는 도면이다. 각 열 라인과 행 라인 사이에 메모리 소자(26)가 연결되어 있으며, 이는 도 7의 확대 도면에서 자세히 도시되어 있다. 메모리 어레이의 바람직한 구현에 있어서, 도식적으로 각 메모리 소자(26)는 다이오드 소자(diode element)(66)와 직렬로 연결된 퓨즈 소자(fuse element)(64)를 포함한다. 퓨즈 소자(64)가 메모리 소자에 실제로 데이터를 저장하는 효과를 제공하는 반면, 다이오드(66)는 데이터를 기록하고 판독하기 위하여 행 라인과 열 라인을 이용해서 메모리 소자를 어드레싱하는 것을 돕는다.
메모리 어레이(25)의 동작은 다음과 같다. 제조에 있어서, 각 메모리 소자(26)는 도전성 퓨즈 소자(64)를 포함한다. 퓨즈 소자의 도전 상태는 하나의 바이너리 데이터 상태, 즉 데이터 "0"을 나타낸다. 메모리 어레이에 데이터를 기록하기 위하여, 열 라인 및 행 라인을 이용하여 데이터 "1"을 저장해야 할 각 메모리 소자를 어드레싱한 다음 그곳의 퓨즈 소자를 "절단(blown)"하여 비도전(nin-conductive) 상태로 변화시킨다. 퓨즈 소자의 비도전 상태는 다른 바이너리 데이터 상태, 즉 데이터 "1"을 표시한다. 퓨즈 소자 절단은, 대부분의 경우, 일방향 동작으로서, 앞서 논의된 바와 같이 메모리에 "재기록 불능"의 저장을 수행한다. 선택된 행 라인을 통하여 선택된 열 라인으로 사전 결정된 전류, 예컨대 그 행/열 라인을 직접 연결하는 메모리 소자의 퓨즈를 절단하기에 충분한 전류를 인가함으로써 데이터 기록 동작(예컨대, 선택된 메모리 소자에 데이터 "1"을 기록하는 동작)이 수행된다. 열 및 행 라인을 이용하여 메모리 소자를 어드레싱하고 메모리 소자가 도전 상태(데이터 "0")인지 비도전 상태(데이터 "1")인지 감지함으로써 메모리 어레이로부터 데이터를 판독할 수 있다. 보다 일반적으로, 메모리 소자의 바이너리 상태는 "도전" 저항과 "비도전" 저항간 소정의 비율로써 구별된다.
앞서의 설명은 저저항 상태에서 제조되고 절단되어 고저항 상태가 되는 메모리 어레이 내의 퓨즈 소자에 관한 것이지만, "반퓨즈(anti-fuse)" 소자를 이용하여 이와 반대로 동작하는 메모리 어레이를 구성하는 것도 역시 가능하다는 점을 알아야 한다. 그러한 경우, 메모리 소자는 고저항 상태로 제조되고, 절단되어 저저항 상태를 이룬다. 각 메모리 소자내의 반퓨즈도 역시 전술된 이유에서 다이오드와 직렬로 구성된다. 이러한 경우 다이오드와 반퓨즈는 별개인데, 반퓨즈가 절단된 이후에 다이오드 기능이 요구되기 때문이다.
퓨즈 또는 반퓨즈 소자의 지정된 특성은 그 저항이 소정의 임계 전류값(critical current threshold)에서 높은 상태로부터 낮은 상태로 또는 그 반대로 비가역적으로 변화한다는 점이다. 저항의 변화는 실제적이어야 하며, 어느 정도의 크기가 되어야 한다. 또한 퓨즈의 임계 전류가 장치의 면적에 의하여 제어될 수 있어야 한다. 장치의 면적은 행 전극(row electrode)과 열 전극(column electrode)의 교차 면적으로 결정될 수 있으며 리소그래픽하게(lithographically) 정의될 수 있다. 퓨즈 및 다이오드 소자는 행 전극과 열 전극 사이에 연속하여 증착된 많은 수의 박막으로 구성될 수 있다. 개개의 메모리 소자가 행과 열 전극의 교차점에 형성된다. 퓨즈와 다이오드 층은 전체 면적을 덮는 연속적 막으로 증착되지만, 개개의 장치간에 크로스토크를 최소화하도록 많은 방법(레이저 절단, 포토리소그래피, 소프트 리소그래피)에 의하여 패터닝될 수 있다.
어레이의 각 메모리 소자(26)내의 다이오드 소자(66)는, 데이터를 기록하고 판독하기 위하여 행 라인과 열 라인을 이용해서 고유하게 메모리 소자를 어드레싱하는데 조력한다. 행/열 교차점 메모리 소자에 있어서 다이오드가 없다면 주어진 열 라인과 행 라인 사이에 많은 메모리 소자를 통과하는 전류 경로가 있을 것이다. 그러나 각 메모리 소자를 통한 일방향 도전 경로를 구성하는 다이오드 소자로 인하여, 단일 열 라인과 단일 행 라인이 이용되어 고유하게 단일 메모리 소자를 어드레스할 수 있다. 즉, 하나의 행 라인에서 하나의 열 라인으로의 회로를 구성한다는 것은 전류가 단일 메모리 소자만을 통과하도록 한다는 것이다. 그 회로를 통하여 사전 결정된 "데이터 기록" 전류를 인가함으로써, 메모리 소자내의 퓨즈가 절단되어 데이터 "0"을 데이터 "1"로 변화시킬 수 있다. 또한, 회로 내 저항을 감지함으로써 메모리 소자 퓨즈가 절단 상태인지 비손상 상태(intact)인지 판정하는 것이 가능하고, 이로써 데이터 "1"이나 데이터 "0"을 판독할 수 있다.
따라서, 다이오드(66)는 판독 및 기록 동작 동안 메모리 어레이 내 메모리 소자간에 크로스토크를 제거한다. 나아가, 다이오드의 비선형(non-linear) 전류-전압(current-voltage ; I-V) 특성은 데이터 감지(data sensing) 신호 대 잡음비(signal-to-noise ratio ; SNR)(원격 감지(remote sensing) 및 어드레싱에 관여함)를 개선한다. 감지 회로가, 별도의 집적 회로에 포함되어 있는 인터페이스 및 제어 회로(14)내에 있으므로, 메모리 모듈내의 데이터가 원격으로 판독된다. 또한, 메모리 모듈(20)과 인터페이스 및 제어 회로(14)간에 필요한 상호 연결의 수를 줄이기 위해서, 이하에서 설명되는 멀티플렉싱 회로를 이용하여, 순열형 다이오드 논리(permuted diode logic)가 메모리 소자의 어드레싱에 이용된다.
본 명세서에서 메모리 어레이는 그 구조의 관점에서 때때로 교차점 어레이 메모리라고 언급되는데, 이하에서 보다 상세히 설명된다. 도 8은 바람직한 실시예에서의 메모리 어레이의 유닛 셀에 대한 단순화된 평면도를 제공한다. 교차점 어레이 메모리의 기본 구조는 직교하는 이격형 병렬 도전체(spaced parallel conductor) 세트(그 사이에 반도체 층을 포함하도록 정렬됨)로 이루어진 두 층으로 구성된다. 두 세트의 도전체는, 각 행 전극이 정확히 한 곳에서 각 열 전극과 교차하도록, 중첩된 행 전극과 열 전극을 구성한다. 이들 교차점 각각에서는, 반도체 층(도 8에서 참조 번호(75))을 통하여 행 전극(도 8의 참조 번호(62))과 열 전극(도 8의 참조 번호(60)) 간에 상호 연결이 이루어지는데 이는 직렬 다이오드 및 퓨즈(a diode and a fuse in series) 방식으로 동작한다. 전체 행 전극과 전체 열 전극 사이에 공통 전위(common potential)가 인가되는 경우 모든 다이오드가 동일한 방향을 바이어스(biased)되도록 어레이 내 다이오드가 모두 방향 설정된다. 퓨즈 소자는 임계 전류가 통과하는 경우 개방될 별도의 소자로 구현될 수도 있고 다이오드 동작에 통합될 수도 있다.
본 설명에서 일반적으로 반도체 층(예컨대, 참조 번호(75))은 단수로 언급되고 있지만, 실제로 서로 다른 물질로 구성된 여러 층이 이용될 수도 있다. 층들은 예컨대, 금속이나 다양한 구성을 갖춘 절연체 등의 반도체가 아닌 물질을 포함할 수도 있다. 원하는 기능을 구현하는데 적합한 물질 및 구조가 이하에서 상세히 설명된다.
도 9는 교차점 재기록 불능 다이오드 메모리 어레이를 개략적으로 도시하고 있다. 본 도면은 8행 × 8열 어레이를 도시하고 있다. 도시된 행 및 열 전극에 전압이 인가되는 경우(즉, 하나의 열 전극만이 -V의 전위에 있고 나머지 전체 열 전극이 V의 전위에 있으며, 하나의 행 전극만이 V의 전위에 있고 나머지 전체 행 전극이 -V의 전위에 있는 경우)라면, 오직 하나의 다이오드만이 포워드(forward) 바이어스될 것이다. 도 9의 경우, 어레이의 상위 좌측 코너에 있는 다이오드(90)만이 포워드 바이어스될 것이다. 최상위 행 및 최좌측 행의 다이오드들에서는 아무런 바이어스도 일어나지 않을 것이며 어레이 내의 나머지 다이오드는 역바이어스(reverse biased)될 것이다. 이는 어레이 어드레싱 방안을 구성한다. 이러한 전위에서 전류가 행과 열 사이를 흐른다면 상위 좌측 다이오드의 퓨즈는 비손상 상태(예컨대, 데이터 "0"을 나타냄)를 유지할 것이다. 반대로, 이러한 구성에서 아무런 전류도 흐르지 않는다면, 대응하는 다이오드 퓨즈가 절단(예컨대, 데이터 "1"을 나타냄)될 것이다. 어레이 전극에 인가되는 전압의 진폭을 변조함으로써 더 많은 전류가 선택된 다이오드를 통하여 흐르게 될 수 있다. 이 전압이 퓨즈의 임계 전류를 넘는 전류를 발생시키면, 그 퓨즈가 절단되어 메모리 소자의 상태가 변화될 수 있다. 이는 메모리에 대한 기록 방법을 구성한다.
메모리 어레이내의 퓨즈를 절단하는데 필요한 실제 전류(또는 그 전류를 얻기 위하여 인가되는 전압)가 제조시 예측 가능하고 제어 가능해야 한다. 메모리 소자를 통과하는 전류 밀도는 동작 인자(operative factor)이므로, 소자의 접합 면적(junction area)을 변화시킴으로써 소자가 절단될 인가 전압/전류를 조정할 수 있다. 예컨대, 교차점 전극의 교차 단면적이 줄어들면, 퓨즈를 절단하는 임계 전류 밀도에 도달하기 위하여 인가될 필요가 있는 전류/전압도 역시 줄어든다. 이러한 방안이 메모리 회로의 설계 및 제조에 이용되어 원하는 교차점 퓨즈만을 절단하도록 제어 전압이 인가될 수 있음을 보장할 수 있다.
메모리 어레이 멀티플렉싱/디멀티플렉싱 회로(Memory Array Multiplexing/De-multiplexing Circuitry)
메모리 모듈의 상호 연결을 단순화하기 위하여, 메모리 소자를 액세스하는데 멀티플렉스형 어드레싱 방안을 이용하는 것이 바람직하다. 즉, 메모리 어레이 내의 각 메모리 소자가 어레이 행 라인과 열 라인 총 수 보다 더 적은 어드레싱 라인을 통하여 외부 회로로부터 고유하게 어드레스될 수 있다. 끝으로, 메모리 어레이와 동일한 기판 상에 멀티플렉싱 및 디멀티플렉싱 회로(30)가 포함된다. 바람직하게 멀티플렉싱 회로는 메모리 어레이와 호환 가능한 논리군(logic family)으로 구성되어, 제조 처리 과정이 간단하게 유지될 수 있다. 실제로, 이하에서 논의되는 바와 같이, 메모리 어레이 내에서 이용되는 것과 동일한 종류의 간단한 장치를 이용하여 멀티플렉싱 회로를 구성하는 것이 가능하다.
바람직한 실시예에서, 어드레스 멀티플렉싱 기능은 순열형 다이오드 논리(이하에서 논의될 것임)라고 불리는 논리 방안을 이용하여 수행된다. 도 10은 직렬 퓨즈 및 다이오드로 표현되는 단일 재기록 불능 메모리 소자(102)를 도시하고 있다. 메모리 소자(102)가 행 전극(104) 및 열 전극(106) 사이에 연결된다. 행 어드레스 다이오드 논리 회로(110)는 행 전극(104)에 연결되고, 열 어드레스 다이오드 논리 회로(120)는 열 전극(106)에 연결된다. 도시된 행 어드레스 회로(110)는 행 전극과 풀업 전압(pull-up voltage)(+V) 사이에 연결된 저항 소자(resistive element)(112)를 포함한다. 행 어드레스 회로(110)는 또한 다수의 행 디코드 다이오드(row decode diode)(114)(행 전극에 연결된 애노드(anode)와 X, Y 및 Z로 표시되는 행 어드레스 입력 전압 각각에 의하여 제어되는 캐소드(cathode)를 갖춤)를 포함한다. 유사하게 열 어드레스 다이오드 논리 회로(120)는 열 전극(106)으로부터 풀다운 전압(pull-down voltage)(-V)으로 연결된 저항 소자(122)로 구성될 수 있다. 다수의 열 디코드 다이오드(124)는 열 전극으로 연결된 캐소드와, A, B 및 C로 표시되는 열 어드레스 입력 전압 각각에 의하여 제어되는 애노드를 포함한다.
우선, 행 어드레스 입력 전압(X, Y, Z)으로 +V와 -(V+ΔV) 사이의 논리 레벨(ΔV는 다이오드 도전 임계 전압(diode conduction threshold voltage))이 이용되는 행 어드레스 회로(110)를 고려하기로 한다. 전압(+V)이 논리 "1"을 표시하는 경우, 행 어드레스 회로(110)는 AND 게이트와 유사하게 동작하며 다이오드 캐소드(X, Y, X)를 입력으로 하고 행 전극(104)을 출력으로 한다. 전체 세 개의 행 어드레스 입력(X, Y, Z)이 높은 상태(high)에 있는 경우만 행 전극(104)이 높은 상태(+V)가 된다. 마찬가지로, 열 어드레스 회로(120)는 네거티브(negative) 논리 AND 게이트(예컨대, NAND 게이트)와 같이 동작한다. 이러한 경우에, -V 내지 (V+ΔV)의 논리 레벨이 열 어드레스 입력(A, B, C)에 인가된다면, 세 개의 입력 모두가 -V 상태에 있는 경우 열 전극(106)에서의 출력은 단지 -V일 뿐일 것이다. 행 어드레스 입력(X, Y, Z) 모두가 +V의 캐소드 전압을 다이오드(114)로 인가하고 열 어드레스 입력(A, B, C) 모두가 -V의 애노드 전압을 다이오드(124)로 인가한다면, 메모리 소자(102)가 선택된다. 도 10에서는 단지 세 개의 입력 회로만이 도시되었지만, 이러한 어드레싱 방안은 임의의 수의 입력을 포함하도록 확장될 수 있다.
n개의 노드로 이루어진 d개의 그룹 각각에서 하나의 아이템이 선택되는 경우에는 nd개의 순열이 존재한다. 그러므로, nd개의 전극이 다이오드를 통하여 d개의 각 그룹에서 n개의 노드 중 하나로 연결될 수 있다. 전극을 선택하려면 그 전극에 연결된 모든 라인이 높은 상태여야만 하고 어떠한 두 전극도 동일한 연결을 공유하지 않기 때문에, 높은 논리 레벨이 각 그룹에서 정확히 하나의 노드로 인가된다면 오직 하나의 전극만이 선택될 것이다.
도 11은 전술된 바와 같이 메모리 소자를 어드레싱하기 위하여 행 전극과 열 전극을 연결시키는 8 × 8 재기록 불능 메모리 어레이(150)를 개략적으로 도시한다. 참조를 위하여, 메모리 어레이(150)의 열 전극은 G0내지 G7로 명명되고, 행 전극은 H0내지 H7로 명명된다. 세 개의 어드레싱 그룹이 각 행(X, Y, Z)과 열 (A, B, C)에 제공된다. 어드레싱 그룹 각각은 두 개의 상보적 어드레싱 노드(complementary addressing node)(예컨대, A1및 A2)를 포함하며, 각 노드는 8개 중 4개의 대응 행/열 전극에 연결된다. 각 어드레싱 그룹마다 노드와 행/열 전극 사이의 연결 패턴이 서로 다르다. 도 11의 예에서, 연결 패턴은 다음과 같다.
열 전극과 열 어드레싱 노드 사이의 연결은 각각 참조 번호(152)로 표시되는 바와 같이 연결된 다이오드를 포함하고, 행 전극으로부터 행 어드레싱 노드 사이의 연결 각각은 참조 번호(154)로 표시되는 바와 같이 연결된 다이오드를 포함한다. 도 11에서는 불필요하게 복잡해지지 않도록 이들 다이오드 대부분을 도시하지 않았다. 본 예에서의 토폴로지(topology)는 어드레스 라인 모두가 어레이 내 하나의 전극 종단에 연결된 것으로 도시하고 있지만, 어드레스 라인은 전극의 종단 어느 한쪽이나 양쪽 모두로 용이하게 연결될 수 있다.
메모리 어레이(150)는 어드레싱 노드(A1, A2등)에 전압을 인가함으로써 어드레싱된다. 각 어드레싱 그룹내 오직 하나의 노드에만 인에이블링 전압이 인가된다. 이는, 도 10과 관련하여 전술된 방법에 따라, 어레이(150)에서 단일 메모리 소자가 선택되도록 한다.
본 방안에 따르면, N개의 메모리 소자의 교차점 어레이는개의 행과 열 전극을 포함한다. 이들 전극은개의 어드레스 라인(d는 네트워크 차수)에 의하여 어드레싱될 수 있다. 예컨대 108개의 메모리 소자는 전체 20000개의 행과 열 전극을 필요로 할 것이지만, 2차 네트워크(행이 100개 노드의 2그룹으로 구성되고 열도 마찬가지임)로는 400라인으로 어드레싱될 수 있고 4차 네트워크(행이 10노드의 4그룹으로 구성되고 열도 마찬가지임)로는 80라인으로 어드레싱될 수 있다.
또 다른 간단한 방법은 단순히 한번에 가능한 m개 전극의 조합이 p만큼 이루어진다고 가정하는 것이다. p ~ m/2에서 최대의 조합 수가 얻어질 것이다. 이러한 간단한 조합 방안에 있어서 m개의 어드레스 라인에 의하여 어드레싱되는 전극의 수는 대략개임을 알 수 있다.
다수 메모리 모듈층에 대한 어드레싱(Addressing Over Multiple Memory Module Layers)
어드레싱되는 메모리 소자의 상태를 감지하기 위하여 전술된 시스템은 행과 열 전극 사이 유일한 전류 경로인 어드레스형 다이오드 메모리에 의존한다. 그러나, 메모리 모듈에서 병렬 어드레싱이 이용된다면, 행 어드레스 라인과 열 어드레스 라인 사이에 하나 이상의 도전 경로가 있을 가능성이 있으며, 이러한 경우 그 감지 방안을 이용하는 것이 곤란해진다. 따라서, 이하에서는 어드레싱되는 메모리 소자의 상태를 검출하기 위한 개선된 방법 및 시스템을 제시한다.
전술된 바에 따라, 본 명세서에 개시되는 메모리 모듈의 바람직한 구조는 다수층 스택으로 구성된다. 각 층은 재기록 불능 메모리 어레이를 포함하며, 여러 층의 메모리 어레이가 공통 어드레싱 라인을 공유하여 외부 회로에 대하여 필요한 연결의 수를 줄인다. 예컨대, 메모리 모듈이 m개의 층으로 구성되고 각 층은 N개의 메모리 소자와개의 행 전극과개의 열 전극을 포함하고 있다면, 하나의 층에서 ith행 ith열이 어드레스될 때 모든 층에서 그것이 어드레싱된다. 이는 두 가지 이유에서 바람직하다. 첫째, m개의 층을 병렬로 판독하는 것이 가능해짐으로 소정의 연속 비트율(given serial bit rate)을 달성하기 위하여 필요한 판독율과 기록율이 1/m로 줄어든다. 둘째, 메모리 각층에 대하여 별도의 어드레스 라인이 필요하다면, 층간 연결의 수와, 메모리 모듈로부터 인터페이스 및 제어 회로로의 연결의 수가 관리 불가능해진다.
병렬 어드레싱의 난점에 대한 바람직한 해결책은 어드레스 다이오드가 연결된 동일한 노드에서 각 행 및/또는 열 전극에 대하여 추가적 감지 다이오드를 갖도록 하는 것이다. 각 행 감지 다이오드의 반대쪽 종단은 공통 행 감지 라인으로 연결되고, 마찬가지로 각각의 열 전극으로 연결되지 않은 각 열 감지 다이오드의 종단이 공통 열 감지 라인으로 연결된다. 어드레스되는 메모리 소자의 상태는 행 감지 다이오드, 열 감지 다이오드, 또는 양자 모두로부터 검출될 수 있다. 바람직한 어레이 구성의 대칭 관점에 있어서, 이하의 설명으로부터 행 및 열 전극이 실제로 기능적으로 등가라는 점을 알게 될 것이다.
어드레스되는 메모리 비트의 상태는 감지 라인을 통하여 적절하게 선택된 바이어스 포인트로 흐르는 전류에 의하여 판정된다. 전류가 감지 라인 중 어느 하나를 통과하려면 두 조건이 성취되어야 하는데, 조건은 (1) 다이오드 메모리 소자가 어드레싱되어야 한다는 점과, (2) 그 소자의 퓨즈가 높은 저항 상태에 있어야만 한다는 점이다. 다이오드가 어드레싱되지 않는 다른 모든 경우에는, 퓨즈의 상태와 무관하게, 대응하는 행 및/또는 열 감지 다이오드가 포워드 바이어스되지 않을 것이며 전류를 전도하지도 않을 것이다. 그러므로, 단일 감지 라인이 전체 행(또는 열) 전극으로 연결되고 행 및 열 어레이 내 하나의 메모리 소자가 어드레스되는 경우, 그 메모리 소자의 상태가 명백하게 판정될 수 있다.
행 및 열 감지 라인을 이용하면 판독 처리의 속도를 줄이지 않고서 리던던시(redundancy)를 제공하여 신호 검출 마진(signal detection margin)을 개선한다. 또한 행 전극이나 열 전극 중 한쪽에 대하여 추가적 감지 라인을 제공함으로써 그리고/또는 감지 라인과 행 전극이나 열 전극 간 연결에 대하여 병렬로 가외(extra) 다이오드를 추가함으로써 역시 리던던시가 제공될 수 있음에 주의해야 한다.
도 12는 전술된 기법을 이용하는 어드레싱 및 감지 회로(250)의 개략적 도면을 도시하고 있다. 재기록 불능 메모리 어레이의 여러 메모리 소자(260)(전술된 바에 따라 메모리 어레이를 어드레스하도록 구성된 각각의 행 및 열 어드레싱 회로에 연결됨)가 도시되고 있다. 회로(250)는 또한 공통 행 감지 라인(274) 및 공통 열 감지 라인(284)을 포함한다. 공통 행 감지 라인(274)은 각각의 행 감지 다이오드(272)를 통하여 메모리 어레이 행 전극 각각에 연결되어 있다. 특히, 각 다이오드(272)는 대응하는 행 전극에 연결된 애노드와 공통 행 감지 라인에 연결된 캐소드를 포함한다. 유사하게, 열 감지 다이오드(282)는 공통 열 감지 라인(284)으로부터 메모리 어레이의 각 열 전극으로 연결된다. 다이오드(282)의 캐소드는 각 열 전극으로 연결되고, 그 애노드는 공통 열 감지 라인으로 연결된다.
도시된 예에서는 중앙의 메모리 소자(262)가 어드레싱된다. 이는 메모리 소자(262)가 어드레싱 회로에 의하여 선택된 행 전극과 열 전극 양자 모두로 연결된 유일한 소자이기 때문이다. 도면에 도시된 바와 같이, 메모리 소자(262)는, 행이나 열 어드레스 다이오드 중 어떤 것도 그에 인가된 전압으로 인하여 도전 상태에 있지 않은 어드레싱 회로에 대응한다. 메모리 소자(262)의 퓨즈가 절단되면 전류가 감지 다이오드(272,282) 양자 모두를 통하여 그리고 행 감지 라인(274) 및 열 감지 라인(284) 양자 모두에서 흐를 것이다. 중앙의 메모리 소자가 비손상 상태 그대로 있다면 퓨즈의 상태에 관계없이 어레이 내의 어떠한 다른 메모리 소자에서 어느 쪽 감지 라인으로도 전류가 흐르지 않을 것이다. 이러한 경우, 어드레스형 메모리 소자에 대응하는 감지 다이오드를 통하여 어떠한 전류도 흐르지 않을 것이고, 그 어드레싱 방안은 최소의 어드레스 다이오드가 도전 상태에 있을 것임을 보장할 것이므로 다른 어떠한 메모리 소자도 선택되지 않을 것이고 이로써 대응하는 감지 다이오드가 역바이어스될 것임을 보장한다.
어레이 내에서 하나 이상의 행 전극 또는 열 전극이 어드레싱되는 경우, 각 메모리 소자의 적어도 한쪽 종단이 다른 것과 별개의 감지 라인으로 연결될 수 있다면 어드레싱되는 라인 전체의 상호 교차점에서 메모리 소자들의 상태가 여전히 판정될 수 있다. 이러한 구성은 검출 마진을 줄일 것이다. 예컨대 두 개의 어드레싱 되는 행과 하나의 어드레싱되는 열을 생각해본다. 어드레싱되는 퓨즈 전체가 비손상 상태 그대로 있다면, 감지 다이오드는 두 저항기를 통하여 전력 공급 레일(power supply rail) 하나에 대해 병렬로 연결된 것으로 보이고 오직 하나의 저항기를 통하여 다른 전력 공급 레일로 연결된 것으로 보인다. 이러한 상태를 검출할 수 있도록 감지 라인의 종료점(termination)으로 인가된 바이어스는 공급 레일 전압(supply rail voltage) 중 하나에 가까이 조정되어야 하고, 이로써 절단된 퓨즈 상태가 검출되는 경우 전류를 낮춘(신호를 줄인)다. 복수의 교차점 어레이가 동일한 어드레스 라인을 공유하되, 각자 고유의 감지 라인을 가지는 경우와, 교차점 메모리 스택 즉 복수의 비상호 연결형 교차점 어레이가 단일의 기판 상에 존재하는 경우에서와 마찬가지로 어드레스형 행/열 각각이 기껏해야 하나의 다른 어드레스형 열/행과 교차하는 경우 이는 문제가 되지 않는다.
도 13은 전술된 형태의 어드레싱 및 감지 회로를 포함하는 교차점 다이오드 메모리 어레이의 레이아웃을 도시한다. 도시된 바와 같이, 열 전극(502)은 행 전극(504)과 서로 직교하고 반도체 층에 의하여 분리된 각각의 층에 형성된다. 전극의 교차점에 다이오드가 형성되어, 교차점 다이오드 메모리 어레이(506)를 형성한다. 도면에서는, 각각의 교차점에서, 절단된 다이오드 소자가 "X"로 표시되고, 비손상 상태의 다이오드 소자가 "O"로 표시된다. 도시된 교차점 메모리 어레이는 그 내부에 어떠한 데이터도 저장하고 있지 않으며 따라서 내부의 전체 다이오드가 비손상 상태로 유지되고 있다.
행 및 열 전극은 교차점 어레이로부터 전개되어 그 종단에서 풀업/풀다운 저항기(pull-up/pull-down resistor)(508)(도 10의 저항기(112,122)에 대응함)에 의하여 종료된다. 다수의 열 어드레스 라인(510)과 적어도 하나의 열 감지 라인(512)이 메모리 어레이와 종료(terminating) 저항기 사이의 열 전극을 가로지른다. 열 어드레스 라인 및 열 감지 라인이 행 전극과 동일한 도전체 층에 형성되어 열 전극을 가로지르는 경우 다이오드 접합점이 그 사이에 형성된다. 열 감지 라인으로 형성된 다이오드 소자는 도 12의 다이오드(282)에 대응하고, 열 어드레스 라인에 의하여 형성된 다이오드는 도 12의 다이오드(280)에 대응한다. 전술된 어드레스 라인 그룹/노드 배치는 열 어드레스 라인 소자 중 선택된 일부를 절단하고, 원하는 다이오드 연결은 비손상 상태로 남겨둠으로써 이루어진다. 어드레스 회로의 프로그래밍은, 이하에서 개괄되는 바와 같이, 회로가 제조된 다음 이루어진다.
마찬가지로 행 전극(504)은 행 어드레스 라인(514) 및 행 감지 라인(516)에 의하여 교차된다. 행 어드레스 라인 및 행 감지 라인이 열 전극과 동일한 도전체 층상에 구성되어, 행 어드레스 다이오드(예컨대, 도 12에서의 참조 번호(270)) 및 행 감지 다이오드(예컨대, 도 12에서의 참조 번호(272))를 구성한다.
제조시에, 다이오드 접합점은 각각의 행 어드레스 라인과 각각의 열 전극 사이, 그리고 각각의 행 어드레스 라인과 각각의 행 전극 사이에 구성된다. 그러나, 전술된 그룹/노드 어드레싱 방안을 구현하기 위하여, 선택된 다이오드 연결만이 어드레싱 라인과 어레이 전극 사이에 유지될 필요가 있다. 선택된 연결의 "프로그래밍"은 회로 제조 이후에 소정의 어드레스 다이오드를 절단하고 선택된 다이오드 연결만을 비손상 상태로 남겨둠으로써 이루어진다. 이는, 예컨대, 어레이 전극에 대한 다이오드 교차점의 단면적을 선택적으로 변화시키도록 라인 폭을 변조하면서 어드레스 라인을 제조하여 달성된다. 앞서 논의된 바와 같이, 주어진 다이오드 소자의 단면적을 조정하여 그 다이오드를 절단하는데 필요한 임계 전류 밀도에 도달하기까지 필요한 인가 전압/전류를 변화시킬 수 있다. 그러므로, 어레이 전극을 가지는 소정의 교차점에서 어드레스 라인 폭이 더 좁아지도록 변조되어 그곳에서 다이오드 단면적이 더 축소된다. 프로그래밍 전압이 인가되는 경우 축소된 면적을 가지는 다이오드만이 절단되고, 원하는 다이오드 연결이 비손상 상태 그대로 유지될 수 있다.
정렬과 관련된 실제적 이유로 인하여, 어드레스 라인보다는, 행 전극 또는 열 전극의 폭이 변조되는 것이 바람직하다. 어드레스 라인의 폭이 변조되는 경우라면 두 인접한 다이오드가 예기치 않게 절단되지 않도록 행/열 라인의 피치(pitch)에서 변조가 수행되어야 한다. 데이터 라인의 폭 변조는 비교적 넓은 간격에 걸쳐 수행되어 정렬 공차를 완화시킬 수 있다. 또한, 행렬의 마주보는 측면(opposite sides)에서 행/열 라인을 하나씩 연장하면 폭 변조가 배가되어 프로그래밍 처리에 마진을 증가시킨다. 나아가, 특정한 연결 배치를 선택함으로써 어레이의 어느 일측면에서 연장되는 연속 라인이 둘 다 확장되지는 않는다는 것을 보장할 수 있으며, 이는 프로그래밍 마진을 더 증가시킨다. 최종적으로, 기록시 어드레싱과 같은 동작 및 어드레스 프로그래밍 동작 동안 정전없이 더 많은 전류를 통과시킬 필요가 있기 때문에 어느 어드레스 및 감지 라인이 다른 행 및 열 트레이스보다 더 넓어질 것이다. 또한 이는 더 멀리 떨어져 배치되어 정렬 공차를 줄일 수 있다.
전술된 방법을 이용하여 감지 동안 어레이 내에서의 누설 전류가 최소화될 수 있다. 예컨대, 행 및 열 전극의 종단으로의 전력 연결이 그룹 또는 스트립으로 정렬될 수 있는데, 어드레스되는 메모리 소자가 존재하는 어레이 영역에만 전력이 인가되고, 나머지 전극은 고임피던스 상태로 연결된다. 전술된 병렬 어드레스 감지 방안은, 메모리 어레이의 어드레스되지 않는 부분의 파워를 오프함(turning power off)으로써, 영향을 받지 않는다. 전력 공급 스트리핑이 어드레싱 방안의 일부로서 이용되어 상호 연결의 효율을 유지시킬 수 있다.
도 14는 회로 소자의 상대적 배열의 일예를 나타내는 메모리 모듈층(600)의 블록 구조 레이아웃을 도시한다. 메모리 어레이(602)가 중심에 배치되어 있고, 어드레스/감지 라인(604)과, 풀업/풀다운 저항기(606)와, 전력 공급 스트리핑 연결(power supply striping coupling)(608)이 그 주변에 배치된다. 이들 회로 주변을 둘러싸고 외부로의 상호 연결을 형성하는 접촉 패드(610)가 배치되어 있다. 앞서의 설명으로, 행/열 전극은 어레이로부터 어드레스/감지 회로와, 저항기와, 스트리핑 연결을 통하여 상호 연결 접촉 패드로 연결되므로, 층(600)의 물리적 구조가 특히 간단하다는 것을 알 수 있다. 어드레스 및 감지 라인이 유사하게 정렬되고, 전체 다이오드 회로 소자는 도전체 교차점에 자동으로 형성된다(일부 다이오드는 전술된 프로그래밍에서 차후에 절단됨). 메모리 모듈층을 도시하는 본 도면은축척으로 도시된 것이 아니며, 도면에서 어드레싱 감지 및 스트리핑 회로(addressing sensing and striping circuitry)는 확대되어 있지만 전형적으로 이러한 회로는 층 면적의 약 5 내지 10%만을 차지할 것임을 알아야 한다.
메모리 모듈층의 일부분이 도 15에 상세히 도시되어 있다. 열 전극(612)과 행 전극(613)으로 이루어진 메모리 어레이(602)가 도시되어 있다. 행 감지 라인(614)과 열 어드레스 라인(616)이 열 전극을 교차하여, 어드레스/감지 회로(604)를 구성한다. 풀업/풀다운 저항기가 참조 번호(606)에서 열 전극에 형성된다. 열 전극은 스트립으로 정렬되는데, 전력 공급 터미널(power supply terminal)(608a,608b)을 분리하도록 전극 그룹이 결합된다. 행 전극(도시되지 않음)이 유사하게 정렬된다. 전력 공급 스트리핑 연결은 누설 전류(leakage current)를 줄이는 메카니즘뿐만 아니라 어드레싱 방안의 일부로서 이용될 수 있으며, 한번에 메모리 어레이의 일부분에만 전력을 인가함으로써, 메모리 어레이의 단지 일부분만을 선택한다.
어드레스 및 전력 공급 라인이 메모리 모듈의 전체 층으로 버스(bussed)되어 있다고 가정하면, 데이터 기록은, 각 층마다 한 비트를 어드레싱하고 (전력 공급 스트리핑에 의하여 판정된) 활성 하부층(active sub-layer)에서 전력 공급을 판독 레벨로부터 기록 레벨로 스트로브(strobing)함으로써 수행될 수 있다. 그러나, 서로 다른 데이터 상태를 서로 다른 층에 기록하는 것이 가능해야만 하고, 이는 감지 라인을 이용하여 메모리 소자 다이오드/퓨즈가 보호되는 층에서 전압을 풀다운함으로써 달성될 수 있다. 이는 감지 다이오드가 메모리 어레이 소자를 절단하는 전류를 버틸 수 있어야 한다는 것을 의미한다. 따라서, 감지 다이오드는 확대된 단면적을 가지도록 제조되어 이를 통과하는 전류 밀도가 줄어든다.
중복 감지 라인을 이용하면 기록 이전에 메모리의 기능을 체크하는 것이 가능하다. 행 및 열 전극 종단에 대한 전력 공급 연결의 다양한 상태와 함께 여러 감지 라인으로부터의 일관되지 않은 측정치(inconsistent measurement)로부터 정보가 수집되어 잘못된 메모리 소자 및/또는 잘못된 어드레싱을 밝힐 수 있다. 이러한 정보가 이용되어 메모리 모듈의 잘못된 영역에 대한 기록을 피하도록 하고 이로써 처리 수율(processing yield)에 이르기까지 상품 공차를 개선할 수 있다.
메모리 모듈층 구조(Memory Module Layer Structure)
도 3, 도 4, 도 5 및 도 6으로 돌아가서, 메모리 모듈(20)의 물리적 구조를 설명한다. 언급된 바와 같이, 메모리 모듈의 바람직한 형태는 다수의 스택형 층(22)으로 구성되는데, 각 층은 플라스틱(폴리머) 기판(50) 상에 형성된 메모리 어레이를 갖는다. 폴리머 물질이 기판으로 이용되는 것이 본질적이지는 않을지라도, 그 물질은 비교적 저렴한 비용으로 생산되고 처리될 수 있으므로 바람직하다. 기판(50)은 상업적으로 이용 가능한 다양한 폴리머 물질로, 시트 물질(sheet material)의 형태로 구성될 수 있다. 기판(50)에 이용될 수 있는 예시적 폴리머 물질을 제한없이 열거하면, DuPont의 KaptonTM등과 같은 폴리이미드(polyimide)와, 폴리에스터술폰(polyestersulphone ; PES)과, 폴리아크릴레이트(polyacrylate ;PAR)와, General Electric의 UltemTM등과 같은 폴리테리이미드(polytherimide ; PEI)와, 폴리에틸린 나프탈레이트(polyethylene napthalate ; PEN)와, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate ; PET)와, Dupont의 MylarTM등과 같은 폴리에스터 테레프탈레이트(polyester terephthalate)와, Dupont의 TeflonTM등과 폴리테트라플루오로에틸렌(polytetrafluoroethylene ; PTFE)과, General Electric의 LexanTM등과 같은 폴리카보네이트(polycarbonate)와, 폴리비닐 클로라이드(polyvinyl chloride ; PVE)와, Orica의 MelinexTM등과 같은 폴리에스터 막(polyester film)과, 그리고 당해 기술분야에서 플라스틱 기판 상에 회로를 구성하는데 이용되는 것으로 알려져 있는 기타 다른 폴리에스터 막과 폴리머 막(polymer film)을 포함한다. 바람직하게, 기판은 대략 0.01mm 내지 0.05mm의 두께 정도로, 유연한 "롤대롤(roll-to-roll)" 처리를 허용할 만큼 얇다.
메모리 어레이(25) 및 어드레싱 회로(30)는 플라스틱 기판(50) 상에서 금속-반도체-금속(metal-semiconductor-metal ; MSM) 처리 과정에 따라서 구성될 수 있다. MSM 처리는 두 개의 패턴형 도전성 금속 회로층과 그 사이에 하나 이상의 반도체 물질층을 구성한다. 금속층이 반도체 층을 가로질러 그 대향 측면(opposed sides)에 접촉하는 경우, 그 금속층 사이에 다이오드 접합점이 형성된다. MSM 다이오드 집적 회로의 생성은, 예컨대, "X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them"이라는 명칭의 국제 공개 특허 출원WO99/39394의 명세서에 설명되어 있다. 이 문서는 본 명세서에서 명시적으로 참조로써 인용하고 있다.
메모리 모듈 회로의 반도체 층으로 이용될 수 있는 많은 상이한 물질들이 있으며, 그 일부가 전술된 공개 출원에 개시되어 있다. 유기 및 무기 물질이 반도체 층에 이용될 수 있다. 무기 물질은 예컨대, 비정질 실리콘(amorphous silicon)과 게르마늄(germanium) 물질을 포함하고, 광전지(photovoltaic cell) 분야의 유사 애플리케이션에서 그러한 물질의 이용이 알려져 있다. 그러나, 플라스틱 기판 상에서의 형성에 보다 적합한 낮은 온도에서 처리될 수 있으므로, 무기 반도체 물질이 바람직하다. 예컨대, 폴리이미드 구조 물질은 대략 섭씨 300도까지의 온도에서 처리하는 것을 견딜 수 있을 것이지만, PEN과 PET 등 기판 물질로 이용할 수 있는 다른 물질들은 대략 섭씨 130 내지 150도로 최대의 처리 온도를 제한하고 있다. 그러므로, 주어진 애플리케이션에서 반도체 물질을 선택하는 것은 선택된 기판 물질에 의존할 것이다. 일반적으로, 대략 섭씨 150도보다 더 낮은 온도에서 처리(예컨대, 필요한 경우, 증착 및 패터닝 처리 등)될 수 있는 반도체 물질이 대부분 적합한 기판에 적절할 것이다.
메모리 모듈에서 반도체 층으로 이용될 수 있는 유기 물질의 예로서 3,4,9,10-페릴렌테트라카복실릭-비스-벤지미다졸(3,4,9,10-perylenetetracarboxilic-bis-benzimidazole ; PTBCI)을 포함하는 구리 프탈로시아닌(copper pthalocyanine ; CuPc)으로 구성된 이중층을 포함한다. CuPc와 함께 이용될 수 있는 다른 물질로는, 3,4,9,10-페릴렌테트라카복실릭디안하이드라이드(3,4,9,10-perylenetetracarboxilic dianhydride ; PTCDA)와, (1,2,5-티아디아졸로)-피-퀴노비스(1,3-디티올)[(1,2,5-thiadiazolo)-p-quinobis(1,3-dithiole) ; BTQBT]이 있다. 또한, N,N'-디페닐-N,N'-비스(3-메틸페닐)1-1'비페닐-4,4'-디아민 (N,N'-diphenyl-N,N'-bis(3-methylphenyl)1-1'biphenyl-4,4'-diamine ; TPD)과, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]비페닐(4,4'-bis[N-(1-napthyl)-N-phenyl-amino]biphenyl] ; α-NPD)과, 5,10,15,20-테트라페닐-21H,23H-포르핀(5,10,15,20-tetraphenyl-21H,23H-porphine ; TPP)도 있다. 기타 다른 물질도 본 발명의 목적으로 이용될 수 있으며, 당업자라면 이를 알 것이다.
도 16은 메모리 모듈 회로의 일부분을 도시하는 간단한 등측도이며, 메모리 모듈 회로의 일반적 구조를 보여주고 있다. 한 쌍의 전극 도전체(70)가 제 1 금속층의 기판(50)상에 형성되어 있다. 반도체 물질의 두 층(72,74)이 제 1 금속층 상에 형성된다. 도전체(70)를 가로질러 전개되는 도전체(76)는 반도체 층(72,74)에 중첩되는 제 2 금속층으로 구성된다. 반도체 물질이 제 1 금속층과 제 2 금속층 사이의 도전체(70,76) 사이에 샌드위치(sandwiched)되는 곳에서, 다이오드 소자가 형성된다. 도 16에 도시된 반도체 층은 연속적이지만, 이용되는 반도체 물질이 막의 두께에 비례하여 낮은 벌크 저항성(low bulk resistivity)을 가져서 측면 누설 전류가 전극의 교차점에서 필름을 통과하도록 의도된 전류에 비하여 현저(appreciable)할 수 있는 경우라면, 반도체 층이 패터닝될 필요가 있을 수 있다.
바람직하게 메모리 어레이 내의 반도체 층에 의하여 형성된 다이오드는 메모리 소자의 다이오드(예컨대, 도 7의 참조 번호(66))와 퓨즈(64) 양자 모두로서 동작한다. 이러한 경우 반도체 층이 사전 결정된 조건하에서, 다이오드 접합 특성을 고 임피던스 상태로 비가역적으로 변화시키는 퓨즈의 기능을 수행해야만 한다. 예컨대, 메모리 기록 동작 동안 다이오드를 통과하는 전류 밀도(앞서의 소정의 전류 밀도 임계값)는 다이오드를 파괴하고 그 도전 특성을 고 임피던스 상태로 변경시키는데 이용될 수 있다. 이러한 방법으로 기능할 수 있는 전극/반도체/전극 계층형 구조의 일예로, (2000Å)Au/(800Å)CuPc/(800Å)PTCB/(200Å)BCP/(360Å)Ag(CuPc는 구리 프탈로시아닌(copper pthalocyanine)이고, PTCB는 3,4,9,10-페릴렌테트라카복실릭-비스-벤지미다졸(3,4,9,10-perylenetetracarboxilic-bis-benzimidazole ; PTBCI)이고, BPC는 바소쿠프로인(bathocuproine)임)이 있다.
이와 달리, 메모리 어레이가 반대의 방법에 따라 "반퓨즈" 소자로 동작하도록 구성될 수 있는바, 메모리 소자가 고 임피던스 상태에서 제조되고 저 임피던스 조건을 유도하도록 기록될 수 있다. 예컨대, 도핑형(예컨대, p+-n-i 또는 n+-p-i) 비정질 실리콘 층 구조가 반도체 층으로 구성될 수 있어, 원하는 경우 메모리 소자가 실제로 삭제되거나 재기록될 수 있다. 그러한 구조는, 예컨대, P.G.Lecomber 등의, "The Switching Mechanism in Amorphous Silicon Junctions"(Journal of Non-Crystalline Solids 77 & 78 (1985) pp1373-1382)와, "Non-volatile Amorphous Semiconductor Memory Device Utilizing a Forming Voltage"라는 명칭의 미국 특허제 4,684,972호에 설명되어 있다. 그 문서들은 본 명세서에서 참조로써 인용되고 있다.
메모리 어레이(25)와 멀티플렉싱 회로(30)에 더하여, 각각의 메모리 모듈층(22)은 또한 멀티플렉싱 회로로부터 기판(50)의 인접 에지로 연장되는 I/O 라인(40)을 포함한다. I/O 라인은 회로(25,30)에 이용되는 것과 동일한 금속층으로 형성될 수 있는 도전체이다. I/O 라인(40)은, 예컨대, 메모리 어레이를 어드레싱하고, 데이터를 판독 및/또는 기록하도록 I/O 라인에 인가되는 신호를 인에이블하도록 어드레싱 노드 및 감지 라인으로 연결된다. 어셈블리형 메모리 모듈(20)(다수층이 서로 스택되어 있고, 여러 층의 I/O 라인 중 선택된 일부가 서로 연결될 수 있음)에서, 여러 층의 I/O 라인 중 선택된 일부가 서로 연결될 수 있다. 예컨대, 층 상의 메모리 어레이를 어드레싱하기 위한 각각의 I/O 라인은 층간에 공통적으로 연결되어 메모리 어레이의 병렬 어드레싱을 인에이블 할 수 있다. 그러나, 각 층에 있어서의 감지 라인은 외부로부터 메모리 모듈에 대하여 별도로 액세스 가능하여, 각 어레이에서의 데이터가 병렬로 판독되거나 기록될 수 있어야 한다.
바람직한 실시예에서, 메모리 모듈층의 I/O 라인 간 연결은 메모리 모듈 블록 구성의 측면을 형성하는 에지에서 이루어진다. 이는 층들의 에지에서 I/O 라인의 종단을 노출시키고, 그에 대하여 접촉을 이루는 상호 연결 도전체를 도포함으로써 이루어진다. 이러한 과정은 메모리 모듈내 층들의 어셈블리에서 수행되며, 이하에서 상세히 논의될 것이다.
층 제조 처리(Layer Fabrication Process)
메모리 모듈의 각 층이 바람직하게 고속의 저렴한 처리 과정에 의하여 구성되어 제품 비용 절감을 이룰 수 있게 조력한다. 예컨대, 유연성 있는 얇은 폴리머 또는 금속(절연막을 구비함) 물질로 이루어진 얇은 웨브(web) 기판을 이용하면 비교적 저렴한 롤대롤 제조 처리가 이용될 수 있다.
이하에서 설명되는 엠보스 및 리프트오프라고 불리는 웨브 처리 기법은 원래 PolaroidTM의 고유 은 할로겐 기반형(unique silver halide based) 사진 필름을 제조하기 위하여 연구되었다. 그 기법은 경제적인 롤대롤 처리 과정에 따라 플라스틱 웨브 상에 서브미크론(sub-micron) 사이즈형 피쳐(feature)를 구성할 수 있기 때문에 바람직하게 교차점 메모리 어레이의 행 및 열 전극과 어드레스/감지 라인을 생성하는데 적용될 수 있다. 마이크로 엠보싱 처리의 일예는 "Directed Energy Assisted in Vacuo Micro Embossing"이라는 명칭의 미국 특허 제 6,007,888호에 개시되어 있으며, 그 명세서는 여기서 참조로써 인용되고 있다. 이와 달리, 통상적 리소그래피 처리가 이용될 수도 있으나 현재 생산 환경에서는 그 처리의 최소 피쳐 사이즈 능력(minimum feature size capability)이 약 25미크론으로 제한되고 있다.
엠보스/리프트오프 처리 과정이 도 17 내지 도 23에 도시되어 있으며 이하에서 설명된다. 본 처리는 10마이크론 정도의 두께를 갖는 플라스틱 웨브(700)(도 17)에서 시작한다. 처리의 제 1 단계는 미크론 스케일 피쳐(micron scale feature)의 패턴으로 이 기판을 엠보싱하는 단계이다. CD-ROM 주입 몰딩 처리(injection molding process)를 위한 마스터(master)를 생성하는데 이용되는것과 유사한 통상적인 고 해상도 리소그래피 처리를 통하여 그 표면상에 정의된 피쳐를 갖는 롤에 의하여 롤 엠보싱이 수행된다. 도 17은 엠보싱된 이후의 플라스틱 기판(700) 일부를 도시하고 있다. 기판 상에 엠보싱된 패턴은, 예컨대, 메모리 어레이와 어드레스/감지 회로의 도전층 하나에 대응한다.
웨브(700)는 증발(evaporation)이나, 스퍼터링(sputtering)이나, 증기 증착(vapor deposition)을 이용하여 도전체(예컨대, 금속) 물질(704)로 코팅된다. 코팅은 단일의 박막이나 스택을 형성하는 복수의 막으로 구성될 수 있다. 증착된 전체 막 두께는 엠보스된 피쳐(702)의 깊이보다 적다. 도 18은 도전체 코팅(704)(웨브(700)의 표면을 커버링함)으로 엠보스형 피쳐에 대해 증착된 이후의 웨브(700)를 도시하고 있다. 증착 처리의 속성은 플라스틱의 불균일 코팅(non-uniform coating of plastic)을 야기하며, 엠보스형 피쳐의 측벽은 웨브의 면(face)에 나란히 그 표면보다 더 얇게 코팅된다. 이는 다음의 리프트오프 단계에서 중요하다.
리프트오프 단계에서는 압력 감응 접착제(pressure sensitive adhesive)(도시되지 않음)로 코팅된 제 2 플라스틱 막(706)이 제 1 웨브(700)의 코팅형 표면과 접촉되고 있다. 엠보스형 피쳐(702)에서 코팅이 홈(recess)을 제외하고는 모든 점에서 제 2 막이 코팅(704)에 부착되어 있다. 도 19에 도시된 바와 같이, 제 2 막이 스트립(stripped off)되고, 그 엠보스형 영역에서 홈(708)을 제외하고는 제 1 기판에서 그 코팅(704)이 제거된다. 이러한 처리는 두 개의 인자에 의존한다. 제 1 인자는, 압력 감응 접착제가 코팅(704)에 대하여 이루는 본딩(bond)이, 코팅이증착되는 막(700) 표면에 대하여 이루는 것보다 더 강한 본딩을 이룬다는 것이다. 제 2 인자는, 엠보스형 피쳐의 측벽상의 도전체 물질 코팅이 충분히 얇아서 엠보스형 홈(702)으로부터 코팅부(708)를 떼어내는 대신에 이들 영역이 떨어져나가게(fracture)된다는 것이다.
이 시점에서, 플라스틱 기판에 부착된 두 개의 이용 가능한 패턴형 도전성 막이 존재하게 된다. 도 20은 리프트오프이후 엠보스형 기판(700) 상에 남아있는 패턴형 코팅(708)을 도시하고 있다. 엠보스형 피쳐로부터 패턴형 도전체(708)가 플라스틱 기판 상에 돋아 있는 형태를 갖도록 하는 것이 바람직하다면, 추가적 리프트오프가 이용될 수 있다. 이러한 선택적 리프트오프의 제 1 단계는 엠보스형 기판(700)의 표면에 대하여 플라스틱 물질의 공형(conformal) 코팅(710)을 적용하는 것이다. 이 단계의 결과가 도 21에 도시되어 있다. 이 단계에서는, 이차적 플라스틱 물질(710)이 패턴형 피쳐로 흘러 들어가서 나머지 패턴형 도전체(708)의 노출 표면에 부착된다. 도 22에 도시된 바와 같이, 플라스틱 층(710)은 엠보스형 기판(700)에서 스트립될 때, 패턴형 도전체(708)를 끌어 당겨 떼어낸다. 도 23은 (반전된(inverted)) 2차 플라스틱 기판(710)(그 위에 돌출되어 있는 패턴형 도전체(708)를 포함하고 있음)을 도시하고 있다.
전술된 엠보스/리프트오프 처리가 이용되어 각 메모리 모듈층마다 서로 다른 두 개씩 도전체 층을 구성할 수 있다. 메모리 모듈층(22)은 두 도전체층 사이에 반도체 층을 샌드위치 함으로써 완료될 수 있다. 예컨대, 전술된 바와 같이, 다이오드 접합과 퓨즈 기능을 제공하기 위한 적절한 물질층이 한쪽 기판에서 도전체 패턴 위에 중첩되고 나면 다른 기판에서의 도전체 패턴이 반도체 층의 노출 표면과 물리적으로 접촉된다. 이러한 처리 과정이 도 24, 도 25, 그리고 도 26에 도시되어 있다.
도 24에서는, 두 개의 하부층(802,804)이 도시되어 있으며 이는 엠보스/리프트오프 처리를 이용하여 각각 별도로 생성될 수 있다. 하부층(802)은 기판(806) 상에 형성된 제 1 도전체 배열(808)을 포함하는데 이는 메모리 회로에 대한 도전체 층 중 하나를 구성할 것이다. 예컨대, 도전체 배열(808)은 열 전극과, 행 어드레스 라인과, 행 감지 라인을 포함할 수 있고, 그 내부에 관련된 접촉 패드 및 결합을 함께 포함할 수 있다. 하부층(804)은 기판(810)에 형성된 제 2 도전체 배열(812)을 포함한다. 제 2 도전체 배열은 행 전극과, 열 어드레스 라인과, 열 감지 라인과, 그리고 관련 접촉 및 연결을 포함할 수 있다.
제 1 하부층(802)의 기판(806)상의 제 1 도전체 배치 위에 증착된 다이오드 접합 및 퓨즈 기능을 구성하는 반도체 층(814)이 도 25에 도시되어 있다. 이는 제 1 도전체 배열과 한쪽 반도체 층 사이에서 전기 접촉을 형성하고 있다. 제 2 하부층(804)은 증착된 반도체 층의 상부에서 반전되어 제 2 도전체 패턴이 다른 쪽 반도체 층과 접촉한다. 제 1 및 제 2 하부층의 전극 도전체가 서로 교차(예컨대, 직교)하도록 정렬되어 전술된 교차 접합점을 구성한다. 회로 구조는 전체가 교차점 다이오드와 그 사이의 상호 연결로 이루어지므로, 제 1 및 제 2 하부층 사이에서 엄밀한 정렬 오차가 필요하지는 않다. 이는 도 26에서 참조 번호(820)로 표시되는 완성된 메모리 모듈층을 구성하고 있다. 그러한 다수층이 이하에서 논의되는 바와같이 메모리 모듈로 어셈블될 수 있다.
실제의 반도체 층 물질 선택에 따라서, 하부층은 접착제 형태로서 동작하는 반도체 물질로 서로 본딩될 수 있다. 분자량이 작은 반도체 물질은 접촉 하부층에 대하여 매우 강한 본딩을 이룰 수 있는 것으로 알려져 있다. 이와 달리, 플라스틱 기판 물질이 이용된다면, 가열(heating)에 의하여 플라스틱 하부층 물질이 서로 본딩될 수 있다.
다음의 메모리 모듈 어셈블리 설명으로 보다 잘 알 수 있는 바와 같이, 메모리 모듈내의 층 사이에서 보다 용이한 배열의 상호 연결이 가능하도록 접촉 패드(예컨대, 도 5에서의 참조 번호(42))는 가로 범위가 상대적으로 넓은 것이 바람직하다. 그러나, 전술된 엠보스/리프트오프 과정에 있어서, 엠보스되는 부분의 도전체 층(708)에 리프트오프 막(706)을 부착하지 않고서 생성될 수 있는 엠보스 영역의 폭이 제한된다. 따라서, 그러한 난점을 피하도록 접촉 패드는 일련의 교차형 도전체(단일 도전체층 상의 도전체)로 구성되는 것이 바람직하다.
메모리 모듈 제조 처리(Memory Module Fabrication Process)
메모리 모듈(20)의 구성은 다수의 메모리 층을 상호 연결된 3차원 저장 모듈(three-dimensional storage module)로 스택하여 이루어진다. 메모리를 제조하는데 이용되는 처리 과정에 따라서, 스택 단계는 공통 기판 상에 여러 크로스바 층(crossbar layer)을 증착함으로써 달성될 수도 있고 (전술된 것과 같이) 자신의 얇은 기판 상에 제조된 각각의 완성층(complete layer)을 적층함으로써 이루어질수도 있다. Thomson-CSF에 부여된 미국 특허 제 5,640,760호는 후자의 구성을 설명하고 있다. 또한 Irvine Sensors Corporation of Costa Mesa, California의 스택 및 상호 연결 기법(stacking and interconnect technology)이 이용될 수 있으며, 그 처리 과정의 요점이 미국 특허 제5,424,920호, 제 5,701,233호, 제 5,953,588호에 설명되어 있다. 또한, 3D Plus of Buc, France의 스택 및 상호 연결 기법도 이용될 수 있다.
도 27은 전술된 바와 같이 본 발명에 따라서, 다수 층(22)으로 메모리 모듈(20)을 구성하는 일반적인 처리 과정(400)을 도시하고 있다. 처리 과정(400)은, 플라스틱 기판(406) 상에 형성된 메모리 어레이 및 어드레싱 회로(404)를 포함하도록 제작된 집적 회로에서 시작한다. 층(402)은 또한 회로(404)의 입출력 노드에서부터 선형으로 배열된 각각의 접촉 패드(410)로 이어지는 상호 연결 리드(408)를 포함하고 있다. 층(402)은 또한 기판(406)상에 형성된 정렬 개구부(alignment aperture)(412)를 포함한다. 또한 바람직하게 층(402)은, 메모리 모듈로 어셈블리되기 이전에, 그 층상의 회로가 적절하게 기능하는 것을 보장하도록 테스트된다.
처리 과정(400)의 다음 단계에서는, 다수의 층(402)이 정렬되고 서로 스택되며, 정렬 개구부(412)를 통하여 이어지는 정렬 로드(alignment rod)(422)를 이용하여, 층(420)의 스택을 구성한다. 스택(420)은 모두 동일한 방향으로 정렬된 다수의 동일한 층(402)으로 구성된다. 예컨대, 약 50개까지의 층을 이용하여 스택(420)을 구성할 수 있다. 스택을 이루는 층들은 정렬된 배치의 층들을 부착하고 실드 블록(sealed block)(430)을 형성하는 에폭시 수지(epoxy resin) 물질 등을이용하여 함께 적층된다.
도면에서 참조 번호(432)로 표시된 라인을 통하여 매우 정밀한 톱(high precision saw)이나 기타 적절한 절단 수단(cutting instrument)을 이용해서 블록(430)의 양끝과 측면이 절단된다. 도면에서 스택(420)의 상위 층상에 표시된 바와 같이, 블록(430)이 절단되는 평면은 접촉 패드(410)의 라인을 통하여 이어지고, 이로써 절단 블록의 측면에서 적층형 스택의 각 층으로부터 접촉 패드(410)의 종단 표면(end surface)을 노출한다. 절단 과정이 끝난 다음의 블록이 참조 번호(440)로 도시되어 있으며, 각 층으로부터 접촉 패드(410)의 노출된 종단 부분을 보여주고 있다. 단순화된 도면에서의 피쳐들은 상대적 축척으로 도시된 것이 아니며, 예컨대 노출된 접촉 패드 부분과 같은 일부 피쳐가 설명을 위하여 과장되었음을 알아야 한다.
절단 블록(440)은, 니켈/알루미늄 합금(Nickel/Aluminum alloy) 등과 같은 도전성 금속 커버링(conductive metal covering)으로 플레이팅(plated)되어, 플레이트형 블록(plated block)(450)을 형성한다. 금속 커버링은 플레이팅에 앞서서 절단 블록(440)의 측면에 노출되어 있는 접촉 패드(410)의 끝으로 전기 연결을 형성한다. 최종적으로, 예컨대, 레이저 그루빙 처리(laser grooving process)를 이용하여 금속 코팅 부분이 플레이트형 블록(450)에서 제거된다. 금속 플레이트의 나머지 부분(462)은 블록의 여러 층의 접촉 패드 사이에 바람직한 상호 연결을 제공한다. 금속 플레이트는, 메모리 층의 어드레싱 입력 사이에 공동 연결을 제공하거나 I/O 감지 라인으로 별도의 연결을 제공하는 등 임의의 바람직한 방식으로 패터닝될 수 있다. 완성된 메모리 모듈(20)은 참조 번호(460)로 도시되어 있으며, 나머지 금속 플레이트 부분(462)의 외부 표면은, 도 1의 인터페이스 및 제어 회로(14)와 같은 외부 회로와의 인터페이스를 위한 전기 접촉을 제공한다.
소정의 애플리케이션에서 바람직한 실시예의 메모리 시스템은 대략 20Mb/s의 전송률이 가능하지만, 개별적 비트 판독은 검출과 어레이 용량으로 인하여 비교적 느리게(~10㎲) 이루어질 수 있다. 메모리 모듈이 많은 교차점 메모리층을 포함하기 때문에, 데이터 워드는 각 층의 비트들로 구성될 수 있고, 각각은 동일한 병렬 어드레스 라인에 의하여 어드레싱된다. 또 다른 방법은 개별적 교차점 층을 세분하고 층마다 한 비트 이상의 비트를 판독하는 것이다. 시스템이 목표 전송률을 달성하기 위하여 많은 비트가 병렬로 동시에 판독되는 것을 요구하는 경우 메모리 모듈과 호스트 카드간에 필요한 상호 연결의 수가 신뢰할 만한 인터페이스를 허용할 만큼 많을 수 있다. 그러한 경우 메모리 모듈은 소정의 검출을 수행하고 직렬/병렬/직렬 변환을 수행하는 회로로 구성될 수 있다. TFT 기술이 그 처리 과정에서 이용된다면 직접적 방식으로 적절한 회로를 구성함으로써 이를 달성할 수 있다. 그렇지 않으면, 제품 비용을 증가시키기 때문에 바람직하지 않을 지라도, 메모리 모듈에 집적 회로를 포함할 수도 있다.
일반적 고찰(General Consideration)
본 명세서에서 설명되는 메모리 시스템은, 디지털 카메라(스틸 사진용 및/또는 비디오)나, 디지털 뮤직 플레이어/리코더(digital music player/recorder)(예컨대, MP3 플레이어)나, 개인용 휴대 단말기(personal digital assistant ; PDA)나, 이동 전화 등과 같이, 데이터 저장을 요구하는 휴대용 장비에 특히 적합한 여러 특징을 갖는다. 이러한 메모리 시스템은 그러한 장비에 유용할 정도의 충분한 용량을 갖춘 데이터 저장 장치를 제공할 수 있으며 또한 비교적 저렴한 비용으로 생산될 수 있다. 데이터는 메모리에 기록되고 난 다음 영구적으로 저장될 수 있다. 그러므로, 그 휴대용 장비에서 이용되는 영구적 데이터 저장을 위하여 많은 용량의 저장 장치(예컨대, 100MB 내지 1GB)가 낮은 비용(예컨대, 약 $5보다 더 적은 비용)에서 제공될 수 있다.
저렴한 물질과 처리 기술을 이용하여 낮은 비용에서 생성된 메모리 모듈에 의하여 데이터 저장이 이루어진다. 이러한 메모리 모듈은 다수층으로 구성되며 각 층은 교차점 메모리 어레이를 포함하고 있다. 많은 층들이 단일의 메모리 모듈을 형성하도록 스택될 수 있으며(예컨대, Compact Flash card profile 내에는 60정도까지의 층만이 적합할 수 있을지라도), 메모리 모듈은 단일 층상에서 가능한 데이터 저장 용량의 많은 배수만큼의 저장 용량을 가질 수 있다. 각 층은, 폴리머 또는 절연 코팅형 금속 등과 같은, 저렴하고 유연성 있는 기판 상에 형성된다. 이는 종래의 단일 결정 실리콘 기판의 경우보다 훨씬 저렴하고, 상대적으로 빠르고 저렴한 제조 처리 과정이 이용될 수 있다. 교차점 메모리 어레이와 관련된 어드레싱 회로를 포함하는 각 층에 형성된 회로는 단일 층으로 간단하게 설계되어 단순한 제조 처리가 가능하도록 한다. 특히, 메모리 어레이 및 어드레싱 회로는, 메모리 어레이와 어드레싱 회로 양자 모두가 동일한 단일 처리 과정을 이용하여 제조될 수있는 순열형 다이오드 논리 체계에 따라서 설계될 수 있다.
각각의 메모리 모듈층은 각각 전극 도전체 세트가 정렬된 두 개의 층과 그 사이의 반도체 층으로 구성된다. 전극은 직교 행렬로 정렬되고 교차하는 전극쌍 각각의 교차점에서 메모리 소자가 반도체 물질로 형성된다. 반도체 층은 플라스틱 기판과 호환 가능하도록 낮은 온도 처리가 가능할 수도 있고, 비정질 실리콘 물질이거나 하나 이상의 유기 반도체 물질로 구성될 수도 있다. 전극층이 서로 교차하고, 반도체 층으로 분리되는 경우, 정류 접합점(rectifying junction)이 두 전극 도전체 사이에 형성된다. 각각의 정류 접합점은 퓨즈 소자와 직렬 연결된 다이오드로 간주될 수 있으며, 그러한 접합점은 메모리 어레이와 순열형 다이오드 논리 어드레싱 회로의 기초를 구성한다.
메모리 모듈층은 간단하고 저렴한 처리 과정을 이용하여 생성된다. 유연한 플라스틱 또는 금속 기판을 이용하더라도, 층위에 회로를 제조하는데 있어서 롤대롤 처리 과정이 가능하다. 어드레싱 회로에서의 다이오드 논리는 단일 기판 상의 메모리 어레이와 어드레싱 회로를 제조함에 있어서 동일한 처리 과정이 이용될 수 있다. 접촉 패드와 도전체는 또한 외부로부터 회로로 연결을 이루기 위하여 기판 상에 형성된다. 다수의 층이 서로의 위에 스택되고 함께 적층된다. 메모리 모듈층의 에지에서 접촉 패드와 전기적 접촉을 이루고 있는 외부 접촉 트랙(external contact track)을 형성하고 패터닝(pattering)함으로써 메모리 모듈이 완성된다. 이들 접촉 트랙은 각 층 상의 회로를 서로 연결하고 외부 회로와의 연결을 제공한다.
메모리 모듈의 각 층에 포함된 어드레싱 회로는, 각 층의 메모리 소자로부터 판독하거나 그 메모리 소자에 기록하는데 필요한, 외부적으로 액세스 가능한 어드레싱 라인의 수를 줄인다. 이는 메모리 모듈내에서 층간에 관리 가능한 수의 상호 연결을 허용하고 외부 회로에 대하여 대규모 저장 용량 모듈을 허용한다. 전력 공급 스트리핑이 또한 이용되는데, 전력은 한번에 메모리 어레이 일부분에만 공급된다. 이는 메모리 어레이 어드레싱 방안의 일부를 형성하고 또한 데이터 판독 동안 어레이 내의 누설 전류를 줄인다.
인터페이스 및 제어 회로는 메모리 모듈로부터 분리될 수 있고, 예컨대, 통상적 집적 회로 등의 형태로 구성될 수 있다. 인터페이스 및 제어 회로는 메모리 모듈에 인가될 어드레싱 신호를 발생시키기 위한 어드레싱 회로와, 저장된 데이터를 판독하기 위한 감지 회로를 포함한다. 감지 방안은 전하보다는 전류 레벨에 기초하고 있으며, 이는 메모리 모듈로부터 원격으로 보다 용이하게 데이터를 판독할 수 있도록 한다. 또한 데이터 저장은 메모리 소자 퓨즈가 절단되는 경우 일어나는 큰 저항 변화를 기초로 하고 있으며, 이는 상대적으로 큰 감지 신호를 제공한다.
메모리 모듈내 데이터 저장 공간이 인터페이스 및 제어 회로와 분리되어 있으므로, 저장 용량이 채워지면 그 메모리 모듈이 교체되고 다른 메모리 모듈이 동일한 인터페이스 및 제어 회로와 함께 이용될 수 있다. 이는 더 많은 데이터 저장 공간이 필요한 경우 대부분 재사용 가능한 메모리 시스템 소자가 교체될 필요가 없음을 의미한다. 또한, 인터페이스 및 제어 회로는, 메모리 모듈 제조 처리 과정에 의하여 제한되기 때문에 상대적으로 복잡할 수 있다. 메모리 시스템이 원격 감지에도 불구하고 에러를 견딜 수 있고 불완전하게 제조된 메모리 모듈에 대처할 수 있게 하는 인터페이스 및 제어 회로에서 복잡한 에러 검출과 교정 능력을 제공하여 이로써 불완전한 제조 처리 수율로부터 이용 가능한 메모리 모듈의 수를 증가시킴으로써 이를 설명할 수 있다.
플래시에 비교하여, 바람직한 실시예의 메모리 시스템은 저렴한 비용과, 대용적 밀도와, 성능의 이점을 갖는다. 그러한 메모리 시스템은 디지털 사진 촬영에 있어서 통상적 사진에 대한 필름과 마찬가지이다. 물질과 제조 비용은 메모리 모듈이 소모품으로 이용될 수 있을 만큼 저렴하다. 비가역적 기록 처리는, 통상적 사진에 있어서 원화(negative)와 마찬가지로 광자를 영구적으로 저장한다. 플래시메모리의 경우에는 그러하지 않으며, 플래시메모리의 경우는 사용자가 부수적 장기 저장 매체를 선택하고 데이터를 그 매체로 전송하도록 요청한다. 바람직한 실시예에 의하여 제공될 수 있는 대규모 저장 밀도는 충분한 메모리가 콤팩트한 형태의 요건에 적합하도록 하고, 이로써 예컨대 비디오 등과 같은 디지털 사진 촬영을 위한 새로운 모델을 인에이블할 수 있다. 전술된 다른 저장 형태(하드디스크, 제거 가능한 광 디스크, 또는 테입)에 비하여, 본 메모리 시스템과 플래시메모리는 기계적 견고성, 낮은 전력 소모, 콤팩트함, 빠른 액세스 등 동일한 이점을 갖는다.
본 발명의 바람직한 실시예에 관한 다음의 상세한 설명은 예로써만 제시되는 것이고, 본 발명의 영역을 벗어나지 않는 범위에서 전술된 회로, 구조, 배치, 그리고 처리 과정 등에 대한 여러 변형이 가능하다. 예컨대, 바람직한 실시예의 메모리 시스템은 업계 표준 인터페이스 카드, 예컨대 PCMCIA, 스마트 매체(SmartMedia), SD, MMC, 또는 콤팩트 플래시(Compact Flash) 등에서 이용하거나, 기존 인터페이스 카드에서 이용할 제거 가능한 메모리 모듈의 문맥에서 주로 설명된다. 그러나, 많은 다른 애플리케이션이 가능하다는 것을 잘 알고 있어야 할 것이다. 본 발명의 메모리 구조는, 예컨대 개인용 휴대 단말기(PDA) 등에서 일회 프로그래밍(one-time programming ; OTP) 메모리를 제공하는 장비 내부에 내포된다. 그러므로, 제거 가능한 메모리 모듈의 비용을 줄이기 위하여 메모리가 제어 회로와 별도인 것으로 설명되고 있지만, 다른 애플리케이션에서는 통합된 구조가 이용될 수 있다. 예컨대, 제어 회로가 내포형이거나 제거 가능한 형태인 메모리를 갖춘 장비 내에 내포될 수 있다. 이와 달리, 메모리 모듈 패키지, 예컨대 모듈내 추가적 층 또는 층들로서 제어 회로가 통합될 수도 있다. 이는, 매우 큰(그리고 상대적으로 더 비싼) 메모리 모듈이, 그 제어 회로 비용이 전체 모듈 비용이나 잠재적 판매가에서 더 적은 부분을 차지하게 되도록 구성되는 경우 적절하다.
메모리 모듈의 구조는 본 발명의 원리를 유지하면서 여러 가지로 변형될 수 있다. 전술된 실시예에서는 각 층에서 단일의 메모리 어레이가 제조되고, 그 층들이 정렬되고 서로의 위에 스택된다. 이와 달리 각각의 층이 하나 이상의 메모리 어레이를 포함하고, 팬 폴드 스택(fan-fold stack) 등과 같이 서로 다른 방식으로 층들이 스택될 수도 있다. 일부 애플리케이션에서는 단일 기판 상에 쌓아올려진 여러 회로층을 제조하는 것이 바람직할 수 있다.
첨부된 청구범위에서 정의되는 본 발명의 영역을 벗어나지 않는 범위 내에서, 본 명세서에 설명된 회로, 구조, 배열 및 처리 과정 등에 대하여 본 발명의 원리가 많은 다른 변형으로 적용될 수 있으며, 당업자라면 이를 명백히 알 것이다.
본 발명은 고밀도, 고용량, 그리고 저비용 데이터 저장에 적합한 비휘발성 메모리 회로를 제공한다.

Claims (31)

  1. 절연 기판 물질(dielectric substrate material)(50) 상에 형성된 교차점 메모리 어레이(cross-point memory array)(25)를 포함하는 데이터 저장 장치(22)로서, 상기 교차점 메모리는 적어도 하나의 반도체 물질(semiconductor electrode)(72)을 포함하는 저장층(storage layer)(75)으로 분리된 제 1 및 제 2 트래버스 전극(traverse electrode)(502,504) 세트를 포함하고, 상기 저장층은 상기 제 1 및 제 2 세트의 전극 각 교차점에서 비휘발성 메모리 소자(non-volatile memory element)(26)를 형성하고, 각각의 메모리 소자는 상기 메모리 소자를 통하여 사전 결정된 전류 밀도의 형태(form of a predetermined current density)로 기록 신호(write signal)를 인가함으로써 각각 바이너리 데이터 상태(binary data state)를 나타내는 저임피던스 상태와 고임피던스 상태(low and high impedance state) 사이에서 스위치 가능(switchable)하고, 각각의 메모리 소자는 상기 저임피던스 상태에 있는 동안 상기 저장층에 형성된 다이오드 접합점(diode junction)(66)을 포함하는
    데이터 저장 장치(22).
  2. 제 1 항에 있어서,
    상기 절연 기판은 폴리머 물질(polymeric material)(501)인
    데이터 저장 장치(22).
  3. 제 2 항에 있어서,
    상기 저장층이 상기 폴리머 기판 물질의 처리 온도(processing temperature)보다 더 낮은 온도에서 처리될 수 있는 물질로 구성된
    데이터 저장 장치(22).
  4. 제 2 항에 있어서,
    상기 절연 기판은, 폴리이미드(polyimide), 폴리에테르술폰(polyethersulphone ; PES), 폴리아크릴레이트(polyacrylate ; PAR), 폴리에테르이미드(polyetherimide ; PEI), 폴리에틸렌 나프탈레이드(polyethylene napthalate ; PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate ; PET), 폴리에스터 테레프탈레이트(polyester terephthalate), 폴리테트라플루오로에틸렌(polytetrafluoroethylene ; PTFE), 폴리카보네이트(polycarbonate), 그리고 폴리비닐 클로라이드(polyvinyl chloride ; PVC) 중 선택된 물질로 구성된
    데이터 저장 장치(22).
  5. 제 1 항에 있어서,
    상기 기판은 금속막(metal film)- 상기 금속막은 그 위에 절연 물질 코팅됨 -을 포함하는
    데이터 저장 장치(22).
  6. 제 1 항에 있어서,
    상기 저장층의 상기 적어도 하나의 반도체 층은 유기(organic) 반도체 물질로 이루어진
    데이터 저장 장치(22).
  7. 제 6 항에 있어서,
    상기 유기 반도체 물질은, 구리 프탈로시아닌(copper pthalocyanine ; CuPc), 3,4,9,10-페릴렌테트라카복실릭-비스-벤지미다졸(3,4,9,10-perylenetetracarbonxilic-bis-benzimidazole ; PTBCI), 3,4,9,10-페릴렌테트라카복실릭 디안하이드라이드(3,4,9,10-perylenetetracarboxilic dianhydride ; PTCDA), (1,2,5-티아디아졸로)-피-퀴노비스(1,3-디티올)[(1,2,5-thiadiazolo)-p-quinobis(1,3-dithiole) ; BTQBT], N,N'-디페닐-N,N'-비스(3-메틸페닐)1-1'비페닐-4,4'-디아민(N,N'-diphenyl-N,N'-bis(3-methylphenyl)1-1'biphenyl-4,4'-diamine ; TPD), 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]비페닐(4,4'-bis[N-(1-napthyl)-N-phenyl-amino]biphenyl] ; α-NPD), 5,10,15,20-테트라페닐-21H,23H-포르핀(5,10,15,20-tetraphenyl-21H,23H-porphine ; TPP) 중에서 선택되는
    데이터 저장 장치(22).
  8. 제 1 항에 있어서,
    상기 저장층의 상기 적어도 하나의 반도체 층은 비정질(amorphous) 무기(inorganic) 반도체 물질로 이루어진
    데이터 저장 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 어레이 전극 세트에 결합된 어드레스 디코딩 회로- 상기 어드레스 디코딩 회로는 상기 제 1 및 제 2 전극 세트를 각각 어드레싱하기 위하여 제 1 및 제 2 입력 라인 세트(510,514)를 포함함 -를 더 포함하는
    데이터 저장 장치(22).
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 입력 라인 세트는 다이오드 소자(152,154)를 통하여 상기 제 1 및 제 2 메모리 어레이 전극 세트 중 선택된 일부로 각각 연결된
    데이터 저장 장치(22).
  11. 제 10 항에 있어서,
    상기 제 1 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(diode connection)(272)을 갖춘 적어도 하나의 데이터 감지 라인(data sense line)(274)을 더 포함하는
    데이터 저장 장치(22).
  12. 제 10 항에 있어서,
    상기 제 1 및 제 2 메모리 어레이 전극 세트는 상기 저장층에 의하여 분리된 별도의 층에 형성되고, 상기 제 1 및 제 2 입력 라인은 상기 제 2 및 제 1 전극 세트와 동일한 층에 각각 형성되는
    데이터 저장 장치(22).
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 입력 라인 세트는, 상기 저장층에 의하여 분리된 상기 제 1 및 제 2 메모리 어레이 전극 세트를 각각 가로지르도록 배열되고, 각각의 입력 라인과 전극 사이 선택된 다이오드 연결이 그 교차점에서 상기 저장층에 의하여 형성되는
    데이터 저장 장치(22).
  14. 제 9 항에 있어서,
    상기 제 1 및 제 2 메모리 어레이 전극 세트에 연결된 전력 공급 스트리핑 회로(power supply striping circuitry)(608)를 더 포함하는
    데이터 저장 장치(22).
  15. 제 14 항에 있어서,
    상기 전력 공급 스트리핑 회로는 각각의 저항 소자(resistive element)(606)를 통하여 연결되고 선택적 전력 공급 스트립 라인(selective power supply stripe line)(608a,608b)에 대하여 그룹으로 함께 연결된 전극 종단(ends)을 포함하는
    데이터 저장 장치(22).
  16. 제 15 항에 있어서,
    상기 제 1 및/또는 제 2 세트 메모리 어레이 전극 각각에 대한 다이오드 연결(274)을 갖춘 적어도 하나의 데이터 감지 라인을 더 포함하는
    데이터 저장 장치(22).
  17. 다수의 모듈층(module layer)(22)- 각 층은 상기 제 1 항에서 정의된 데이터 저장 장치를 포함함 -으로 이루어진 메모리 모듈(20).
  18. 다수의 모듈층(module layer)(22)- 각 층은 상기 제 11 항에서 정의된 데이터 저장 장치를 포함함 -으로 이루어진 메모리 모듈(20).
  19. 다수의 모듈층(module layer)(22)- 각 층은 상기 제 16 항에서 정의된 데이터 저장 장치를 포함함 -으로 이루어진 메모리 모듈(20).
  20. 제 19 항에 있어서,
    상기 모듈층이 서로 적층(laminated)되어 블록(block)(460)을 형성하고, 전기 접촉(electrical contact)(462)이 상기 블록의 적어도 한쪽 외부 표면에 제공되어, 각 모듈층의 상기 제 1 및 제 2 입력 라인 세트와, 상기 적어도 하나의 감지 라인과, 상기 전력 공급 스트립 라인에 상호 연결을 제공하는
    메모리 모듈(20).
  21. 제 20 항에 있어서,
    상기 다수의 모듈층 각각에서 대응하는 입력 라인이, 상기 메모리 모듈내 상기 어레이의 병렬 어드레싱을 위한 어드레스 접촉(address contact)에 대하여 병렬로 연결된
    메모리 모듈(20).
  22. 하나의 패키지(unitary package)(460)에 구성된 다수의 메모리 회로(22)를 포함하는 메모리 모듈(20)로서, 각각의 메모리 회로는 비휘발성 교차점 메모리 어레이(25)와 비반도체(non-semiconductor) 기판(50) 상에 제조된 어드레스 디코딩 회로(30)를 포함하는
    메모리 모듈(20).
  23. 제 22 항에 있어서,
    각각의 메모리 회로는 적어도 하나의 반도체 물질층(72,74)을 포함하는 저장층(75)에 의하여 분리된 제 1 및 제 2 트래버스 도전체 트랙층(first and second layers of traverse conductor tracks)(70,76)으로 구성된
    메모리 모듈(20).
  24. 제 23 항에 있어서,
    상기 각각의 메모리 회로의 메모리 어레이는 메모리 소자(26)의 행렬(matrix)(25)을 포함하고, 그 교차점에서 상기 제 1 및 제 2 층의 도전체 트랙 일부와 그 사이의 상기 저장층 일부를 중첩시킴으로써 각각의 메모리 소자가 형성되는
    메모리 모듈(20).
  25. 제 24 항에 있어서,
    각각의 메모리 소자는 상기 메모리 소자를 통하여 사전 결정된 전류 밀도의 형태로 기록 신호를 인가함으로써 각각 바이너리 데이터 상태를 나타내는 저임피던스 상태와 고임피던스 상태 사이에서 스위치 가능하고, 각각의 메모리 소자는 적어도 상기 저임피던스 상태에 있는 동안 상기 저장층에 형성된 다이오드 접합(66)을 포함하는
    메모리 모듈(20).
  26. 제 25 항에 있어서,
    상기 각각의 메모리 회로의 어드레스 디코딩 회로는 상기 제 1 및 제 2 층의 도전체 트랙이 그 교차점에서 중첩되는 부분 사이에서 상기 저장층을 통하여 이루어지는 선택형 다이오드 상호 연결(152,154)을 포함하는
    메모리 모듈(20).
  27. 제 26 항에 있어서,
    상기 메모리 모듈은 다수의 모듈층- 각각의 모듈층은 상기 다수의 메모리 회로 중 적어도 하나를 포함함 -으로 구성되는
    메모리 모듈(20).
  28. 제 27 항에 있어서,
    상기 모듈층이 함께 적층되어 블록(460)을 형성하고, 전기 접촉(462)이 상기블록의 적어도 한쪽 외부 표면에 제공되어 상기 메모리 회로의 도전체 트랙에 상호 연결을 제공하는
    메모리 모듈(20).
  29. 제 28 항에 있어서,
    다수의 상기 모듈층의 상기 어드레스 디코딩 회로에 대한 입력이 외부 전기 접촉(external electrical contact)에 대하여 함께 병렬로 연결되는
    메모리 모듈(20).
  30. 메모리 시스템으로서,
    제 28 항에서 정의된 메모리 모듈(20)과,
    데이터 처리 장비(data processing appliance)(2)와의 상호 연결에 적합화된 인터페이스 카드(interface card)(10)- 상기 인터페이스 카드는 상기 메모리 모듈에 대한 어드레싱과, 기록과, 판독을 위한 제어 회로를 포함함 -와, 상기 메모리 모듈을 수용하고 상기 외부 전기 접촉을 통하여 상기 제어 회로와 상기 메모리 회로를 상호 연결하도록 적합화된 메모리 모듈 인터페이스(16)를 포함하는
    메모리 시스템.
  31. 디지털 데이터 메모리 시스템으로서,
    하나의 패키지(460)에 형성된 다수의 비휘발성 교차점 메모리 어레이(25)를 포함하는 메모리 모듈과,
    데이터 처리 장비(2)와의 상호 연결에 적합화된 인터페이스 카드(10)- 상기 인터페이스 카드는 상기 메모리 모듈에 대하여 어드레싱과, 기록과, 판독을 위한 제어 회로를 포함함 -와, 상기 메모리 회로를 수용하고 상기 제어 회로와 상기 메모리 어레이를 상호 연결하도록 적합화된 메모리 모듈 인터페이스(16)를 포함하는
    디지털 데이터 메모리 시스템.
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