TW556192B - Non-volatile memory - Google Patents

Description

556192 五、發明説明（1 發明範兔 树明係有關數位記憶體電路領域，特別係有關適合 2於兩密度、高容量、低成本資料儲存之非依電性記憶體 電路。 發明背景 今曰許多消費者產品產生及/或利用數位資料的數量 漸增。例如靜態及/或動態圖像之攜帶型數位相機產生大量 代表影像的數位資料。各個數位影像需要高達數百萬位 組（MB)資料儲存容量’而相機必須提供此種儲存容量。 了提供此種類型之資料儲存應用，儲存記憶體提供約… 刚至丨十億位元組（GB)的足夠容量成本需相當低。儲存記 憶體的耗電量也需相當低(例如遠小於⑻，且有當強勁的 物理特性來因應捣帶型電池供電操作環境。用於資料儲 存，#料必須只能寫入記憶體—次。較好記憶體具有短的 存取時間（較好小於1毫秒），及中等傳輸速率（例如20百 位元組/秒）。較好儲存記憶體可包裳成產業標準介面模 如PCMCIA或精簡快閃記憶卡。 目前用於攜帶型裝置如數位相機之一種儲存裝置形〜 為快閃記憶體。如此符合前述機械強勁、功率消耗、傳輸 及存取速率等特性需求。但主要缺點為快閃記憶體相當 貴（例如每個MB 1.5至2美元）。由於價格緣故，使用快閃 憶體儲存裝置作為檔案裝置不合常理，需要將資料移轉 一次檔案鍺存裝置。又於廉價的數位相機或類似數位 (MPj播放态、pda等）涵括大量快閃記憶體太過昂貴 元 為 10 萬 組 式 昂 記 至 電器 令 本紙☆尺度適用中國國家標準（Q^s) A4規格（2〗0X297公爱） (請先閲讀背面之注意事項再填寫本頁)

556192 A7 B7 五 、發明説明（ 部步。如此也造成某些電器無法利用某些功能，例如廉價 的數位相機做視訊錄影功能，以及有損其它結構的功能， 例如限制數位相機所能儲存的圖像數目、或Mp3音頻播放 器所能儲存的歌曲數目。 磁性「硬碟」儲存裝置即使於攜帶型裝置也可用於檔 案儲存。微型硬碟機可供PCMCIA in型形式因子使用，提 供高達1 GB的容量。但此種磁碟機仍相當昂貴（例如每％3 〇·5美元），至少部分原因係由於磁碟控制器電子裝置之固 定成本相當高之故。微型硬碟機比較快閃記憶體又有其它 缺點’例如機械強勁程度較低，耗電量較高（約2至4瓦）， 以及存取時間相當較長（約1〇毫秒）。硬碟機也有下列缺 點，包括旋轉延遲以及「叫醒」時間約達1秒或以上。 活動式光學儲存碟可以類似方式使用，提供比較硬碟 的大優點。/舌動式光學儲存媒體極為廉價，用於迷你碟 媒體例如每MB約〇·〇3美元。但就大部分其它方面而言，光 碟鍺存媒體比磁性硬碟機差，包括光碟儲存媒體之耗電 量、機械強勁度、體積龐大以及存取效能等方面相對較差。 磁帶成本甚至比活動式光碟成本更低，但有旋轉式磁 碟儲存裝置之其它缺點，特別體積龐大及耗電量高。此外， 磁帶有串列存取缺點。如此造成另二應用問題，換言之， 隨機存取效能極為緩慢，儲存視訊等限於均一時間愿縮 技 (請先閲讀背面之注意事項再填寫本頁) ，裝— •許— :線丨 術 用於特定攝影用途，銀鹵化物乳液於塑膠料片形式的 底片屬於一種記憶體形式。習知底片之缺點為其需要處 衣紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 556192 A7 ---— _B7 五、發明説明（3 ) 理’儲存哥命有限，且體積龐大。資訊儲存於底片上之性 質大致類似，相當不適合直接與數位儲存裝置及技術互 動。此外，除了與拍立得（Polaroid)之自我顯像底片案例之 外’儲存資訊無法即刻存取。 本發明之具體實施例可解決數位相機及其它攜帶型設 施之低成本檔案儲存裝置問題。此類型記憶體要求··產業 標準界面（例如PCMCIA或精簡快閃記憶體），2〇〇〇 G防震 性，低耗電量（遠小於1瓦），存取時間短（小於1毫秒），中等 傳輸速率（20百萬位元組/秒）以及夠大容量（1〇 MB-1 GB)。 發明概述 根據本發明原理，提供一種資料儲存裝置，其包含交 又點記憶體陣列形成於電介質基板材料上。交又點記憶體 陣列包含由包括至少一半導體層之儲存層分開的第一及第 二組橫電極。儲存層於第一及第二組電極之各個交叉點形 成非依電性記憶體元件。各個記憶體元件可經由記憶體元 件施加成預定電流密度形式之寫入信號，介於低與高阻抗 態間切換’表示個別二進制資料態。各記憶體元件包括一 個二極體接面形成於儲存層，至少於低阻抗態形成。 於本發明之一種形式，電介質基板係由聚合物料形 成。於本發明之另一種形式，電介質基板係由金屬膜如不 鏽鋼其上方帶有電介質材料塗層形成。 電介質基板例如係由選自下列之材料製成··聚醯亞 胺；聚醚颯（PES);聚丙烯酸酯（par);聚醚醯亞胺（PEI); 聚伸乙基萘二曱酸酯（PEN);聚伸乙基對笨二甲酸g旨 衣紙張又度適闬中國國家標準（CNS) A4規格 6 (請先閱讀背面之注意事項再填寫本頁) 訂· 556192 A7 B7 五、發明説明（4 (PET);聚醋對笨二甲酸醋；聚四氟乙烯（PTFE);聚碳酸酯； 及聚氯乙烯（PVC)。 儲存層較好係由可於比基板材料處理溫度更低的處理 溫度處理之材料製成。於本發明之一種形式，健存層之至 少一半導體層係由有機半導體材料製成。本發明之具體實 施例中，有機半導體材料可選自：銅酞花青（CuPc); PTBCI(3,4,9,10-二萘嵌笨四竣酸-氣-笨并味唾）；ptcda (3,4,9，10-二萘嵌笨四羧酸二酐）；3丁(^8丁[(1，2,5-嘴二唾并）-對-醒貳（1，3·二硫醇）];TPD(N，N’-二笨基·ν，Ν，-貳（3_甲基 笨基）-1，1’·聯笨-4,4’-二胺）；〇c-NPD(4,4，-貳[N-(l-萘基）-N- 本基-胺基]聯苯），及丁？？（5，10，15,20-四笨基_2出231"1-樸 吩）。 本發明之其它具體實施例中，儲存裝置之至少一半導 體層係由非晶形無機半導體材料如非晶形矽或鍺製成。 資料儲存裝置較好包括位址解碼電路，其係耦合至第 一及第二組記憶體陣列電極，位址解碼電路具有第一及第 一組輸入線，分別用以定址第一及第二組電極。較好第一 及第二組輸入線係經由二極體元件分別耦合至第一及第二 組記憶體陣列電極之選定電極。 資料儲存裝置較好也包括至少一資料感應線，其具有 二極體連接至各個第一及第二組記憶體陣列電極。 /本發明之較诖形式中，第一及第二組記憶體陣列電極 係形成於由儲存層分開的分開層，其中第一及第二組輸入 線分別形成於第一及第二組電極的同一層。 ， 各紙張尺度適用中國國家標準（c^) A4規格（2〗〇><297公釐） 裝 訂------------------線 (請先閲讀背面之注意事項再填寫本頁) 556192 A7 —_______B7 五、發明説明（5 ) 較佳資料儲存裝置結構中，第一及第二組輸入線係排 列成交叉第一及第二組記憶體陣列電極，由儲存層分開。 個別輸入線與電極間之選定二極體連接係由儲存層於交叉 點形成。 資料儲存裝置之較佳具體實施例中，提供電源供應條 紋電路，其係耦合至該第一及第二組記憶體陣列電極。電 源供應條紋電路較好包含經由個別電阻元件耦合之電極末 端，且係成組耦合至選定的電源供應條紋線。 本發明之特佳具體實施例包含一記憶體模組其具有多 層模組層，各層有前文引述的資料儲存裝置。 本發明之一形式中，模組層共同積層而形成方塊，電 接觸點提供於方塊之至少一外表面上，用以與第一及第二 、、且輸入線、至少一感應線、以及各模組層之電源供應條紋 線提供互連。較好來自多數模組層各層之對應輪入線係並 扣連接於位址接觸點，用以並聯定址記憶體模組之記憶體 陣列。 根據本發明，也提供一種記憶體模組包含多數記憶體 電路形成為一單位包裝，各個記憶體電路包含一非依電性 乂又點記憶體陣列、以及一位址解碼電路製造於共用之非 半導體基板上。 各記憶體電路較好係由第一及第二層橫導體軌線藉一 層包括至少一半導體材料層之儲存層分開而形成。較佳具 、化Ή中，各6己憶體電路之記憶體陣列包含記憶體元件 矩陣，各個記憶體元件係由得自第一及第二層之導體軌線 格⑵⑽而）---- (請先閲讀背面之注意事項再填寫本頁) •訂· 參- 556192 、發明說明（， 重疊部分於其交叉點以及介於其間之儲存層部分形成。記 憶體元件可於低與高阻抗狀態（分別表示二進制資料態） 間，藉施用寫入信號切換，寫入信號係呈通過記憶體元件 之預定電流密度形式。各記憶體元件包括一二極體接面形 成於儲存層，至少於低阻抗態形成。 根據較佳電路結構，各記憶體電路之位址解碼電路包 s選定之二極體互連接構，該互連接構係由第一與第二層 之V體執線重登部分間之儲存層於其交差點形成。 記憶體模組之特佳形式係由多數模組層構成，各模組 層有多數記憶體電路之至少一種。模組層可共同積層而形 成方塊，電路接點設置於方塊之至少一外表面上用以提供 與記憶體電路之導體執線互連。較佳具體實施例中，輸入 至多數模組層之位址解碼電路之輸入端共同並聯耦合至外 部電路接點。 本發明也提供一種數位資料記憶體系統包含：一記憶 體模組具有多數非依電性交叉點記憶體陣列形成為單一包 裝：以及一介面卡其適合與資料處理設施互連。介面卡包 括控制電路用以定址、寫入記憶體模組及由記憶體模組讀 取，以及一記憶體模組介面，其適合接納記憶體模組以及 互連控制電路至其記憶體陣列。 用於數位資料記憶體系統之記憶體模組例如可如前文 引述構成。記憶體模組較好提供永久性資料儲存裝置，例 如呈寫一次非依電性記憶體形式。 圖式之簡要說明 ----------------裝—— (請先閲讀背面之注意事项再填寫本頁) 訂— :線·

556192 五、發明說明（ 面 A7 B7 將經由較佳具體實施例之說明及參照附圖舉例說明本 發明之進—步細節如後，附圖中： 第1圖為根據本發明之一具體實施例’寫一次記憶體系 統之方塊圖； 第2圖為寫一次記憶體系統之示意方塊圖，顯示其記憶 體模組之概略結構； 第3圖為根據本發明之一具體實施例構成之寫一次記 憶體模組之部分切除等角視圖； 第4圖為根據本發明之一具體實施例，寫一次記憶體模 組之各層之分解圖； 第5圖為組裝成記憶體模組前，記憶體模組層之簡化平 面圖； 第6圖為第5圖之記憶體模組層於剖面又4觀視之剖 圖； 第7圖為適合實施本發明之具體實施例之交叉點記憶 體元件之略圖； 第8圖為父叉點陣列記憶體單元之簡化平面圖； 第9圖顯示寫一次記憶體陣列，說明其定址記憶體元 件； 第10圖為部分記憶體陣列定址電路之示意電路圖； 第11圖不意顯示帶有排列二極體邏輯定址電路連接之 交差點記憶體陣列； 第12圖為記憶體陣列之排列二極體邏輯多工/解多工 (mux/demux)與感應電路之示意電路圖； 衣紙張尺度適财酬家標準（⑽）A4規^^敝撕公着了

556192 A7 B7 五、發明説明（8 ) 第13圖為父又點記憶體陣列以及相關定址及感應電路 元件之圖解佈局圖； 第14圖為記憶體模組層之簡化方塊架構佈局圖； 第15圖為部分記憶體陣列與定址/感應電路之圖解佈 局圖； 第16圖為用於本發明之一具體實施例，記憶體模組層 結構之部分切除等角視圖； 第17至23圖顯示於範例浮雕/剝離層製造過程之各階 段； 第24至26圖圖解顯示記憶體電路亞層總成處理之各階 段：以及 第2 7圖為記憶體模組製成過程之圖解說明圖。 較佳具體實施例之詳細說明 此處揭示寫一次記憶體電路、儲存系統以及製造與實 施此種電路之系統及方法。後文說明中供解釋目的，陳述 特疋術語以及特定實施細節俾徹底了解本發明。但熟諸技 藝人士顯然易知無需特定細節來實施本發明。 後文說明中述及「資料」表示依據内文而定以多種方 式呈現的「資料」。舉例言之，記憶體單元之「資料」將以 電壓位準、磁性狀態 '或物理特性如電阻呈現，資料呈現 可測量的影響例如電壓或電流位準影響或變化給感應電路 (舉例）。它方面，於匯流排上或於傳輸期間，此種r資料」 可呈電流或電壓信號形勢。此外，此處於大部分情況下「資 料」主要為一進制性質’可方便地表示為「〇」以及「1」 衣紙張尺度適用中國國家標準A4規格（21〇>C297公釐） 11 ------------------------裝------------------訂..................線 請先閱讀背面之：/i4事項再塡、寫本頁j 556192 A7 B7 五、發明説明（9 ) 態，但須了解實際上二進制態可以相對不同的電壓、電阻 等表示’而與特定實際表示「〇」或Γ 1」無關。 寫一次記憶體系統 後文詳細說明之本發明之具體實施例提供一種攜帶型 廉價強勁的記憶體系統，其特別可用於如數位相機及攜帶 型數位音頻裝置等電器做為資料儲存裝置，但熟諳技藝人 士 了解該記憶體系統及其各種組成元件及各方面也可用於 多種其它應用。所述具體實施例中，記憶體系統係結合於 產業標準攜帶型介面卡（PCMCIA或CF)，因而可用於目前 以及未來帶有此種介面的產品。 έ己憶卡10以方塊圖形式顯示於第1圖，記憶卡1 〇係根據 本發明之較佳具體實施例構成。記憶卡1〇有1/〇介面連接器 12’經由該連接器於介面卡1〇與其耦合之裝置2間通訊。介 面連接器係耦合至介面與控制電路14，其係連接至活動式 記憶體模組20。記憶體模組20提供寫一次資料儲存裝置之 電路’包括若干偵測、寫入致能、及定址功能。介面與控 制電路14包含各個活動式記憶體模組20(當其容納於卡内 部時）之控制、介面、偵測、錯誤校正編碼（Ecc)等電路。 記憶體模組20係容納於記憶卡之容座，記憶體模組2〇可移 開且以另一記憶體模組20更換。當容納於記憶卡時，記憶 租模組2 0係經由内部介面16而耗合至介面與控制電路14。 寫一次資料儲存裝置表示資料只可寫一次之記憶體， 隨後保持不變。於多種寫一次記憶體形式中於初步寫入資 料後赌存於其中的資料絲毫也無法變更，並非嚴格為真， 衣紙張尺度適用中國國家標準A4規格（21〇><297公釐） 12 (請先閲讀背面之注意事項再填寫本頁) ’訂- 556192 五、發明說明（10 )

但通常如熟諸技藝人士所知，資料無法任意改變。舉例言 之大。卩分寫一次記憶體係以各個記憶體單元於第一二進 制悲製造(例如表示二進制資料「〇」)’以及於寫入程序中， 敎的記憶體單S改成第二二進制態（例如表示二進制資 料？」）。經常記憶體單元由第一二進制態改成第二二進 制態為不可逆’因此一旦資料Γ1」被寫入，則無法再改回 ，料「0」。如此限制資料寫至記憶體後對儲存的資料做改 文’、中任忍貝料只可寫-次，隨後例如資料流只可改成 資料「1」而無法以其它方式改變。 因圯憶體模組20含有寫一次記憶體，故適合用於檔案 資料儲存裝置，其中資料一互儲存後即保留於儲存裝置。 略微類似相片底片，圖像一旦儲存於底片，顯像後的底片 维持永久記錄❶因此一旦記憶體模組2〇被資料填滿，則需 要更換另一資料儲存裝置。於裝置2也可單純更換整個記憶 卡10，但如此表示介面與控制電路以及記憶卡結構皆隨同 記憶體模組存檔。為了降低資料儲存成本，希望基於其系 統之可重複使用且相對昂貴的組成元件未永久性耦合至實 際鍺存記憶體，由於該項理由故，較佳具體實施例中，記 憶體模組20係由記憶卡10移開。如此記憶卡1〇本體只需要 一次購買成本，而插入其中的記憶體模組20則以廉價方式 製造’容後詳述。 控制/介面電路14通常可重組為「AT」型碟片控制器電 路’額外包括錯誤校正（ECC)及缺陷管理功能，以及操作 記憶體模組20需要的功能。此等功能包括： 13 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 556192 A7 -----—__B7_ 五、發明説明（11 ) —寫入記憶體模組，包括設定寫入電壓，設定寫入致 能線’以及控制電源供應器剝離； 、，’呈由將邏輯位址轉成定址實體記憶體位置需要的 線路圖案而定址記憶體； "感應線輸出之資料讀取處理；以及 • 若有所需，並聯至串聯轉換。 控制/介面電路14也提供模擬可抹寫式記憶卡之某些 特性，例如資料擋案之邏輯刪除等。此種介面/控制電路14 之力此可於#見積體電路（舉例）毫無困難地實施。前文摘 述之要求功能細節由後文記憶體模組2〇本身之結構及操作 說明將更完整了解。 為了於記憶卡10耦合介面/控制電路14與記憶體模組 2〇 ’ 6又置内部介面16。實際上’内部介面16容納記憶體模 組，且提供介面與控制電路與記憶體模組間的電連接。如 此可採用適當形式之插頭與插座配置，但最適當之結構传 依據實際欲做出的連接數目決定。記憶體模組上的連接接 觸點可形成於料表面（錢詳述）俾達成邊緣連接架構或 陸地格栅陣列（LGA)連接。如熟諳技藝人士已知，可毫無 困難地實施多種連接架構。 寫一次記憶體模組 記憶體模組20可利用本發明原理以廉價方式組構而 成，因而提供每單位資料儲存裝置之成本低。為了維持記 憶體成本低，同時達成高儲存容量，必須解決若干因素例 如材料成本以及處理成本因素。此種較佳具體實施例記情 14 請 ! 先 ： 閲 · 讀 ： 背 ：， 面 丨丨 I丨‘ 事： 項 •丨 再 ： 填— 寫v 本： 頁 衣紙張尺度適用中國國家標準A4規格（21〇χ297公釐〉 資 也 特 記 組 置 及 556192 五、發明説明（u 體杈組之特色討論如後，始於記憶體模組20之概略結構。 記憶體模組20之圖解方塊圖顯示於第2圖，記憶體模組 2〇係耦合至介面與控制電路μ。為了對指定底板面積加大 汜憶體模組之儲存容量，記憶體模組2〇係由一疊積層的層 22組成。各層22具有記憶體元件陣列25，該陣列提供資料 儲存裝置。各層也包括多工電路3〇，多工電路3〇係經由記 憶體系統内部介面16耦合個別記憶體陣列至介面與控制電 路14。各層的多工/解多工電路可讓記憶體模組各層間之互 連連接器減少，有助於容易製造，因而降低成本。於記憶 體陣列控制該元件之位址線係連接至該層的感應線。為了 將互連接構數目減至最低，位址線跨各層係並聯連接，但 各層必須含有至少一感應線。一陣列也可有多於一條感應 線。例如冗餘資訊可由列與行電極收集有關定址位元態 訊’或由連接至列或行的多條感應線收集資訊。於各層 有多數記憶體陣列’個別有共用位址線以及獨立感應線。 又一陣列可連續通過若干實體層。於寫入過程期間，位址 線可作為寫入致能線，允許獨立資料寫至一系列共通定址 的位元。 參照第3及4圖’顯示記憶體模組層2 2之實體排列。 別第^圖為記憶體模組2 0之部分切除等角視圖，第$圖為 憶體模組之數層22之分解視圖。此外，第5圖為記憶體模 層2 2之平面圖，顯示§己憶體模組層上之各組成元件之配 範洌。 各層22包含一記憶體陣列25或多陣列或部分陣列以 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 15 ^------------------、订------------------锋 (請先閲讀背面之注意事項再填寫本頁) 556192 A7

五、發明説明（丨3 ) 使用積體電路方法（容後詳述）形成於基板5〇之多工電路 3〇。記憶體陣列25包含一記憶體元件矩陣26。多工電路3〇 包含行及列多工電路部分3〇a及3〇b ,其位置彼此毗鄰位於 圮憶體陣列25之正交緣。輸入/輸出（1/〇)引線4〇也於製造過 程形成於基板上。於記憶體模組2〇，列1/〇引線（4〇a)由列 多工電路30a延伸至基板之第一毗鄰緣44a，行1/〇引線（4〇b) 由行多工電路3〇b延伸至基板之第二毗鄰緣44b。各引線4〇 係止於個別接觸襯墊42，部分襯墊係暴露於基板5〇之邊緣 44a及44b 〇 多層22係以相同方向堆疊（第4圖）以及積層（第3圖）。藉 導通接觸元件55而對堆疊各層接觸襯墊42之暴露部分做電 接觸’以部分切除視圖顯示於第3圖。接觸元件55順著記憶 體模組20側邊延伸，橫至個別層22平面。所示各接觸元件 35係與多層堆疊個別的接觸襯墊做電接觸。接觸元件55可 用以經由記憶體系統内部介面16而耦合記憶體模組20至介 面與控制電路14。 於記憶體模組之較佳具體實施例中，各層22之基板50 係由薄而蒹價的材料如塑膠（如聚醯亞胺、聚酯）或金屬（如 不鏽鋼）製成。積體電路（例如記憶體陣列及多工/解多工電 路）形成於基板之方法以及組裝成記憶體模組之各層容後 詳述。但前文有關製造方法及材料之討論係有關記憶體模 組電路，特別記憶體陣列及元件以及積體多工架構說明。 寫一次記憶體陣列 記憶體元件26之陣列25形成於記憶體模組20之各層。 本紙張尺度適用中國國家標準A4規格（21〇x297公釐） 16 (請先閲讀背面之注意事項再填寫本頁)

556192 五、發明説明（Μ ) 記憶體陣列包含行線以及列線之規則矩陣，⑨各個行/列交 又點有一個記憶體元件。第7圖顯示帶有行線60及列線62 之部分記憶體陣列25之示意圖。各行線與列線間的轉合為 記憶體元件26，也以部分放大圖將進一步細節顯示於第7 圖。記憶體陣列之較佳具體實施例中，各記憶體元件％示 意包含熔絲元件64串聯耦合二極體元件66，但實際上熔絲 及二極體功能係由同一元件提供。熔絲元件64提供記憶體 元件的實際資料儲存效果，二極體66有助於使用列線及行 線讀寫資料而定址記憶體元件。 β己憶體陣列2 5之操作如下。於製造時，各個記憶體元 件26有一具有導通性之熔絲元件64。熔絲元件導通狀態表 示二進制資料態稱作資料「〇」。為了將資料寫至記憶體陣 歹J希望儲存 > 料1」之各記憶體元件係使用行線及列線 定址，其中之熔絲元件被「熔斷」，結果導致非導通狀態。 熔絲元件的非導通態表示另一種二進制資料態亦即資料 「1」。於大半例中，熔絲元件熔斷為單向操作，因而讓記 憶體、薆成「寫一次」儲存裝置，討論如前。資料寫入操作（例 如將資料1」寫至預定記憶體元件）例如可經由將預定電 流經由選定的列線施加至選定的行線進行，該預定電流係 足夠炫斷直接互連列線/行線之記憶體元件。資料可由記|奪、 體陣列讀取，係經由使用行線及列線定址記憶體元件、以 及感應何者§己憶體元件為導通（貨料「〇」）以及何者記惊體 元件為非導通（資料「1」）而由記憶體陣列讀取資料。更常 見記憶體元件之二進制資料態係由「導通」電阻與「非導 衣紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 17 ------------------------裝-----------------·訂.................線 (請先閲讀背面之注意事項再填窝本頁) 556192 A7 B7 五、發明説明（l5 ) 通」電阻的比值區別。 須了解雖然前文說明係表示記憶體陣列的炫絲元件被 製造成低電阻態、且被熔斷而形成高電阻態，但同樣也可 能製造一種使用以相反方式操作的「反熔絲」元件之記憶 體陣列。該種情況下，記憶體元件被製造成高電阻態，熔 斷而形成低電阻。各記憶體元件之反熔絲也與二極體串 聯’理由說明如前。本例中，二極體與反炫絲分開，原因 在於二極體功能要求於反熔絲已經被熔斷之後進行。 指定熔絲或反熔絲元件為高態與低態間不可逆的電阻 复化或於某些^界電流臨限值為相反變化。電阻需有相 當變化：約為若干次冪幅度。熔絲之臨界電流也可由裝置 面積控制。裝置面積可單純由列元件及行元件交叉點面積 Λ疋，或可由微影術界定。熔絲及二極體研究可由多張薄 膜串聯沉積於列電極與行電極間形成。個別記憶體元件係 出現於列電極與行電極的交叉點。雖然熔絲層及二極體層 係"L·積為霞蓋全體面積的連續薄膜，但熔絲層及二極體層 可藉夕種手段（雷射燒蝕、微影術、軟式钱刻）圖案化來減 少個別裝置間的串音。 陣列之各έ己憶體元件26之二極體元件66可有助於使用 行線及列線讀寫資料而獨特定址記憶體元件。於列/行交叉 點記憶體元件不含二極體，有電流路徑流經多個指定行線 與指定列線間的記憶體元件。但二極體元件形成通過各記 憶體元件之單向傳導路徑，單一行線及單一列線可用於獨 特疋址單一記憶體元件。換言之，形成由一列線至一行線 衣紙狀度相家群（CNS) Α4規格（210X297公爱) 18 (請先閲讀背面之注意事項再填寫本頁) 1Τ· 麝- 556192

五、發明説明（丨6 ) 的電路’允許電流只流經單一記憶體元件。經由施加預定 >料寫入」電流流經該電路，記憶體元件之炼絲可被炫 斷而將資料「〇」改成資料「1」。又經由感應電路的電阻， 可決定記憶體元件熔絲是否被熔斷或保持完整，藉此讀取 資料「1」或資料「0」。 如此，二極體66免除記憶體陣列之記憶體元件於讀寫 操作期間的串音。此外，二極體之非線性電流-電壓⑴v) 特性改良資料感應信號對雜訊比（SNR)，其輔助遠端感應 及定址。由於感應電路係於介面與控制電路丨4，該電路係 容納於分開積體電路，故記憶體模組之資料係於遠端感 應。又採用排列二極體邏輯，使用後述多工電路，定址記 6肢元件，俾減少έ己憶體模組2 〇與介面與控制電路14間所 需連接數目。 鑑於較佳結構，容後詳述，記憶體陣列偶爾於此處稱 作交叉點陣列記憶體。第8圖為較佳具體實施例之記憶體陣 列一單位單元之簡化平面圖。交叉點陣列記憶體之基本結 構包含兩層正交而彼此隔開的並聯導體集合，排列成有一 半導體層夾置於其間。兩組導體形成列電極及行電極而其 重豎方式讓各列電極及各行電極恰交叉於一個位置。於各 個父叉點，經由半導體層（第8圖之75)，該半導體層之作用 類似串聯二極體及熔絲，於列電極（第8圖之62)以及行電極 (第8圖之60)間做連接。陣列之二極體之定向方向為若一共 用電位施加於全部列電極及全部行電極，則全部二極體將 灰同向偏壓。熔絲元件可實現為分開元件，當臨界電流通 各紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 19 (請先閲讀背面之注意事項再填寫本頁) •裝· .訂丨 :線_ 556192 A7 ΐ、發明説明（ΤΓϊ '--' 過炫絲時’溶絲將斷開，或溶絲元件可結合於二極體。 雖然本5兒明中經常以單數敘述半導體層（例如75)，但 實際上也可採用由不同材料製成的多層。各層包括非半導 體材料如各種組態之金屬或甚至電介質。適合用於執行預 定功能之材料及結構容後詳述。 第9圖為交叉點寫一次二極體記憶體陣列之示意代表 圖。該圖顯示8列χ8行陣列。若如所示，電壓施加於列電 極及行電極（亦即全部行電極皆係於電位V，但有一行電極 係於-V;以及全部列電極係於_ν，但有一者係於V)，則只 有一二極體將正向偏壓。第9圖所述實例，只有於陣列之左 上角（90)之二極體將為正向偏壓。於頂列及最左行二極體 並無偏壓，於陣列的其餘二極體則將有反向偏壓。如此構 成陣列之定址架構。若電流係流經列及行，帶有電極於此 等電位，則左上二極體的熔絲維持完整（亦即表示資料 〇」）。相反地，若無電流係以此種組態流動，則對應之 一極體/熔絲已經被溶斷（例如表示資料「1」）。經由調變 施加於陣列二極體之電壓幅度，可讓更多電流流經選定的 二極體。若此種電壓產生的電流超過熔絲的臨限值電流， 則熔絲被熔斷，變更記憶體元件狀態。如此構成寫入記憶 體之方法。 熔斷記憶體陣列之熔絲需要的實際電流（或欲施加而 達成該電流的電壓）須於製造時可預測且可控制。由於流經 記憶體元件之電流密度為操作因素，故元件被熔斷的施加 電壓/電流可經由變更元件的接面面積調整。例如若交叉點 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） 20 (請先閲讀背面之注意事项再填寫本頁) • * 一t — 556192 五、發明説明（IS 一極體的父又載面面積縮小，則欲施加而達成臨界電流密 度來溶斷料所需電流/電壓也下降。此種架構可用以設計 及製造記憶體電路，確保控制電壓可施加而只溶斷預定交 叉點熔絲。 &己憶體陣列多工/解多工電路 為了簡化記憶體模組的互連，需要使用多工化定址架 構來存取έ己憶體元件。換言之，需要於記憶體陣列之各個 記憶體元件由外部電路經由定址線而獨特定址，定址線的 數目比陣列列線及行線的總數更少。為達該項目的，多工 及解多工電路（3〇)涵括於記憶體陣列的同一基板上。較好 多工電路係由一種可與記憶體陣列相容的邏輯族群組成， 因此可維持製造過程簡單。確實如後文說明，可使用記憶 體陣列使用的同一種簡單裝置而構成多工電路。 “ 較佳具體實施例中，定址多工功能係使用稱作為排列 二極體邏輯之邏輯㈣進行，容後詳述。第_顯示單一 寫一次記憶體元件1〇2,以串聯連接的熔絲及二極體表示。 記憶體元件102係耦合於列電極1〇4與行電極1〇6間。列位址 二極體邏輯電路11〇係耦合至列電極1〇4，行位址二極體邏 輯電位120係耦合至行電極1〇6。如所示，列位址電路 包含一電阻元件112, 1¾電阻元件112係搞合於列電極與上 升電壓+V間。列位址電路丨1〇也包含多數列解碼二極 Π4，二極體114具有陽極耦合至列電極，以及陰極係由” 別列位址輸入電壓控制，列位址輸入電壓係以χ、γ&ζ表 示。行位址二極體邏輯電路120係以類似方式構成，電阻^ 體 個 (請先閲讀背面之注意事項再填寫本頁) 袭· ---------、奸------------- ..線- 衣紙張尺度適同中國國家標準（CNS) Α4規格（210X297公董） 556192 A7 I " ---------- 五、發明説明（19 ) 件122係由行電極106耦合至下降電壓-v。多數行解碼二極 體124之陰極係耦合至行電極，陽極係由A、B&c表示之個 別行位址輸入電壓控制。 首先考慮列位址電路110，其中邏輯電位+ν&_(ν+Δ ν)用於列位址輸入電壓（χ、γ、ζ)，此處△ ν為導通用之二 極體臨限值電壓。須了解若電壓+ν表示邏輯丨，則列位址 電路110係作為AND閘，二極體陰極（χ，γ，ζ)作為輸入端， 列電極104作為輸出端。列電極1〇4唯有於全部三個列位址 輸入（Χ，Υ，Ζ)皆為高時，列電極104才為高（+V)。同理，行 位址電路120須作為負邏輯AND閘（例如NAND閘）。此種案 例中，若-V及（V+Δν)之邏輯電位施用於行位址輸入端 (a，b，c)，則唯有於全部三個輸入皆為^時，行電極1〇6的 輸出端才是-V。若列位址輸入端（χ，γ，ζ)經施加+v陰極電壓 給二極體114 ,行位址輸入端（A，B，C)全部施加^陽極電壓 給二極體124，則記憶體元件102被選定。雖然第1〇圖只說 明二輸入端電路，但此種定址架構也可延伸而包括任意數 目的輸入端。 當由d組η個節點個別選定一項時共有nd排列。因此y 電極可經由二極體連接至d組中各組的η個節點之一。若高 邏輯位準恰施用至各組的一個節點，則將只有一個電極被 選定’原因在於全部連接至電極之線路需為高才能選定該 電極，以及並無任二電極共享該相同的連接線。 第U圖示意顯示8x8寫一次記憶體陣列150，如前述其 具有列電極及行電極耦合而定址記憶體元件。供參考用， 表紙張尺度關家標準（CNS) Α4規格⑵GX297公爱) -—~ 556192 Α7 Β7 五、發明説明（2〇 Φ 記憶體陣列150之行電極標示為g❶至G7，列電極標示為Η〇 至Η7。對各列（Χ，Υ，Ζ)及各行（A，B，C)提供三組定址組。各定 址組有二互補定址節點（例如Αι及Ay，各個節點係耦合至8 個對應列/行電極之四。節點與列/行電極間的連接樣式對 各組疋址組而言為相異。第1 1圖所示實例中，連接樣式如 後： Αι A,

Bi B2

Ci

C G( G, G： G, G4 g5 g7 G( G： Ga Gf

Gi G: G： G： G〇 Gi G4 Gs G2 g3 g6 g7 (請先閲讀背面之注意事項再填寫本頁) .裝丨 行電極位址節點連接 Χι X2 Yi γ2 z, H〇 H4 H〇 H, H〇 Ht h5 h2 h3 H, h2 h6 h4 h5 h4 h3 h7 h6 h7 h5 h2 h3 h6 h7 列電極位址節點連接 z •訂丨 :線 行電極與行定址節點間之連接各自包括一二極體，摩馬 合如15 2所示’由列電極至列定址節點的連接各自搞合一一 極體，如154所示。大半二極體未顯示於第丨丨圖之略圖以避 免不必要的造成圖示的複雜。雖然本實例之地形圖顯示位 址線全部連接至陣列電極的一端，位址線容易連接至電極 一端或兩端（陣列側邊）。 記憶體陣列150也可藉由於定址節點（Λ。、等）施加電 23 各紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 556192 A7 B7 五、發明説明（21 壓而定址。致能電壓只施加於各定址組的一個節點。如此 以前文就第10圖所示方式，允許只由陣列15〇選定單一記憶 體元件。 根據此種架構，N記憶體陣列的交又點陣列要求2Vn 列電極及行電極。此等電極可由2d2dVN位址線定址，此處d 為網路之次冪。例如1 〇8記憶體元件共需2〇〇〇〇列電極及行 電極，但對第二次冪網路可以400線定址（兩組1〇〇節點用於 列，等數用於行）、或80線用於第四次冪網路（4組1〇節點用 於列，以及等數用於行）。 另一項簡單辦法係單純考慮由p中取m電極的可能的 組合。當p〜m/2時可獲得最大組合數目。對單純組合架構 顯示可由m位址線定址的電極數目約為2m，（2/(7T m))。 於多記憶體模組層定址 前述感應定址記憶體元件狀態系統係仰賴被定址二極 體記憶體元件為列電極與行電極間的唯一電流路徑。若並 耳外疋址用於ό己憶體模組’如此造成列位址線與行位址線多 於一導通路徑，造成使用該感應架構的困難。如此後文將 說明偵測被定址記憶體元件狀態之改良方法及系統。 如所述，此處揭示之記憶體模組之較佳結構包含一疊 多層。各層包括寫一次記憶體陣列，其中各層之記憶體陣 列共享共用位址線，因而減少外部電路需要的連接數目。 例如若記憶體模組係由m層組成，各層含有帶ν記憶體元 件、/N列電極及/N行電極陣列，則當於一層之第丨列及 第j行被定址時，其係於全部各層被定址。其理由有二。第 24 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 556192 A7

-’為了讀取並聯的m層，達成指定串列位元速率之讀及 寫速率除以m。第二，若對各層記憶體要求分開位址線， 請 ： 先； 閲 ： Μ ; 背 I Φ ·' 意！ 事 丨丨 項 * 再 丨丨 填 ： $零 頁·_ 則由層至層的連接數目、以及由記憶體模組至介面與控制 電路的連接數目變成無法管理。 並聯定址進行困難，其較佳解決之道包括於位址二極 體連接的同一節點各個列電極及/或行電極增加額外感應 二極體。各個列感應二極體之另一端係連接至一共用列感 應線，同理，各行感應二極體之未連接至各行電極之該端 係連接至一共用行感應線。定址記憶體元件狀態可由列感 應二極體、行感應二極體、或二者偵測。鏗於較佳陣列構 造之對稱性，由後文說明須了解列電極及行電極實際上功 能相等。 訂 線 疋址記憶體位元狀態係由經感應線流至適當選用偏壓 點的電流決定。為了讓電流流經任一感應線，必須符合兩 項條件：（1)必須定址二極體記憶體元件，以及（2)元件熔絲 必須於高電阻態。所有其它案例中，二極體未經定址，無 論溶絲態如何，對應列及/或行感應二極體不會被正向偏 壓，也不會導通電流。因此，若單一感應線連接至全部列（或 行）電極，於列及行陣列之一記憶體元件被定址，則可明確 決定該記憶體元件狀態。 使用列及行感應線提供冗餘，而無法補償讀出過程的 速度，因而改良信號偵測邊界。注意藉涵括額外感應線於 列及/或行電極，及/或藉增加額外並聯二極體至感應線與 列電極或行電極間的連接，也可增加冗餘。 7^^^緖準 _ Μ規格⑵GX297^T -—~~~—— -- 556192 A7 B7 五、發明説明（23 (請先閲讀背面之注意事項再填寫本頁) 第12圖顯示利用前述技術之定址與感應電路25〇之示 意圖。說明多數得自寫一次記憶體陣列之記憶體元件26〇， 6己憶體元件輕合至其個別列及行定址電路、28〇，該電 路構成用以定址記憶體陣列，說明如前。電路25〇也包括一 共用列感應線274及一共用行感應線284。共用列感應線274 係經由個別列感應二極體272耦合至各記憶體陣列列電 極。特別，各二極體274之陽極係耦合至對應列電極，其陰 極係耦合至共用列感應線。同理，行感應二極體282係由記 憶體陣列之共用行感應線284耦合至行電極。二極體282之 P去極係耦合至個別行電極，及陽極係耦合至共用行感應線。 訂— 雜_ 所不具體實施例中，中心記憶體元件（262)經定址。原 因在於ό己憶體元件262係轉合至由定址電路選定的列電極 與行電極二者。如圖所示，記憶體元件262係對應至定址電 路，其中由於施加電壓，故其列位址二極體或行位址二極 體皆非導通。若記憶體元件262之熔絲被熔斷，則電流將流 經感應二極體272、282，流動於列及行感應線274及284。 右中心感應元件維持完整，則無任何電流流動於任一感應 線，而無論陣列中任何其它記憶體元件之熔絲狀態如何皆 然電流流動。該種案例中，無任何電流流經對應於被定址 圮憶體元件之感應二極體，所有其它記憶體元件皆未被選 定’原因在於定址架構可確保位址二極體中之至少一者為 導通，因而保障對應感應二極體將接受反向偏壓。 若陣列_有多於一列或行電極被定址，則於全部定址 線父叉點的記憶體元件態仍將決定，只要各記憶體元件之 各紙張尺度適用中國國家標準（〇}5).\4規格（21〇\297公爱·〉 26 556192 五、發明説明（24 ) 至少一端可連接至一感應線而該感應線係與其它感廡線分 開即可。此種組態將導致偵測邊際縮小。例如考慮二定址 列及一定址行。若全部被定址熔絲皆維持完整，則感應二 極體顯然可經由二並聯電阻器連接至電源供應軌線之一， 以及只經由一電阻器連接至另一電源供應執線。為了可偵 測此種條件，施加於感應線末端之偏壓需調整為較為接近 t 電源供應軌線電壓之-，、结I導致偵測炫斷炫絲條件時的 電流減低（信號減弱）。如此於下述情況時不成問題，各定 址列/行至多交叉於另一定址列/行，例如當多交又點陣： 共用同一位址線，但各陣列有其本身的感應線案例；以及 於堆疊交叉點記憶體案例或當多數非交又交叉點陣列存在 於單一基板時此種情況不成問題。 第13圖為交叉點二極體記憶體陣列之示意佈局圖，帶 有前述形式之定址及感應電路。如所示，行電極5〇2及列電 極504彼此正交，形成於半導體層分開的各層上。二極體係 形成於電極的交叉點，形成交叉點的二極體記憶體陣列 ^06圖中，保持完整的二極體元件於各交叉點標示為 「〇」’而炫斷的二極體陣列標示為「χ」。所示交叉點記憶 體陣列並無任何資料健存於其中，因此其中全部二極體皆 保持完整。 列及行電極係由£叉點陣列延伸出，纟末端係止於上 升/下降電阻器508(對應於第10圖電阻器112、122)。跨於 記憶體陣列與終端電阻器間之行電極為多數行位址線51〇 以及至少一行感應線5 12。行位址線及行感應線係形成於列 本紙張尺料财關家標準（CNS) Μ規格（2歌297公幻· ------------------……裝：… (請先閲讀背面之注意事項再填寫本頁) . -線- 556192 A7 B7 五、發明説明（25 ) 電極的同一導體層上，因此其跨越行電極之處形成二極體 接面。由行感應線形成的二極體元件係對應於第12圖之二 極體282,由行位址線形成的二極體係對應於第12圖之二極 體2 8 0。前述位址線組/節點排列係經由溶斷行位址線元件 之選定者形成，而留下預定二極體連接保持完整。於製造 電路後，定址電路之程式規劃結束，摘述如後。 同理，列電極504由列位址線5 14及列感應線5 16交又。 列位址線及列感應線係形成於行電極的同一導體層上，形 成行位址二極體（例如第12圖之270)及列感應二極體（例如 第12圖之272)。 製造時，二極體接面形成於各行位址線以及各行電極 間，以及形成於各列位址線及各列電極間。但為了執行前 述組/節點定址架構，要求於定址線與陣列電極間只維持選 定二極體連接。於電路製造後，經由溶斷某些位址二極體， 只留下選定的二極體連接保持完整，可結束選定連接的「程 式規劃」。此項目的可經由製造例如帶有經調變之線寬度之 位置線達成，因而對陣列電極選擇性變更二極體接面之戴 面寬度。如前文討論，指定二極體元件之截面積可經調整 俾改變達成熔斷二極體之臨界電流密度所需施加的電壓/ 電流。如此位址線寬度經調變，因而於某些與陣列電極的 父叉點變較窄，故於該處的二極體截面積縮小。然後當程 式規劃電壓施加於電路時，只有具有較小面積的二極體將 被熔斷，留下預定二極體連接保持完整。 車父好用於對準相關實際理由，列或行電極寬度經調 28 (請先閲讀背面之注意事項再填寫本頁} -訂- 衣紙張尺度適同中國國家標準（CNS) A4規格（210X297公爱〉 不 中 556192 五、發明説明（26 4而非位址線見度經調變，若位址線寬度經調變，則需 對列/行線做調變，讓二毗鄰二極體不會被意外熔斷。資料 線寬度的調變可於相對大距離進行，留下鬆弛對準公差的 自由餘裕。又經由延伸交替列線/行線由矩陣之兩相對端伸 出讓覓度的凋羑加倍，有助於增加程式規劃過程的邊際。 此外，經由選擇特定連接排列，可保證由陣列任一邊伸出 的二連續線不會變寬，如此更進一步增加程式規劃邊際。 最後位址線及感應線比另一列軌線及行轨線更寬，原因 在於位址線及感應線於類似定址同時寫人«作期間以及 位址程式規劃期間必須攜帶更多電流而不會故障。也可更 進一步隔開來縮小對準公差。 感應期間，陣列的漏電流可使用前述技術而減至最 低。例如連接至列電極及行電極末端之電源可成組或成條 排列，其中唯有定址記憶體元件所駐在的陣列區有電源供 心’、上’、餘电極係_合至高阻抗態。前述並聯位址感應 木構不文圮憶體陣列未定址部分電源切斷的影響。電源供 應為條狀部分可用作為定址架構部分來維持互連效率。 第14圖顯示記憶體模組層6〇0之方塊架構佈局圖，指 電路組成元件的相對定位例。記憶體陣列602係位在其 央，而周邊部設置位址/感應線6〇4、上升/下降電阻器6〇6 及電源供應器條狀耦合件608。於此等電路週邊設置接觸概 塾610做外部互連。由前文說明須了解層6〇〇之實體架構特 別簡單’列/行電極由陣列經由位址/感應電路、電阻界及 條狀連接伸出至互連接觸襯墊。位址線及感應線以類似方 本紙張尺度適用中國國家標準（〇jS) A4規格（210X297公爱） -----------------------裝------------------1T------------------線. (請先閱讀背面之注意事項再填寫本頁) 556192 A7 B7 五、發明説明（27 )

式設置，全部二極體電路元件自動形成於導體交叉點(某些 二極體後來於程式規劃中被熔斷，說明如前）。須了解圖示 顯示之記憶體模組層並非照比例緣製，雖然定址感應及I 狀電路於附圖中放大，但此種電路典型只占層面積之約 5-10%。 部分記憶體模組層佈局圖之進一步細節顯示於第15 圖。此處顯示部分記憶體陣列602帶有行電極612及列電極 613。行電極由行感應線6 14及行位址線616交叉，形成位址 /感應電路604。上升/下降電阻器形成於行電極之6〇6位 置。行電極排列成條狀，其中多組電極耦合而分開電源供 應器末端608a、608b。列電極（圖中未顯示）係以類似方式 设置。電源供應為條狀連接件可用作為定址架構的一部份 以及作為減少漏電流機構，經由供應電流，因此一次只選 定記憶體陣列的一部份（亞陣列）來減少漏電流。 假設位址線及電源供應線為一記憶體模組的全部各層 所共用’經由於各層定址一位元，以及於主動亞陣列選通 電源供應(藉電源供應條狀電路決定）由讀取電位至寫入 電位可進行資料的寫入。但可將不同資料態寫至不同層， 可使用感應線下拉各層電壓達成，該層為記憶體元件二極 體溶絲需接受保護層。如此表示感應二極體必須忍受可溶 斷記憶體陣列元件的電流。如此感應二極體被製造成帶有 放大载面積，因而減低流經其中的電流。 冗餘感應線之另一種可能用途係於記憶體被寫入前檢 驗記憶體功能。可由各感應線組合連接至列及行電極末端 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 30 (請先閲讀背面之注意事項再填寫本頁) .訂— 556192 A7 B7 五、發明説明（28 之電源供應器連接裝置各態之測量值不—致收集資訊，來 顯不缺陷記憶體元件及/或缺陷定址。此項資訊可用來產生 避開表格，用來避免寫至記憶體模組的缺陷區，因而改良 所得產物對處理的公差。 記憶體模組層結構 再度參照第3、4、5及6圖，說明較佳具體實施例之記 憶體模組20之實體結構。如前述，較佳形式記憶體模組2〇 有多堆疊層22，各自有一記憶體陣列形成於塑膠（聚合物） 基板50上。雖然並非必要使用聚合物材料作為基板，但使 用塑膠材料作為基板為較佳，原因在於該材料可以相對低 成本製造與加工。基板5〇可有多種商業上利用的聚合物材 料製成，較好製成片材形式。可用作為基板5〇之範例聚合 物料之非限制性表單包括聚醯亞胺類例如開普東（Kapt〇n) 得自杜邦公司；聚醚颯（Pes);聚丙烯酸酯（PAR);聚醚醯 亞胺（PEI)，如亞騰（uitem)薄膜得自奇異電器公司；聚伸乙 基萘二曱酸酯（PEN);聚伸乙基對笨二曱酸酯（pet);聚酯 對笨二曱酸酯例如密勒（Mylar)得自杜邦公司；聚四氟乙烯 (PTFE)如鐵弗龍得自杜邦公司；聚碳酸酯如雷士桑（Lexan) 得自奇異電器公司；聚氣乙烯（PVC);聚酯薄膜例如美里 奈士（Melinex)得自歐力克（〇rica)公司；以及其它此種業界 已知可用於塑膠基板上形成電路的聚酯薄膜及聚合物薄 膜。基板較好為薄型俾允許彈性的「捲至捲」加工處理， 例如厚度約為0.01毫米至0.05毫米。 記憶體陣列25以及多工/解多工電路30可根據金屬-半 衣紙張尺度適用中國國家標準（CNS) A4規格（210><297公釐） 31 --------------------裝------------------、玎------------------線 (請先閱讀背面之注意事項再填寫本頁) 五、發明説明（29) 導體-金屬（MSM)製程而於„基㈣製成。msm方法 導電金屬電路二圖案層，有-或多層半導體材料（可能2 金屬及/或電介質）於其間。此處金屬層跨越半導體層之對 邊且接觸對邊，介於金屬層間形成二極體接面。MSM二極 體積體電路的製造例如述於國際專利中請公土安第觸 99/39394號說明書，名稱「χ-γ可定址電氣微開°關木陣列以 及採用該等陣列之感應器矩陣」。該案揭示明白顯示於 以供參考。 有多種不同材料可用於記憶體模組電路之半導體層， 其中若干材料係揭示於前述公開文獻。有機及無機材料可 用於半導體層。無機材料包括非晶⑪及鍺材料例如此等材 料之類似應㈣紐打電池領域所已知。以無機半導體材 料為佳，原因在於無機半導體材料可於較低溫處理，因而 〃幵/成於塑膠基板上較為相容。例如聚醯亞胺基板材料可 忍受於至多約30吖之溫度加工，但其它可能的基板材料例 如PEN及PET則限於最高溫約13〇-15〇。〇。如此指定用途之 半導體材料的選擇將依據選用的基板材料決定。通常於低 於C溫度可加工（例如若有所需經沉積及圖案化）的半 導體材料將可與大部分適當基板相容。 可用於記憶體模組作為半導體層之有機材料例如包括 銅酞花青（CuPc)與PTBCI(3,4,9,丨〇-二萘羥苯四羧酸_貳一笨 并咪唑）組成的雙層。其它可用於組合CuPc使用之候選材料 有.？丁00八（3,4,9，1〇-二萘嵌笨四羧酸二酐）；及3丁(^丁 [(1，2,5-噻二唑并）·對-醌貳（1，3-二硫醇）]。半導體層也可由 32 衣紙張尺度適用中國g家標準（CNS) A4規格（210X297公釐） 556192 五、發明説明（3〇 ) 下述材料製成：TPD(N，N，-二苯基-N，N，·貳（3·曱基笨 基）-1，Γ-聯笨 4,4，-二胺）；a-NPD(4,4，-貳[N-(卜萘基）_>^笨 基-胺基]聯笨），·及丁？？（5，10，15,20-四苯基-2汨,23士樸 吩）。如熟諳技藝人士已知，其它材料也可用於本發明之目 的。 第16圖為記憶體模組電路部分之簡化等角視圖，說明 其概略結構。一對二極體導體7〇係由第一金屬層製成於基 板50上。兩層半導體材料72、74形成於第一金屬層上。橫 向延伸於導體70之導體76係由覆於半導體層72、74上的 二金屬層製成。半導體材料夾置於第一及第二金屬層之 體70、76間位置，形成二極體元件。第16圖中，半導體 顯不為連續，但若使用的半導體材料相對於薄膜厚度具 低體積電阻率，因此於電極交叉點之橫向漏電流相對於預 期電流為可察覺，則可能需要將半導體層圖案化。 較好藉記憶體陣列之半導體層形成的二極體係作為 憶體7L件之二極體（例如第7圖之66)以及熔絲（64)。此種 況下，半導體層必須進行熔絲功能，於預定條件下，二 體接面特性不可逆地改變成高阻抗態。例如於記憶體寫 操作期間，^過一極體之高於某種電流密度臨限值的電 岔度，可用來分解二極體，變更其導電特性成為高阻抗。 藉此方式發揮功能之電極/半導體/電極層狀結構例如為：(2000 埃）Au/(800 埃）CuPc/(8〇〇 埃）PTCB/(2〇〇 埃）Bcp /(3600 埃）Ag 此處CuPc為鋼酞花青，PTCB為3,4,9，i〇-萘二羥苯羧酸-貳_ 第 導 有 記 情 入 流

(請先閲讀背面之注意事項再填寫本頁) .線- 556192 A7 B7 五、發明説明（Μ ) 本并咪唾以及BPC為貝索庫婆音（bathocuproine)。 另外，記憶體可構造成以相反方式使用「反熔絲」元 件操作，此處記憶體元件係製造成高阻抗態，且被寫成感 應低阻抗條件。例如經摻雜（例如p+-n-i或n+-p-i)非晶形石夕 層結構可用作為半導體層，若有所需允許記憶體元件被抹 /肖或被抹寫。此種結構例如述於P G· Lecomber等人，「非 晶形石夕接面之切換機轉」（非晶形固體期刊77及78期（1985 年）1373-1382頁）以及美國專利4,684,972名稱「利用成形電 壓之非依電性非晶形半導體記憶體裝置」。該等文件之揭示 以引用方式併入此處。 除了記憶體陣列25及多工電路30外，各記憶體模組層 22也包括I/O線4〇，I/O線由多工電路延伸至基板5〇之毗鄰 緣。I/O線為形成於電路25、30相同金屬層的導體。1/()線 40連接至疋址節點及感應線（舉例）讓信號可施加於"ο線 來疋址記憶體陣列及讀取及/或寫入資料。於經過組裝之記 憶體模組20,此處多層彼此堆疊，各層1/〇線之選定線耦合 在一起。例如定址各層之記憶體陣列之"〇線可於各層間耦 合俾並聯定址記憶體陣列。各層之感應線可由記憶體模組 外部分開存取，因此各陣列資料可並聯讀寫。 圯憶體模組層之I/O線間的連接，於較佳具體實施例中 係於各層形成記憶體模組方塊側邊之邊緣連接。此項目的 係經由將I/O線於該層邊緣之端部暴露，以及施加互連導體 敗接觸而達成。此種過程係於各層組裝成記憶體模組之總 成進行，容後詳述。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公复） 34 (請先閲讀背面之注意事項再填寫本頁)

•、可I 556192 五、發明説明3文 層製造過程 各層記憶體模組較好係使用快速廉價的處理進行俾輔 助達成低成本產品。使用撓性聚合物或金屬（帶有電介質薄 膜）材料之薄料片基板，可採用相當廉價的捲至捲製造方 法。 。 /於後文稱作為浮雕以及剝離方法之料片處理技術原先 係發展用於拍立得製造獨特基於鹵化銀之照相底片。該項 技術可有利地用於交叉點記憶體陣列以及位址/ 势 造列電極及行電極’制在於其可以輯的捲至捲處理於 塑膠料片上製造次微米大小的結構。微米浮雕方法範例述 於美國專利6,007,888，名稱「直接能量輔助真 其揭示以引用方式併入此處。另外可使用習知微影術方 法，但於目前製造環境下此種方法之最小之結構大小限於 約25微米。 浮雕/剝離方法將參照後文說明於第17至23圖各步 驟。處理始於厚度小至10微米的塑膠料片7〇〇(第口圖）。處 理的第一步驟係以微米大小的結構圖案浮雕基板。浮雕係 藉輥進行，輥表面上界定有結構，浮雕係經由類似用來產 生CD-R0M注入模製方法之主模版採用的習知高解析度微 影術方法進行。第17圖顯示塑膠基板700已經浮雕後之一部 分，顯示浮雕結構槽702。浮雕於基板上的圖案例如係對應 於記憶體陣列以及位址/感應線電路之一導體層。 料片700使用蒸鍍、濺鍍、蒸氣沉積等塗覆以導體（例 如金屬材料704)。塗層包含單一薄膜或若干薄膜形成堆 衣紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

(請先閲讀背面之注意事項再填寫本頁) 訂·· · :線- 35 556192 A7 一--~---— _B7____ 五、發明說明（33 ) 登。薄膜之總沉積厚度係小於浮雕結構（7〇2)深度。第18圖 顯不沉積後之料片700，導體塗層704覆蓋於料片表面上之 浮雕結構702。沉積方法導致塑膠塗層非均勻，其中浮雕結 構側壁塗層比平行於料片平面的表面塗層更薄。此點對於 後述剝離步驟相當重要。 於剝離步驟，塗覆有感壓黏著劑（圖中未顯示）之第二 塑膠膜706係與第一料片700之塗覆面接觸。第二薄膜於各 點沾黏至塗層704，但浮雕結構702凹陷塗層處除外。然後 如第19圖所示，去除第二薄膜，由第一基板去除塗層7〇4， 但序雕區凹陷部分708除外。此種處理仰賴兩項因素。第一 因素為感壓黏著劑對塗層704形成的黏合比其沉積的薄膜 700表面形成的塗層之黏合更強。第二項因素為要求浮雕結 構側壁的導體材料塗層夠薄，因而此等區破裂而未將塗覆 部分708由浮雕凹部702拉出。 此時’存在有二可使用的圖案化導電膜附著於塑膠基 板。第20圖顯示圖案化塗層708，其於剝離之後仍然留在浮 雕基板700。若希望有來自浮雕結構的圖案化導體7〇8豎立 於塑膠基板，則可採用額外剝離。此種選擇性剝離之第一 步驟為施用塑膠材料隨形塗層71〇至浮雕基板7〇〇表面。此 步驟結果顯示於第21圖。於此步驟，二次塑膠材料71 〇流入 圖案化結構’黏著於剩餘圖案化導體708之暴露面。當塑膠 層7 10由浮離基板700剝離時，如第22圖所示，塑膠層一起 拉扯圖案丨匕導體708。第23圖顯示帶有圖案化導體7〇 8豎立 於其上之（顛倒）二次塑膠基板71〇。 本紙張尺度適闬中國國家標準（CNS) A4規格（210X297公爱） 36 (請先閲讀背面之注意事項再填寫本頁) 、\t — 麝- 556192 A7 B7 五、發明説明（34 ) 前述壓紋/剝離處理可用來對各個記憶體模組層形成 二分開導體層。然後經由將半導體層夾置於二導體層間可 完成記憶體模組層（22)。例如如前文討論，提供二極體接 面及熔絲接面之適當材料層可鋪設於一基板之導體圖案 上’然後另一基板之導體圖案調整至與半導體層暴露面做 實體接觸。此種處理示意說明於第24、25及26圖。 第24圖，顯示二亞層802及804，二亞層可使用浮雕/ 剝離處理分開形成。亞層802包含第一導體排列8〇8形成於 基板806上，其將形成記憶體電路之導體層之一。此外，導 體排列808包含行電極、列位址線及列感應線，以及接觸襯 墊及其相關耦合件。亞層804包含第二導體排列812形成於 基板8 10上。第一導體排列包含列電極、行位址線、行感應 線及相關接觸襯塾及連接器。 形成二極體接面及熔絲功能之半導體層（814)顯示於 第25圖，沉積於第一亞層8〇2之基板8〇6之第一導體排列上 方。如此形成第一導體排列與半導體層一邊之電接觸。然 後第二亞層8 0 4顛倒置於沉積半導體層頂上，故第二導體圖 案與半導體層另一邊做接觸。第一及第二亞層之電極導體 彼此橫向（例如正交）排列而形成前述交叉點接面。因電路 結構皆由交叉點二極體及其互連裝置形成，故無需第一亞 層與第二亞層間的緊密對準公差。如此形成完成的記憶體 模組層，於第26圖顯示於820。隨後多層組裝成一記憶體模 組如ί隻述。 依據半導體層材料的實際選擇而定，亞層可彼此接 各纸張尺度適用中國國家標準（CNS) Α4規格（210X297公爱） 37 (請先閲讀背面之注意事項再填寫本頁) .裝丨 .、可| ••線- 556192 A7 B7 五、發明説明（35 ) 合，以半導體層作為黏著劑。小分子量半導體材料顯示可 獨特強力接合至接觸亞|。另夕卜於使用冑膠基板材料位 置，塑膠亞層材料可藉加熱接合。 由後文說明之記憶體模組組裝過程可知，接觸襯墊（例 如第5圖42)之橫向維度需相當寬，俾允許記憶體模組各層 間互連裝置更容易對準。但於前述浮雕/剝離程序，對可形 成的浮雕區寬度有限制，剝離薄膜（7〇6)未黏著於浮雕區之 導體層（708)。如此較好接觸襯墊係由一系列交叉導體（單 一導體層上）形成以避免此等困難。 記憶體模組製造方法 記憶體模組20之製造涉及堆疊多層記憶體成為互連的 三維儲存模組。依據用來製造記憶體的方法而定，堆疊可 藉由沉積多層十字交叉層於一共用基板上達成，或堆疊可 經由積層完成層個別製造於其本身之薄基板（例如前文所 述）進行。讓與Thomson-CSF之美國專利5,640,760係採用後 者組成辦法。堆疊及互連技術也可得自艾文（Irvine)感應器 公司，加州柯斯達美沙；該製法之各方面係述於美國專利 5,424,920、5,701，233 及 5,953,588(舉例）。堆疊及互連技術 也可得自法國巴克3D Plus公司。 第27圖顯示根據本發明之一具體實施例由前述多層 22，構成記憶體模组2〇之方法400之概略步驟。方法400始 於製造的積體電路層402，包含形成於塑膠基板406上，記 憶體陣列及定址電路4〇4。層402也具有由電路404的輸入節 點及輸出節點延伸至個別線性排列接觸襯墊41 〇之互連引 衣紙張尺度適用中國國家標準（ras) A4規格（21〇><297公釐） 38 (請先閲讀背面之注意事項再填寫本頁) •訂— 556192 A7 _____B7_ 五、發明説明（36 ) 線408。層402進一步包括形成貫穿基板406之對準孔口 412。層402較好於其送至組裝成為記憶體模組前先經過測 試確保其上方電路具有適當功能。 於方法400之次一階段，多層402彼此對準及堆疊，使 用延伸貫穿對準孔口 412之對準桿422而形成一疊層42〇堆 登。堆$ 420包含多層相同層402皆排列於相同方向。例如 || 至多約50層可用來形成堆疊420。堆疊層係使用環氧樹脂材 料等共同積層’將各層固定成其對準排列而形成密封方塊 430 〇 由方塊430經由附圖指示之線432，使用高精度鋸或其 它適當切削器材由方塊430切除末端及側邊。如圖堆疊42〇 之頂層所示，方塊430之切削平面延伸貫穿接觸襯墊41〇 線，因此於切削方塊側邊由堆疊積層的各層暴露接觸襯墊 410端面。切削的程序後方塊顯示於44〇，顯示來自各層之 接觸襯墊4丨0之暴露端。須了解於簡化圖之各結構並非照相 ^ 對比例顯示，某些結構例如暴露出的接觸襯墊部分被誇大 供舉例說明。 切削方塊440鍍上導電金屬覆蓋層例如鎳/鋰合金而形 成電錢方塊450。|屬覆蓋層⑤電錢前暴露於切削方塊 側邊的接觸襯墊4K)之末端做電連接。最後❹雷射切槽處 理（舉例）而由電鍍方塊450移開部分金屬塗層。其餘金屬鍍 層部分462提供方塊中各層接觸襯塾間的互連。金屬錄層^ 以任-種期望方式圖案化，例如提供記憶體模組層之定址 輸入端間的共用連接線，以及金屬鍵層分開連接至㊈感應 衣紙張尺度適呵中國國家標準（CNS) A4規格（210X297$ ^---- ------------------------裝—— (請先閱讀背面之注意事項再填寫本頁) ---------訂--------- :線丨 556192

五、發明説明（37 ) 線專元成後的δ己憶體模組20顯示於460，其中其餘金屬鍍 層部分462外表面提供與外部電路介面的電接觸，例如第1 圖之介面與控制電路14。 右干應用中’較佳具體實施例之記憶體系統允許約2〇 百萬位元組/秒之傳輸速率，但因遠端偵測及陣列電容，個 別位疋的讀取相對緩慢（約1〇微秒）。因記憶體模組包含多 層父又點圮憶體層，可由各層之位元建立資料字，其個別 係由同一並聯位址線定址。另一替代之道係將個別交叉點 層再劃分，每層由多於一位元讀取。若系統要求指示大量 並聯位元同時被讀取俾符合傳輸速率目標，則記憶體模組 及主卡間需要的互連數目太多而不容許可靠的介面。該種 情況下’記憶體模組可以電路構成來進行某些偵測以及串 聯至並聯至串聯的資料轉換。若於處理中使用TFT技術， 則可以直捷方式建構適當電路達成。否則積體電路可涵括 於記憶體模組，由於產物成本增高故此種辦法並不佳。 一般考慮 此處所述記憶體系統有若干特點使其特別適合用於需 要膏料儲存的樓帶型用品，例如數位相機（靜態圖像及/或 視訊）、數位音樂播放器/記錄器（例如MP3播放器）、個人數 位助理器（PDAs)、行動電話等。記憶體系統可提供容量足 夠用於此等電器的資料儲存裝置，且可以相對低成本製 造。資料可寫至記憶體，然後永久性儲存。如此可以低成 衣（糾如少於約5美元）提供高容量儲存裝置（例如ι〇〇 MB至 超過1 GB)用於攜帶型裝置之永久性檔案資料儲存。 40 (請先閲讀背面之注意事項再填寫本頁) 訂- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 556192 五、發明説明（38 ) 資料健存裝置係由記憶體模組提供，該記憶體模組可 使用廉仏材料及加工技術而以低成本製造。記憶體模組由 多層製成，各層有一交叉點記憶體陣列。多層堆疊而形成 單一記憶體模組（例如至多60層左右可嵌合於精簡快閃卡 側、會内^ )，讓§己憶體模組具有比單層資料儲存裝置高達多 倍的儲存容量。各層係形成於廉價撓性基板例如聚合物或 電介質塗覆金屬上。此種材料遠比傳統單晶石夕基板便宜， 允許使用相對快速而廉價的製造方法。形成於各層的電路 包含交叉點記憶體陣列及相關定址電路係設計成構造簡單 且製造處理無複雜。特別記憶體陣列的定址電路係根據排 列二極體邏輯設計，讓記憶體陣列及定址電路可使用相同 的簡單方法製造。 各3己憶體模組層有兩組電極導體排列於各層，有一半 導體層夾置於其間。電極係排列成正交矩陣，於各對交叉 電極的交又點，記憶體元件形成於半導體材料。半導體層 允許做低溫處理a而與歸純㈣，或可為非晶石夕: 料，或由一或多種有機半導體材料製成。於電極層交又處， 由該半導體層分開，-墙正接面係形成於二電極導體間。 各橋正接面可視為二極體_列炫絲元件，此種接面構成記 憶體陣列及排列二極體邏輯定址電路的基礎。 記憶體模組層係使用簡單而廉價的處理製造。經由使 用可挽性塑膠或金屬基板，於各層上電路的製造中可採用 捲至捲處理。定址電路之二極體邏輯允許相同方法用於單 一基板上製造記憶體陣列與定址電路。接觸襯墊及導體也 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董）

------------------------裝：： (請先閲讀背面之注意事項再填寫本頁) _、訂— :線- 556192 A7 -- B7 - — - - _ 五、發明說明（39 ) 形成於基板上用以與電路做外部連接。多層彼此堆疊以及 積層。然後經由形成以及圖案化外部接觸執線，外部接觸 軌線與記憶體模組層邊緣之接觸襯墊做電接觸，而完成記 憶體模組。此等接觸轨線將各層電路耦合，以及連接至外 部電路。 涵括於記憶體模組各層之定址電路有助於減少由各層 圯憶體元件讀取或寫至元件所需外部可存取定址線數目。 如此於記憶體模組之各層間以及大儲存容量模組之連接至 外部電路允許由可管理的數目之互連裝置。也使用電源供 應器條狀排列，其中每次電源之供應給記憶體陣列一部 份。如此形成記憶體陣列定址架構的一部份，也可減少資 料讀取期間陣列的漏電流。 介面與控制電路由記憶體模組分開，例如構成為習知 積體電路形式。介面與控制電路包含定址電路，用以產生 定址信號施加至記憶體模組，以及包括讀取儲存資料的感 應電路。感應、架構係基於電流位$而非基於電冑，允許感 應電路各容易由記憶體模組遠端讀取資料。此外，資料儲 存裝置係基於記憶體元件熔絲被熔斷時的大型電阻變化如 此提供相對較大的感應信號。 因記憶體模組之資料儲存裝置係與介面與控制電路分 開，故當記憶體模組達到儲存容量時可更換，使用帶有相 同介面與控制電路的另一記憶體模組。如此表示當需要更 多資料鍺存裝置時，大部分可再度使用的記憶體=組成 令然需更換。又介面與控制電路可相當複雜，原因在於 衣紙張尺度適用中國國家標準（CNS) Α4規格（210X297公复）

(請先閲讀背面之注意事項再填寫本頁) 訂- 556192 五、發明説明 介面與控制電路無需受記憶體模組製造過程所限而介面與 控制電路表示記憶體系統中的一次成本因此可相對昂貴。 可於；I面與控制電路提供具有複雜的偵錯與校正能力，儘 ^ f 系、’先為返知感應，如此允許記憶體系統忍受錯 誤，同時也可因應製造不完美的記憶體模組，因而增加製 k不完美之製程獲得的可使用的記憶體模組數目。 比較快閃記憶體，較佳具體實施例之記憶體系統具有 f本較低、容積密度較高及持久性較高之優點。此種記憶 體系統呈現給數位攝影於習知照相術的底片。材料與製造 成本夠低因此記憶體模組可接受作為耗材不可逆性寫入過 程提供永久相片樓案，如同習知照相底片般。使用快閃記 憶體之情況並非如此，使用快閃記憶體要求使用者選擇二 次樓案媒體，將資料傳輸至該媒體。較佳具體實施例之記 憶體系統提供之大容積儲存密度允許有足量記憶體嵌合於 精簡形因子，因此可用於新穎使用模式例如數位攝影視訊 裝置。比較前述其它健存模式（硬碟、活動式光碟、或磁 帶），本記憶體系統及快閃記憶體具有機械強勁、耗電 低、輕薄短小以及存取快速等優點。 月ϋ文發明之較佳具體實施例之詳細說明僅供舉例說 之用，所述各種電路、結構'配置及方法變化皆屬可能 而未悖離衣發明之範圍。例如較佳具體實施例之記憶體系 統主要係以活動式記憶體模組做說明，供用於產業標準介 面卡如PCMCIA、晶片媒體、SD、MMC或精簡快閃記憶 或用於習知介面卡。但須了解多種其它應用用途亦屬 訂 量 明 體 可 線 各纸張尺度適闬中國國家標準（CNS) A4規格（210X297公釐） 43 556192 A7 --*---— B7 五、發明説明（41 ) --- 月匕。本發明之記憶體結構可嵌合於電器，例如於個人數位 助理器（PDA)等提供可一次程式規劃（〇τρ)記憶體。如此雖 然記憶體被描述為與控制電路分開俾降低活動式記憶體模 組成本，但於其它用途可使用$合一體結構。例如控制電 路可嵌置於電器設施，記憶體係喪入其中或為活動式。另 外控制電路可結合於記憶體模組包裝，例如於模組内作為 另一層或多層。適合構成極大型（且相對較為昂貴）的記憶 體模組，此處控制電路成本係占總模組成本或可能銷售成 本的較小比例。 。己隐租模组結構也有多項可能變化，同時仍保有本發 明之原理。較佳具體實施例中，單一記憶體陣列製造於各 層’各層對準且彼此向上堆疊。各層另外也可包括多於一 個έ己憶體陣列’各層也可以不同方式堆疊例如以摺扇方式 堆疊。於某些應用用途也較好製造成多電路層堆積於單一 基板上。 如熟諳技藝人士已知，可未悖離如隨附之申請專利範 圍界定之本發明之範圍，本發明原理可應用於此處所述電 路、結構、排列及方法之多種其它變化。 表紙張尺度適闬中國國家標準（CNS) Α4規格（210X297公釐） 44 (請先閲讀背面之注意事項再填寫本頁)

556192 A7 B7 五、發明説明（42 ) 元件標號對照 2…裝置 72-74，75，814…半導體層 10…記憶卡 90，152-154···二極體 12…輸入/輸出介面連接器 102···寫一次記憶體元件 14…介面與控制電路 104 ’ 504，613···列電極 16…内部介面 106 ’ 502，612…行電極 20…記憶體模組 110…列位址二極體邏輯 22，600…記憶體模組層 電路 25…陣列 112，122···電阻元件 26，260…記憶體元件 114…列解碼二極體 30…多工電路 120···行位址二極體邏輯 30a-b···部分 電路 40，40a-b…輸入/輸出引線 124…行解碼二極體 42 ’ 410，610…接觸襯塾 150···寫一次記憶體陣列 44a-b···邊緣 250…定址與感應電路 50，406，700，806，810··· 262…中心記憶體元件 基板 270…列定址電路 55…接觸元件 272…列感應二極體 60…行線 274…共用列感應線 62…列線 280…行定址電路 64…炫絲元件 282…行感應二極體 66…二極體元件 284…共用行感應線 70，76…導體 4 0 0…處理 ------------------------裝------------------、盯------------------線. (請先閲讀背面之注意事項再填寫本頁) 木紙張尺度適同中國國家標準（CNS) A4規格（210X297公釐） 45 556192 A7 B7 五、發明説明（43 ) 402···積體電路層 5 10，616…行位址線 404···記憶體陣列與定址 512，614…行感應線 電路 514…列位址線 4 0 8…互連線 5 16…列感應線 412···對準孔口 602…記憶體陣列 420···堆疊層 604…位址/感應線 422···對準桿 608···電源供應器條狀揭 4 3 0…密封塊 合件 432…線 608a-b···電源供應器終端 440…切割方塊 702…浮雕結構槽 4 5 0…電鍵方塊 704…導體材料 460···完成的記憶體模組 706…塑膠薄膜 462···金屬片其餘部分 7 0 8…塗層部分 506···交叉點二極體記憶 710…隨形塗層 體陣列 802，804…亞層 508，606···上升/下降電阻器 808，812…導體排列 (請先閲讀背面之注意事項再填寫本頁) .訂- .痛- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 46

Claims (1)

1. 556192 A8 B8 C8 D8 、申請專利範圍 ^ 一種資料儲存裝置，包含交又點記憶體陣列形成於一種 電介質基板材料上，該交叉點記憶體陣列包含第一及第 一組橫向電極，其係由一包括至少一半導體層之儲存層 隔開，儲存層於第一及第二組電極之各個交叉點形成一 個非依電性§己憶體元件，各個記憶體元件經由施加呈預 疋電流密度形式的寫入信號通過記憶體元件，各記憶體 元件可於低阻抗態與高阻抗態間切換，表示個別二進制 資料態，各記憶體元件包括一二極體接面形成於該儲存 層，至少於低阻抗態時形成於該儲存層。 2·如申請專利範圍第1項之資料儲存裝置，其中該電介質 基板為一種聚合物材料。 3.如申請專利範‘圍第2項之資料儲存裝置，其中該儲存層 係由一種材料製成，該材料可於比聚合物基板材料處理 溫度更低的溫度處理。 4·如申凊專利範圍第2項之資料儲存裝置，其中該電介質 基板為一種選自下列之材料：聚醯亞胺；聚醚楓（pES); 聚丙烯酸酯（PAR);聚醚醯亞胺（PEI);聚伸乙基萘二曱 酸酯（PEN);聚伸乙基對苯二甲酸酯（pET);聚酯對苯二 甲酸酯；聚四氟乙烯（PTFE);聚碳酸酯；及聚氣乙烯 (PVC) 〇 5·如申請專利範圍第1項之資料儲存裝置，其中該基板包 含一金屬薄膜具有電介質材料塗層於其上。 6.如申請專利範圍第丨項之資料儲存裝置，其中該儲存層 中之至少一半導體層係由有機半導體材料製成。 ----------------------..... (請先閲讀背面之注意事項再填窝本頁) 訂丨 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 47 556192 及 分 、申請專利範圍 7·如申請專利範圍第6項之資料儲存裝置，其中該有機半 導體材料係選自：銅酞花青（CuPc) ; pTBCI(3,4,9，1〇_ 二蒸嵌苯四羧酸-貳-苯并咪唑）；PTCDA(3,4,9，10-二萎 嵌笨四羧酸二酐）；BTQBT[(1，2,5-噻二唑并）_對_醌貳 (1，3-二硫醇）];TPD(N，N、二苯基-N，N，-貳（3一甲基苯 基）·1，1’-聯苯-4,4’-二胺）；o^npdgj，-貳[N-(卜萘 基）-N-苯基-胺基]聯苯）；及τρρ(5，1〇，15,2〇_四苯基 -21H，23H_樸吩）。 8.如申請專利範圍第1項之資料儲存裝置，其中該儲存層 之至少一半導體層係由非晶形無機半導體材料製成。 9·如申請專利範圍第丨項之資料儲存裝置，進一步包含位 址解碼電路耦合至該第一及第二組記憶體陣列電極，該 位址解碼電路具有第一及第二組輸入線分別用以定址 第一及第二組電極。 10.如申請專利範圍第9項之資料儲存裝置，其令該第一及 第二組輸入線係、經由二極體元件分別搞合至第_及第 一組記憶體陣列電極中之選定者。 η.如申請專利範圍第1G項之資料健存褒置，進—步包括至 卜資料感應線，其具有二極體連接至個別第一及/或 第一組記憶體陣列電極。 12·如申請專利範圍第10項之資料儲存裝置，㈠該第一 第二組記憶體陣列電極係形成於由該儲存❹開的々 ，層=及其t該第-及第二組輪人線分別係形成於如 弟一及第二組電極之同一層。

   •訂........... :線丨 (請先閲讀背面之注意事項再填寫本頁) 556192

   、申請專利範圍 13·如申請專利範圍第12項之資料儲存裝置，其中該第一及 第二組輸入線係排列成分別交又第一及第二組記憶體 陣列電極，藉儲存層分開，其中於各別輸人線與電極間 的選定二極體連接係由儲存層於其交又點形成。 H·如申請專利範圍第9項之資料儲存裝置，進—步包含電 源供應态條狀電路耗合至該第一及第- 叹弟一組5己憶體陣列 電極。 15·如申請專利範圍第14項之f料儲存裝置，其中該電源供 應器條狀電路包括電極末端經由個㈣阻元件輕合、'且 成組耦合至選定的電源供應器條狀線。 16.如申請專利範圍第15項之資料儲存裝置，進一步包括至 少一資料感應.線，其具有二極體連接至個別第一及/或 第二組記憶體陣列電極。 i7· 一種記憶體模組，包含多數模組層，各層具有一個如 請專利範圍第1項定義之資料儲存裝置。 18· —種記憶體模組，包含多數模組層，各層具有一個如 請專利範圍第11項定義之資料儲存裝置。 19· 一種記憶體模組，包含多數模組層，各層具有一個如 請專利範圍第16項定義之資料儲存裝置。 2〇·如申請專利範圍第19項之記憶體模組，其中該模組層積 層而形成一方塊，電接觸點係設置於方塊之至少一外表 面上，用以提供與第一及第二組輸入線、該至少一感應 線以及各模組層之電源供應器條狀線互連。 21 ·如申請專利範圍第2〇項之記憶體模組，其中得自多數模 中 中 中 (請先閲讀背面之注意事項再填窝本頁) 、一-T— •Aw, 本紙張尺度適用中國國家標準（QJS) M規格（21〇X297公釐） 556192 A8 B8 C8 D8 、申請專利範圍 組層各層之對應輸入線係並聯連接至位址接觸點，用以 並聯定址記憶體模組之記憶體陣列。 (請先閲讀背面之注意事項再填寫本頁) 22· —種記憶體模組，包含多數記憶體電路形成為整合一體 包裝’各個記憶體電路包含一非依電性交又點記憶體陣 列以及一位址解碼電路製造於一共用非半導體基板上。 23.如申請專利範圍第22項之記憶體模組，其中各記憶體電 路係由第一及第二層橫向導體軌線且由一包括至少一 半導體材料層之儲存層分開而形成。 24·如申請專利範圍第23項之記憶體模組，其中各記憶體電 路之記憶體陣列包含一記憶體元件矩陣，各記憶體元件 係經由重疊部分得自第一及第二層導體軌線於其交又 點以及部分介於其間的儲存層形成。 •線丨 25·如申請專利範圍第24項之記憶體模組，其中各記憶體元 件可於低阻抗態與而阻抗態間切換，表示個別二進制資 料態，各記憶體元件包括一二極體接面形成於該儲存 層，至少於低阻抗態時形成於該儲存層。 26·如申請專利範圍第25項之記憶體模組，其中各記憶體電 路之位址解碼電路包含選定之二極體互連結構，該互連 結構係經由儲存層製作於得自第一及第二層交叉點導 體軌線重疊部分間。 27·如申請專利範圍第26項之記憶體模組，其中該記憶體模 組係由多模組層構成，各模組層具有多數記憶體電路中 之至少一者。 28·如申請專利範圍第27項之記憶體模組，其中該模組層積 本紙張尺度適用中國國家標準（) A4規格（21〇χ297公釐） 556192 A8 B8 C8 D8 申請專利範圍 層而形成一方塊，電接觸點係設置於方塊之至少一外表 面上’用以提供與記憶體電路之導體軌線互連。 29·如申請專利範圍第28項之記憶體模組，其中多數模組層 之位址解碼電路輸入端係耦合並聯於外部電路接觸點。 3 0. —種記憶體系統，包含： 一種如申請專利範圍第28項定義之記憶體模組；以 及 一介面卡，其適合與資料處理設施互連，該介面卡 包括定址、寫至記憶體模組及由記憶體模組讀取的控制 電路’以及一記憶體模組介面其適合接納該記憶體模組 以及經由外部電接觸點互連控制電路與記憶體電路。 31·—種數位資料記憶體系統，包含： 一 €憶體模組’其具有多數非依電性交叉點記憶體 陣列形成為整合一體之包裝；以及 一介面卡，其適合與資料處理設施互連，該介面卡 包括定址、寫至記憶體模組及由記憶體模紕讀取的控制 私路，以及一記憶體模組介面其適合接納該記憶體模組 以及互連該控制電路與該記憶體陣列。 (請先閲讀背面之注意事項再填寫本頁) .訂· 譬·