KR20020088390A - 반도체 집적 회로용 디버깅 시스템 - Google Patents

Abstract

본 발명은 복수의 반도체 집적 회로가 디버깅되는 LSI와 같은 구조를 갖게 되고, 이에 의해 다른 내부 신호들이 같은 동작 상태에서 이들 LSI들로부터 각각 수집되며, 여기서 LSI의 동작은 수집된 내부 신호들을 기초로 분석된다. 이에 의해, LSI의 출력 단자들을 더하거나 각 시간 간격마다 출력 단자들로부터 출력된 내부 신호들을 스위치할 필요가 없다. 이것은 비용의 증가없이 전체 LSI의 디버깅을 원활하게 한다.

Description

반도체 집적 회로용 디버깅 시스템{Debugging system for semiconductor integrated circuit}

본 발명은 LSI의 내부 신호들을 분석하고 LSI 내의 하드웨어 또는 소프트웨어를 디버깅(결함 또는 오류를 고침)하는 디버깅 시스템, 반도체 집적 회로, 이들의 디버깅 방법, 반도체 집적 회로용 디버깅 프로그램 및 반도체 집적 회로용 디버깅 프로그램이 내부에 기록된 컴퓨터-판독가능 저장 매체와 관계가 있다.

일반적으로, LSI(Large Scale Integration) 내의 하드웨어와 소프트웨어의 디버깅 처리는 로직 분석기 또는 오실로스코프와 같은 측정 장치를 이용하여 LSI의 내부 신호들을 관찰하고 분석하여 수행된다. 그리하여 결함 또는 오류를 갖지 않는 LSI를 설계하고 제조하기 위하여 디버깅 처리를 통해 가능한한 많은 내부 신호를 관찰하고 분석하는 것이 중요하다.

그러나, 가능한한 많은 내부 신호들을 관찰하기 위해 LSI의 출력 단자들이 부가되는 경우에, LSI는 복잡한 구조와 큰 크기를 가질 수도 있고, 또한 고가가 될 수도 있다.

이와 같은 문제점들을 극복하기 위하여, 출력 단자들로부터 출력된 내부 신호들이 각 시간 간격마다 스위치되는 것이 고려될 수 있는데, 그 결과로 복수의 내부 신호들이 동시에 관찰될 수 없어서, 내부 신호들 사이의 상호 관계가 분석되지 않고, 전체 LSI의 디버깅이 정확하게 수행되지 않는 결과가 된다.

따라서, 전술된 문제점들을 고려하여, 본 발명의 목적은, 저비용이고 간단한구조로 전체 LSI를 쉽게 디버깅할 수 있는, 디버깅 시스템, 반도체 집적 회로, 이들의 디버깅 방법, 반도체 집적 회로용 디버깅 프로그램 및 반도체 집적 회로용 디버깅 프로그램이 내부에 기록된 컴퓨터-판독가능 저장 매체를 제공하는 것이다.

도 1은 본 발명의 한 실시형태에 따른 디버깅 시스템의 전체 구조를 도시한 개략도이다.

도 2는 도 1의 디버깅 시스템 내 LSI의 외관을 도시한 개략도이다.

도 3은 도 2의 LSI의 내부 구조를 도시한 개략도이다.

도 4는 디버깅 시스템의 동작을 도시한 흐름도이다.

<도면의 주요 부분에 대한 간단한 설명>

1: 소켓 유닛2: 보드

3: LSI4: 디버깅용 보드

5: 회로 블럭6: 컴퓨터 시스템

7: 전기적 와이어링8: 내부 신호 출력 단자

9: 선택기 단자10: 일반 출력 단자

11: 디코더12: 회로 블럭

13: 선택기14: AND 회로

15: 버퍼 회로

본 발명에서, 복수의 반도체 집적 회로는 디버깅되는 반도체 집적 회로와 같은 구조를 갖게 되고, 이에 의해 다른 내부 신호들이 같은 동작 상태에서 이들 반도체 집적 회로들로부터 각각 수집되며, 여기서 반도체 집적 회로의 수에 비례하는 내부 신호들이 수집되고, 반도체 집적 회로의 동작은 수집된 내부 신호들을 기초로 분석된다.

이 구조에 따르면, 반도체 집적 회로의 출력 단자들을 추가하거나 또는 각 시간 간격마다 출력 단자들로부터 출력된 내부 신호들을 스위치할 필요가 없고, 이에 의해 비용의 증가없이 전체 반도체 집적 회로의 디버깅이 가능하다.

선택적으로, 둘 또는 그 이상의 반도체 집적 회로들이 같은 동작 상태인 동안 각 반도체 집적 회로들로부터 서로 다른 내부 신호들이 수집되는, 셋 또는 그 이상의 반도체 집적 회로들이 연결되는 것이 가능하다.

선택적으로, 반도체 집적 회로들에 연결된 둘 또는 그 이상의 반도체 집적 회로들로부터 수집된 내부 신호들이 서로 다른, 셋 또는 그 이상의 반도체 집적 회로들이 같은 동작 상태에서 연결되는 것이 가능하다.

또한, 셋 또는 그 이상의 반도체 집적 회로들이 연결되고, 이들 중 하나의 동작 상태가 감시되고, 서로 다른 내부 신호들이 둘 또는 그 이상의 반도체 집적회로들로부터 수집되어, 감시되는 반도체 집적 회로가 아닌 반도체 집적 회로들의 동작 상태가 감시되는 반도체 집적 회로와 같은 동작 상태가 되는 것이 가능하다.

본 발명의 다른 목적들과 형태들이 첨부된 도면과 연계하여 설명되는 예시적 실시형태의 이해로 명백해지거나, 첨부된 청구범위에서 나타날 것이고, 여기서 언급되지 않은 다양한 이점들은 본 발명을 이용한 당업자에 의해 나타날 것이다.

(본 발명의 바람직한 실시형태들)

본 발명의 다양한 실시형태들이 첨부된 도면들을 참조로 기술될 것이다. 도면에서 같거나 유사한 참조 번호들은 같거나 유사한 부품 또는 요소들에 적용되고, 같거나 유사한 부품 또는 요소들의 설명은 생략되거나 간략화됨을 유의해야 한다.

본 발명은 도 1에 도시된 바와 같이 LSI의 내부 신호들을 관찰하고 분석하는 디버깅 시스템에 적용될 수 있다.

(디버깅 시스템의 구조)

본 발명의 한 실시형태에 따른 디버깅 시스템의 전체 구조가 도 1을 참조로 설명된다.

도 1에 도시된 바와 같이, 이 실시형태의 디버깅 시스템은, 디버깅용 보드(4)가 소켓 유닛(1)을 통해 보드(2) 내 디버깅될 LSI(3)로 전기적으로 연결도록 구성된다. LSI(3)는 또한 보드(2)에서 다른 회로 블럭들(5)로 연결된다.

디버깅용 보드(4)는 전기적 와이어링을 통해 컴퓨터 시스템(6)으로 연결되고, 내부에 LSI(3)와 같은 구조를 갖는 복수의 LSI들(이후 LSI(3)와의 구별을 위해 "디버그 LSI"라 한다)이 제공된다. LSI(3)의 출력 단자들과 디버그 LSI들의 출력단자들은 전기적 와이어링(7)을 통해 대응하는 단자들과 상호 연결된다.

이 실시형태에서, 디버깅용 보드(4)는 내부에 네 개의 디버그 LSI들이 제공되지만, 본 발명은 이 숫자에 한정되지 않고, 관찰될 내부 신호들의 수에 따라 디버그 LSI를 더하거나 제거하는 것이 선택적으로 가능함을 유의해야 한다.

다음으로, LSI(3: 디버그 LSI도 동일)의 구조가 도 2와 3을 참조로 기술된다.

도 2에 도시된 바와 같이, LSI(3)는 복수의 내부 신호 출력 단자들(8), 복수의 선택 단자들(9) 및 복수의 일반 출력 단자들(10)을 갖는다. 그리고, 일반 출력 단자들(10)은 소켓 유닛(1)을 통해 디버그 LSI의 일반 출력 단자들과 연결된다.

LSI(3)의 내부에는, 도 3에 도시된 바와 같이, LSI의 다양한 기능들을 구현하는 회로 블럭(12) 외에도 디코더(11), 선택기(13), AND 회로들(14) 및 버퍼 회로들(15)이 제공된다.

일반 출력 단자들(10)은 선택 단자들(9)로 입력되는 신호의 패턴(pattern)이 특정한 것인 경우에만 일반 동작(내부 신호들을 출력)을 수행하고, 패턴이 특정한 것이 아닌 경우에는, 일반 출력 단자들(10)은 내부 신호들의 출력을 억제한다.

(디버깅 시스템의 동작)

전술된 디버깅 시스템을 사용하는 LSI(3)의 디버깅 처리가 도 4를 참조로 기술된다.

도 4의 흐름도에 도시된 처리는, 디버깅 처리 실행자(이후, "조작자"라 한다)에 의해 LSI(3)를 소켓 유닛(1)을 통해 디버깅용 보드(4)에 연결하는 것으로 시작하고, 이 시점에서 디버깅 처리는 단계 S1으로 진행한다.

단계 S1에서, 조작자는 일반 출력 단자들(10)이 출력하는 것을 허용하기 위해 지시하는 신호 패턴을 직접 또는 컴퓨터 시스템(6)을 통해 LSI(3)의 선택 단자들(9)로 입력한다.

이것은 LSI(3)가 일반 동작을 수행하는 것을 허용하고, 내부 신호들은 LSI(3)의 일반 출력 단자들로부터 출력된다. 이로써 단계 S1의 처리를 완료하고, 그리하여 디버깅 처리는 단계 S1으로부터 단계 S2로 진행한다.

단계 S2에서, 조작자는 컴퓨터 시스템(6)을 조작하여 각 디버그 LSI들의 선택 단자들(9)로 입력된 신호 패턴들을, 예를 들면 하이 레벨/로우 레벨, 지정한다.

더 상세하게는, 조작자는 각 디버그 LSI에 대해 서로 다른 신호 패턴들을 지정한다. 예를 들면, 조작자가 한 디버그 LSI로 하이 레벨/로우 레벨의 신호 패턴을 입력한 경우, 조작자는 다른 디버그 LSI로 로우 레벨/하이 레벨의 다른 신호 패턴을 입력한다. 이렇게 하여, 각 디버그 LSI에 대해 서로 다른 내부 신호들이 각 디버그 LSI들의 내부 신호 출력 단자들로부터 출력된다.

여기서 조작자는 디버그 LSI들의 선택 단자들(9)에 대해 일반 출력 단자들(10)이 출력하는 것을 허용하기 위해 지시하는 신호 패턴들(전술한 실시예의 경우에서, 예를 들면 하이 레벨/하이 레벨)을 지정하지 않음을 유의해야 한다.

이렇게 하여, 디버그 LSI들의 일반 출력 단자들(10)로부터 내부 신호들이 출력되지 않으며, 그러나, LSI(3)의 일반 출력 단자들(10)로부터 내부 신호들이 디버그 LSI들의 대응하는 일반 출력 단자들(10)로 보내지도록 출력되어, 디버그 LSI들은 확실히 일반 동작을 수행한다. 이로써 단계 S2의 처리를 완료하고, 그리하여 디버깅 처리는 단계 S2로부터 단계 S3으로 진행한다.

단계 S3에서, 조작자는 LSI(3)의 디버깅 처리를 실행할 것을 지시한다. 이와 같은 명령에, 컴퓨터 시스템(6)은 디버그 LSI들의 선택 단자들(9)로 단계 S2에서 조작자에 의해 지정된 신호 패턴들을 출력한다. 이로써 단계 S3의 처리를 완료하고, 이 시점에서 디버깅 처리는 단계 S3으로부터 단계 S4로 진행한다.

단계 S4에서, 컴퓨터 시스템(6)에 의해 디버그 LSI들의 선택 단자들(9)로 입력된 신호 패턴들에 따라, 각 디버그 LSI들의 디코더들(11)은 선택적 출력을 위해 회로 블럭(12)의 내부 신호들을 지정하기 위해 선택 신호들을 발생한다. 이로써 단계 S4의 처리를 완료하고, 이 시점에서 디버깅 처리는 단계 S4로부터 단계 S5로 진행한다.

단계 S5에서, 각 디버그 LSI들의 디코더들(11)은 디버그 LSI들의 일반 출력 단자들(10)로부터의 출력을 억제하는 출력 억제 신호들을 발생하고, 그런 후에 출력 억제 신호들을 AND 회로들(14)로 출력한다. 이것은 일반 출력 단자들(10)이 회로 블럭(12)의 내부 신호를 출력하지 않도록 만들고, 이 시점에서 디버깅 처리는 단계 S5로부터 단계 S6으로 진행한다.

단계 S6에서, 디코더들(11)에 의해 발생된 선택 신호들에 따라, 각 디버그 LSI들의 선택기들(13)은 회로 블럭(12)의 내부 신호들을 선택하고 내부 신호 출력 단자들(8)로 출력한다. 또한, 디코더(11)에 의해 발생된 출력 억제 신호들에 대한 응답으로, AND 회로(14)는 일반 출력 단자들(10)로부터의 출력을 억제하기 위해 일반 출력 단자들(10)로부터의 출력을 제어하는 버퍼 회로(15)를 조작한다. 이로써 단계 S6을 완료하고, 디버깅 처리는 단계 S6으로부터 단계 S7로 진행한다.

단계 S7에서, 조작자는 컴퓨터 시스템(6)을 사용하여 각 디버그 LSI들의 내부 신호 출력 단자들(8)로부터 출력된 내부 신호들을 관찰하고, 시간 분석 프로그램과 같은 도구를 사용하여 LSI(3)의 하드웨어 또는 소프트웨어에 존재하는 문제점들 또는 오류들(버그)을 분석한다. 이로써 단계 S7의 처리를 완료하고, 디버깅 처리는 단계 S7로부터 단계 S8로 진행한다.

단계 S8에서, 분석 결과를 기초로, 조작자는 LSI(3)의 하드웨어 또는 소프트웨어 내부의 결함 또는 오류들을 고친다. 이로써 디버깅 처리의 일련의 과정을 완료한다.

전술된 상세한 설명으로부터 명백한 바와 같이, 이 실시형태에 따른 디버깅 시스템에서, LSI(3)에 연결된 복수의 디버그 LSI들로부터 내부 신호들이 수집되기 때문에, 내부 신호들을 수집하기만을 위해 LSI(3)의 출력 단자들을 더할 필요가 없고, 각 시간 간격마다 출력 단자들로부터 출력된 내부 신호들을 스위치할 필요가 없다. 이는 저비용이고 간단한 구조로 전체 LSI의 디버깅을 원활하게 한다.

또한, 이 실시형태의 디버깅 시스템에서, 서로다른 내부 신호들은 LSI(3)와 같은 동작 상태에 있는 디버그 LSI들로부터 동시에 수집될 수 있고, 이에 의해 조작자가 내부 신호들 사이의 상호 관계를 관찰하고 높은 효율로 전체 LSI의 디버깅 처리를 실행하는 것이 가능하게 한다.

(다른 실시형태들)

앞에서 본 발명자들에 의해 만들어진 본 발명의 바람직한 실시형태들이 기술되었고, 실시형태들의 부분적인 기술인 앞에서의 설명과 도면들은 본 발명을 한정하지 않는 것이 이해된다. 그러므로, 본 발명은 본 발명의 범위와 기술적 사상 내에서 벗어남 없이 설계 또는 명확하게 기술된 것과 같은 것에 따라 어떤 수정들이 실행될 수 있음이 이해된다.

예를 들면, 비록 앞에서 단계 S1로부터 단계 S8까지의 처리는 순서에 따라 실행되는 것을 기술되었을지라도, 단계 S3으로부터 단계 S5까지의 처리는 실질적으로 동시에 실행됨이 이해될 것이다. 단계 S1로부터 단계 S8까지의 처리 중에서, 특히, 단계 S1과 단계 S2의 처리가 순서대로 실행되는 경우에, 조작자가 LSI에 대해 틀린 시간에 신호를 줄 때, 신호들은 복수의 LSI들로부터 동시에 출력되고, 이에 의해 LSI들의 파괴와 같은 문제가 야기된다. 따라서, 이와 같은 문제들의 발생을 방지하기 위하여 단계 S1과 단계 S2의 처리를 동시에 실행하는 것이 바람직하다.

전술한 실시형태에 따르면, 디버깅 처리가 디버깅용 보드(4)와 컴퓨터 시스템(6)을 서로 연결하여 수행되었을지라도, 컴퓨터 시스템(6)을 대신하는 로직 분석기 등과 같은 범용 측정 장치를 디버깅용 보드(4)에 연결하는 것에 의해 처리를 수행하는 것도 선택적으로 가능하다.

전술된 실시형태로, 복수의 선택 단자들을 통해 선택 신호들을 입력하는 것에 의해, 서로 다른 내부 신호들이 같은 동작 상태의 복수의 반도체 집적 회로로부터 출력된다. 그러나, 이에 한정되지 않음이 이해될 것이다. 예를 들면, 소수의 선택 단자들을 사용하는 선택 정보의 직렬 입력과 같이, 복수의 반도체 집적 회로들이 각각의 반도체 집적 회로에 대해 서로 다른 내부 신호들을 출력하기 위해 제어가능한 것이 바람직하다.

전술된 디버깅 시스템의 동작은 컴퓨터에서 판독될 수 있는 저장 매체에 프로그램으로서 저장될 수 있다. 디버깅 처리를 실행하는 경우, 저장 매체는 컴퓨터 시스템에서 판독되고, 프로그램은 컴퓨터 시스템 내의 메모리와 같은 저장 구획에 저장된다. 그런 다음, 동작 유닛이 전술된 디버깅 처리의 동작을 성취하기 위해 프로그램을 실행한다.

이 경우에서 사용되는 용어인 저장 매체는 반도체 메모리, 자기 디스크, 광학 디스크, 광-자기(magneto-optic) 디스크 또는 자기 테이프 등과 같은 프로그램이 저장될 수 있는 컴퓨터 판독가능한 저장 매체를 의미한다.

전술된 바와 같이, 본 발명에 의하면, 저비용이고 간단한 구조로 전체 LSI를 쉽게 디버깅할 수 있는 디버깅 시스템, 반도체 집적 회로, 이들의 디버깅 방법, 반도체 집적 회로용 디버깅 프로그램 및 반도체 집적 회로용 디버깅 프로그램이 내부에 기록된 컴퓨터-판독가능 저장 매체를 제공할 수 있다.

Claims (12)

1. 디버깅될 반도체 집적 회로와 같은 구조를 갖는 복수의 반도체 집적 회로들을 갖는 디버깅용 보드; 및

   상기 보드 내부의 같은 동작 상태인 상기 각 반도체 집적 회로로부터의 다른 내부 신호들을 수집하고, 상기 수집된 내부 신호들을 기초로 반도체 집적 회로의 동작을 분석하는 분석 수단을 포함하는 디버깅 시스템.
2. 제1항에 있어서, 상기 반도체 집적 회로는 상기 분석 수단에 의해 입력된 신호 패턴들에 따라 상기 반도체 집적 회로의 상기 내부 신호를 선택적으로 출력하는 선택 출력 단자들을 갖는 것을 특징으로 하는 디버깅 시스템.
3. 제2항에 있어서, 상기 선택 출력 단자들이 아닌 상기 반도체 집적 회로의 출력 단자들은 상기 분석 수단에 의해 소정의 신호 패턴이 입력된 경우에만 상기 내부 신호를 출력하는 것을 특징으로 하는 디버깅 시스템.
4. 제3항에 있어서, 상기 반도체 집적 회로의 상기 출력 단자들은 상기 보드 내의 다른 반도체 집적 회로들의 대응하는 출력 단자들과 연결되고, 상기 소정의 신호 패턴은 상기 복수의 반도체 집적 회로들 중 적어도 하나로 입력되는 것을 특징으로 하는 디버깅 시스템.
5. 선택될 내부 신호들을 지정하기 위한 신호 패턴들이 입력되는 복수의 제1단자들;

   상기 제1단자들로 입력되는 상기 신호 패턴들에 따라 선택적으로 상기 내부 신호들을 출력하는 복수의 제2단자들; 및

   소정의 신호 패턴이 상기 제1단자들로 입력되는 경우에만 상기 내부 신호들을 출력하는 복수의 제3단자들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
6. 제5항에 있어서, 상기 제1단자들로 입력되는 상기 신호 패턴들을 디코딩하고, 상기 제2단자들로부터 출력되는 상기 내부 신호들을 지정하기 위한 선택 신호들을 발생하는 디코더; 및

   상기 선택 신호들에 따라 상기 제2단자들로부터 출력되는 상기 내부 신호들을 선택하는 선택기를 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
7. 디버깅을 위해 사용되는 보드 내에 있는, 디버깅될 반도체 집적 회로와 같은 구조를 갖는 복수의 반도체 집적 회로들로 수집되는 내부 신호들을 지정하기 위한 신호 패턴들을 입력하는 단계;

   같은 동작 상태인 보드 내의 각 반도체 집적 회로들의 소정의 출력 단자들로부터의 상기 신호 패턴들에 응답하여 상기 내부 신호들을 수집하는 단계; 및

   상기 수집된 내부 신호들을 기초로 상기 반도체 집적 회로의 동작을 분석하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 디버깅 방법.
8. 소정의 출력 단자들이 아닌 출력 단자들을 대응하는 다른 반도체 집적 회로들의 출력 단자들에 연결하는 단계; 및

   복수의 반도체 집적 회로들 중 적어도 하나가 상기 소정의 출력 단자들이 아닌 상기 출력 단자들로부터 내부 신호들을 출력하는 것을 억제하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 디버깅 방법.
9. 디버깅을 위해 사용되는 보드 내에 있는, 디버깅될 반도체 집적 회로와 같은 구조를 갖는 복수의 반도체 집적 회로들로 수집되는 내부 신호들을 지정하기 위한 신호 패턴들을 입력하는 단계;

   같은 동작 상태인 보드 내의 각 반도체 집적 회로들의 소정의 출력 단자들로부터의 상기 신호 패턴들에 응답하여 상기 내부 신호들을 수집하는 단계; 및

   상기 수집된 내부 신호들을 기초로 상기 반도체 집적 회로의 동작을 분석하는 단계를 포함하는 것을 특징으로 하는 컴퓨터에서 실행되는 반도체 집적 회로용 디버깅 프로그램.
10. 디버깅을 위해 사용되는 보드 내에 있는, 디버깅될 반도체 집적 회로와 같은 구조를 갖는 복수의 반도체 집적 회로들로 수집되는 내부 신호들을 지정하기 위한 신호 패턴들을 입력하는 단계;

    같은 동작 상태인 보드 내의 각 반도체 집적 회로들의 소정의 출력 단자들로부터의 상기 신호 패턴들에 응답하여 상기 내부 신호들을 수집하는 단계; 및

    상기 수집된 내부 신호들을 기초로 상기 반도체 집적 회로의 동작을 분석하는 단계를 포함하는 컴퓨터에서 실행되는 반도체 집적 회로용 디버깅 프로그램을 내부에 기록한 컴퓨터-판독가능 저장 매체.
11. 제10항에 있어서, 상기 프로그램은 소정의 출력 단자들이 아닌 출력 단자들을 대응하는 다른 반도체 집적 회로들의 출력 단자들에 연결하는 단계; 및

    복수의 반도체 집적 회로들 중 적어도 하나가 상기 소정의 출력 단자들이 아닌 상기 출력 단자들로부터 내부 신호들을 출력하는 것을 억제하는 단계를 추가로 포함하는 것을 특징으로 하는 컴퓨터-판독가능 저장 매체.
12. 디버깅될 반도체 집적 회로와 같은 구조를 갖는 복수의 반도체 집적 회로들을 갖는 디버깅용 보드; 및

    상기 보드 내부의 같은 동작 상태인 상기 각 반도체 집적 회로로부터의 다른 내부 신호들을 수집하고, 상기 수집된 내부 신호들을 기초로 반도체 집적 회로의 동작을 분석하는 분석 유닛을 포함하는 디버깅 시스템.