JP2008139137A - 試験装置及びそのデバッグシステム - Google Patents

Abstract

【課題】半導体集積回路の試験装置に多数の基板を組み込んだ状態であっても、個々の基板に対するアクセスを容易化する。
【解決手段】試験装置１００は、多数のテスト用カード１０４が収容された試験用ユニット１０２を備える。試験用ユニット１０２には、共通のＲＳ２３２Ｃ外部端子１２０が設けられており、外部のコントローラＰＣ１０８とシリアル通信ケーブル１２２で接続されている。試験用ユニット１０２の内部では、外部端子１２０が分配接続線１２６を介して各テスト用カード１０４に接続されている。ＲＳ２３２Ｃを用いた接続に際して、多数のテスト用カード１０４のうち１枚のみがスイッチ部１２８の切り換えによって選択されるので、筐体内に配線を引き回すことなくデバッグ等の処理を容易に行うことができる。
【選択図】図１

Description

本発明は、メモリデバイスやＬＳＩ等の半導体集積回路を試験する試験装置及びそのデバッグシステムに関するものである。

従来から、メモリデバイスやＬＳＩ等の半導体集積回路を試験する試験装置では、被試験対象となるデバイス（以下、ＤＵＴ：Ｄｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔと称する。）に対して様々な試験信号を印加するため、複数の回路基板を用いたマルチカード（ボード）システムが広く採用されている（例えば、特許文献１参照）。

例えば、特許文献１に開示されている半導体集積回路の試験装置では、ＢＯＳＴ（Ｂｕｉｌｔ Ｏｆｆ Ｓｅｌｆ Ｔｅｓｔ）ボードと称する複数の回路基板を用いてＤＵＴを様々に試験している。複数のＢＯＳＴボードは、いずれも専用のバスを介して制御・通信カードに接続されており、各ＢＯＳＴカードは、制御・通信カードを介して汎用コンピュータやワークステーションとの間で試験信号を送受することができるものとなっている。
特開２００５−９９４２号公報（図１）

上記の特許文献１に示される先行技術のように、１台の試験装置に複数の回路基板を内蔵したハードウエア構成を採用している場合、その開発段階では複数の回路基板のそれぞれについて単体でデバッグ処理を行っているものの、試験装置全体として完成させた後にも、その完成状態で改めてデバッグ処理を行う必要がある。なぜなら、たとえ基板単体としてバグが無かったとしても、これらを複数枚収容して１つのシステムに組み上げた状態での動作にバグが生じないという保証はないからである。

先行技術の試験装置では、複数のＢＯＳＴボードのそれぞれにプログラム修正用の書込口が設けられており、デバッグ時にＢＯＳＴボードの解析部を書き換える場合、個々の書込口に汎用コンピュータを接続して書き換え信号を送ることができるものとなっている。

しかしながら、一旦全てのＢＯＳＴボードを試験装置の筐体に組み込んでしまうと、通常ならボード間のスペースは小さくなり、必然的にボード周りの環境は窮屈にならざるを得ない。このような環境下でデバッグ処理を行おうとすると、物理的に余裕の少ないスペース内に配線を引き回し、１枚ずつＢＯＳＴボードの書込口に配線を接続しなければならないため、その作業性が極めて悪いという問題がある。このような問題は、何もデバッグ処理に限らず、装置全体として完成した後の個々の基板に対するアクセス性を確保する上で重要であるといえる。

そこで本発明は、多数の基板を組み込んだ状態であっても、個々の基板に対するアクセス（配線の接続や信号の送受等）を容易化することを課題としたものである。

上記の課題を解決するため、本発明の試験装置は、共通の外部端子を複数の回路基板に対して接続可能とする構成を採用する。すなわち本発明の試験装置は、被試験対象に接続されるＣＰＵ（中央演算処理装置）が個別に実装された複数の回路基板と、前記複数の回路基板を収容した状態で被試験対象を試験するべく所定の動作を行う試験用ユニットと、前記試験用ユニットに設けられた外部端子に対し、前記複数の回路基板にそれぞれ実装された複数のＣＰＵの一つを選択的に接続させる接続手段とを備えたことを特徴とする。

本発明の試験装置によれば、試験用ユニット全体として複数の回路基板を内蔵した状態であっても、共通の外部端子を通じて個々の回路基板のＣＰＵとの接続が可能となる。このため例えば、汎用の外部コンピュータやワークステーション等を外部端子に接続し、各ＣＰＵとの間で個別に通信可能な状態を実現することで、デバッグ処理をはじめとしたアクセスを容易に行うことができる。

また、外部端子そのものは、試験用ユニットの外部からケーブル類を容易に接続できる位置に設けることができため、外部コンピュータやワークステーション等との接続作業が極めて容易である。このように本発明では、個々のＣＰＵへの接続を行うために一々試験用ユニットの筐体類を開放したり、その内部の狭い空間に配線を引き回したりする必要が無く、それだけ作業性を向上することができる。

上記の接続手段は、前記試験用ユニット内に形成されて前記外部端子と前記複数の回路基板の各ＣＰＵとの間に分配して接続された分配接続経路と、前記回路基板に個別に形成され、前記外部端子と各ＣＰＵとの間にて前記分配接続経路を開閉するスイッチ部とを有するものであってもよい。

この場合、外部端子を通じて個々のＣＰＵにアクセスする際、複数の回路基板を内蔵した試験用ユニットとして完成された状態で、個々の基板上でスイッチ部を開閉させるだけでよい。なおスイッチ部は、半導体を用いて電気的な制御信号によって開閉される構成であってもよいし、あるいは、機械的な接点を用いて開閉される構成であってもよい。

また本発明は、試験装置のデバッグシステムとしても構成することができる。すなわち試験装置のデバッグシステムは、被試験対象に接続されるＣＰＵが個別に実装された複数の回路基板と、前記複数の回路基板を収容した状態で被試験対象を試験するべく所定の動作を行う試験用ユニットと、前記試験用ユニットに第１の通信経路を介して接続され、被試験対象の試験時に前記複数の回路基板に実装された個別のＣＰＵとの間で通信を行う外部コンピュータと、前記試験用ユニットに設けられ、前記第１の通信経路とは別の第２の通信経路が接続される外部端子と、前記外部端子を通じ、前記外部コンピュータを前記複数の回路基板にそれぞれ実装された複数のＣＰＵの一つを選択的に接続させる接続手段とを備え、前記接続手段により前記外部コンピュータを複数のＣＰＵの何れかと接続させた状態で、前記外部コンピュータによりデバッガを実行するものである。

例えば通常、第１の通信経路については、試験用プログラムの実行に際して制御信号やＰＡＳＳ／ＦＡＩＬを送受するために用いられる。一方、第２の通信経路は、外部コンピュータを用いたデバッグ処理を行うときに用いられる。この場合、外部コンピュータが実行するデバッガ（デバッグ用プログラム）は、第２の通信経路を通じて外部端子から個々のＣＰＵに対してアクセスし、ログの記録、解析、修正プログラムの書き込み指示等のデバッグ処理を実行する。

上記のデバッグ処理に際して、複数の回路基板（ＣＰＵ）のいずれを選択して接続するかは、外部コンピュータから第１の通信経路を通じて制御することができる。複数の回路基板（ＣＰＵ）から１つを選択する制御信号は、例えば接続手段が有するスイッチ部（請求項２）の開閉を指示するものとして機能させることができる。これにより、試験装置に常備されているハードウエア構成を用いて完成後のデバッグ処理を容易に行うことができる。

本発明の試験装置は、複数の回路基板を試験用ユニットに組み込んだ状態であっても、その外部から各ＣＰＵへの個別のアクセスを容易化し、各種の処理効率を向上することができる。

また本発明のデバッグシステムによれば、試験装置全体としての完成状態で個々のＣＰＵに対するデバッグ処理を容易に行うことができ、その修正作業を迅速に完了させることができる。

以下、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態としての試験装置１００と、これについてのデバッグシステムの構成例を概略的に示す図である。本実施形態の試験装置１００は、例えば図示されていない半導体メモリ等のメモリデバイスや、ＬＳＩ等の集積回路を試験する用途に用いられる。なお上記のように、これらの被試験対象となるデバイスを以降はＤＵＴと称する。

試験装置１００は試験用ユニット１０２を備え、この試験用ユニット１０２は、一定の大きさを有した筐体内に多数のテスト用カード１０４を収容している。図１には便宜上、各テスト用カード１０４について番号（符号♯０，♯１，・・・♯Ｎ）が付されている。個々のテスト用カード１０４には、図示しないＤＵＴを試験するため各種の電子回路が形成されており、それぞれにローカルＣＰＵが実装されている。個々のテスト用カード１０４はバックプレーン１０６に接続されており、バックプレーン１０６にはテスト用カード１０４を１枚ずつ差し込むためのスロット（図１には示されていない）が実装されている。このバックプレーン１０６は、多数のテスト用カード１０４が挿入された状態で試験用ユニット１０２の筐体内に収容されている。

試験装置１００は、試験用ユニット１０２の他に外部のコントローラＰＣ１０８を備えている。コントローラＰＣ１０８は、例えば汎用のパーソナルコンピュータであり、この種の汎用コンピュータは、所定のＯＳ上で各種のアプリケーションプログラムを実行するためのハードウェアリソースを備えている。なおコントローラＰＣ１０８には、画像表示装置（ディスプレイ）１１０の他にキーボード１１２やマウス（図示されていない）等の操作入力装置が付属している。

通常、試験装置１００の標準的な装備として、試験用ユニット１０２とコントローラＰＣ１０８とはシリアル通信ケーブル１１４を介して接続されている。シリアル通信の規格は特に限定されておらず、実施に際して適宜に好適なタイプを選択することができる。

試験用ユニット１０２には、通信ケーブル１１４を接続するための入出力端子１１６が設置されており、試験用ユニット１０２の内部には、入出力端子１１６からバックプレーン１０６上の制御用バス１１８に通じる伝送経路が敷設されている。

通常、試験装置１００では、コントローラＰＣ１０８が通信ケーブル１１４を通じて試験用ユニット１０２を制御し、テスト用カード１０４のロジック部を動作させてＤＵＴの試験を実行する。なお、試験用ユニット１０２とＤＵＴとの接続は、例えば同軸ケーブル等の伝送線や光ファイバケーブル等によって行われる（いずれも図示されていない）。

以上が試験装置１００の基本的な構成であるが、加えて本実施形態では、試験用ユニット１０２に内蔵された複数のテスト用カード１０４について、その各ローカルＣＰＵに対して個別にアクセスを行うための構成を有しており、以下、その具体例について説明する。

試験用ユニット１０２には、上記の入出力端子１１６とは別に外部端子１２０が設けられている。この外部端子１２０を用いてコントローラＰＣ１０８と試験用ユニット１０２とは、上記の通信ケーブル１１４とは別のシリアル通信ケーブル１２２を介して接続することが可能である。この場合の通信規格もまた、例えばシリアル形式（ＲＣ２３２Ｃ等）であり、この規格に合わせて外部端子１２０の仕様が決められている。

試験用ユニット１０２の内部では、外部端子１２０に通じる配線がバックプレーン１０６上のバス１２４に通じており、そこから各スロットを通じて個々のテスト用カード１０４（ローカルＣＰＵ）に分配して接続されている。このため各テスト用カード１０４には、バス１２４に接続するための分配接続線１２６が個別に設けられている。

ここで、全てのテスト用カード１０４には個別にスイッチ部１２８が設けられており、このスイッチ部１２８は、それぞれの分配接続線１２６を開閉するためのものである。なお図１では便宜上、全てのスイッチ部１２８をまとめて１点鎖線で示しているが、スイッチ部１２８は各テスト用カード１０４にて個別に開閉動作することが可能である。

さらに各スイッチ部１２８は、バックプレーン１０６上の制御用バス１１８を通じてその開閉状態を制御することができる。開閉状態の制御は、コントローラＰＣ１０８からの制御信号によって行われており、ここでは電気信号を用いた開閉を例に挙げて説明する。

図２は、バックプレーン１０６と各テスト用カード１０４との接続関係をより具体的に示した図である。上述したように、バックプレーン１０６には多数のカードスロット１３０が実装されており、各テスト用カード１０４は１枚ずつカードスロット１３０に差し込まれている。

また、各テスト用カード１０４にはローカルＣＰＵ１３２が実装されており、個々のローカルＣＰＵには上述した分配接続線１２６が接続されている。上述したスイッチ部１２８は、例えばレジスタのイネーブル／ディゼーブルの切り替えによって開閉される構成である。スイッチ部１２８を構成する各レジスタには、上記の制御用バス１１８に通じる制御ライン１３４が接続されており、ここから各レジスタにイネーブル信号が与えられることでスイッチ部１２８が閉じた状態となり、逆にディゼーブル信号が与えられるとスイッチ部１２８が開いた状態となる。

スイッチ部１２８に対するイネーブル／ディゼーブルの切り替えは、コントローラＰＣ１０８から通信ケーブル１１４を通じて行われる。コントローラＰＣ１０８では、外部端子１２０を通じてシリアル通信を行う対象のテスト用カード１０４の番号（♯０〜♯Ｎ）を選択的に指定し、その対応するスイッチ部１２８のみにイネーブル信号を与える。

なお本実施形態では、外部端子１２０からバックプレーン１０６上のバス１２４への接続をバッファ１３６によって中継している。バッファ１３６は、外部端子１２０とともに例えば専用のインタフェースカード（図示していない）に実装されている。このインタフェースカードがバックプレーン１０６のカードスロットに差し込まれた状態で試験用ユニット１０２に収容されると、外部端子１２０が試験用ユニット１０２の筐体の外面に露出する構造となっている。

次に、試験装置１００のデバッグシステムの動作例について説明する。デバッグシステムの動作は、上記のハードウエア構成を用いて行うことができる。図３は、デバッグ処理の一例を示したフローチャートである。以下、フローチャートに示される手順に沿って説明する。

ステップＳ１００：コントローラＰＣ１０８において、所定のデバッガ（デバッグ用プログラム）を起動させると、コントローラＰＣ１０８は制御系の通信ケーブル１１４を用いて試験用ユニット１０２との間で通信を行い、テスト用カード１０４に関する情報を収集する。そしてコントローラＰＣ１０８は、例えばその表示画面にテスト用カード１０４の一覧を示すリストとともに、そのカード番号（♯０〜♯Ｎ）を表示する。

ステップＳ１０２：次にコントローラＰＣ１０８において、例えばその表示画面においてダイアログボックス等の表示により、ユーザによるカード番号の入力操作が受け付けられる。このときユーザは、例えばキーボード１１２やマウス等を操作することで、具体的にデバッグを行う必要があるテスト用カード１０４の番号を指定することができる。

ステップＳ１０４：コントローラＰＣ１０８では、先のステップＳ１０２で入力されたカード番号に基づき、対応するテスト用カード１０４との接続を実行する。具体的には、コントローラＰＣ１０８から対応するテスト用カード１０４のスイッチ部１２８のレジスタにイネーブル信号を与え、デバッグ用の通信経路を接続状態に切り換える。

ステップＳ１０６：接続状態への切り換えが成功すると、コントローラＰＣ１０８はプログラムにしたがって対象のテスト用カード１０４に対するデバッグを実行する。

ある１枚のテスト用カード１０４について以上の手順を経てデバッグを終えると、改めてコントローラＰＣ１０８はステップＳ１００から同じ手順を実行し、別のテスト用カード１０４についてデバッグを行うことができる。

上述した一実施形態の試験装置１００によれば、外部端子１２０に通信ケーブル１２２を接続するだけでコントローラＰＣ１０８から個々のローカルＣＰＵ１３２へのアクセスを行うことができる。このため、試験用ユニット１０２の筐体内に多数のテスト用カード１０４が収容された状態のままであっても、筐体を開放したり、その内部に配線を差し込んだりすることなくデバッグ処理等を容易かつ迅速に実行することができる。

一実施形態では試験装置１００のデバッグ処理に特化した例を挙げているが、ここで挙げたハードウエア構成を用いれば、デバッグ処理に限らずその他の目的で、各テスト用カード１０４のローカルＣＰＵ１３２に対するアクセスが可能である。

また一実施形態では、通信の規格としてシリアル形式を例示しているが、特にこれに限られず、本発明の実施に際してパラレル形式で通信を行ったり、あるいは光信号で通信を行ったりすることは当然に可能である。

その他、試験用ユニット１０２の内部構造について、図示とともに開示したものはあくまで好ましい一例に過ぎない。したがって本発明の実施にあたり、その具体的な構造を適宜に変形可能であることはいうまでもない。

一実施形態の試験装置及びそのデバッグシステムの構成例を概略的に示す図である。 バックプレーンと各テスト用カードとの接続関係を示した図である。 デバッグ処理の一例を示したフローチャートである。

符号の説明

１００ 試験装置
１０２ 試験用ユニット
１０４ テスト用カード（回路基板）
１０６ バックプレーン
１０８ コントローラＰＣ（外部コンピュータ）
１１４ 通信ケーブル（第１の通信経路）
１１８ 制御用バス
１２０ 外部端子
１２２ 通信ケーブル（第２の通信経路）
１２４ バス（分配接続経路）
１２６ 分配接続線（分配接続経路）
１２８ スイッチ部

Claims (3)

1. 被試験対象に接続されるＣＰＵが個別に実装された複数の回路基板と、
   前記複数の回路基板を収容した状態で被試験対象を試験するべく所定の動作を行う試験用ユニットと、
   前記試験用ユニットに設けられた外部端子に対し、前記複数の回路基板にそれぞれ実装された複数のＣＰＵの一つを選択的に接続させる接続手段とを備えたことを特徴とする試験装置。
2. 請求項１に記載の試験装置において、
   前記接続手段は、
   前記試験用ユニット内に形成され、前記外部端子と前記複数の回路基板の各ＣＰＵとの間に分配して接続された分配接続経路と、
   前記回路基板に個別に形成され、前記外部端子と各ＣＰＵとの間にて前記分配接続経路を開閉するスイッチ部とを有することを特徴とする試験装置。
3. 被試験対象に接続されるＣＰＵが個別に実装された複数の回路基板と、
   前記複数の回路基板を収容した状態で被試験対象を試験するべく所定の動作を行う試験用ユニットと、
   前記試験用ユニットに第１の通信経路を介して接続され、被試験対象の試験時に前記複数の回路基板に実装された個別のＣＰＵとの間で通信を行う外部コンピュータと、
   前記試験用ユニットに設けられ、前記第１の通信経路とは別の第２の通信経路が接続される外部端子と、
   前記外部端子を通じ、前記外部コンピュータを前記複数の回路基板にそれぞれ実装された複数のＣＰＵの一つを選択的に接続させる接続手段とを備え、
   前記接続手段により前記外部コンピュータを複数のＣＰＵの何れかと接続させた状態で、前記外部コンピュータによりデバッガを実行することを特徴とする試験装置のデバッグシステム。

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