KR20020086612A - 웨이퍼 레벨에서 스택 다이 집적 회로 칩 패키지를형성하는 방법 - Google Patents

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Abstract

웨이퍼 레벨 패키징 방법은 스택 이중/다중 다이 집적 회로 패키지(91)를 생산한다. 방법에 있어서, 2 개의 웨이퍼 중의 크기가 작은 다이스(15)를 갖는 웨이퍼는 금속 재분배 과정을 통해서 처리되며, 다음에 솔더 볼(solder ball)이 부착된다. 다음에 상기 웨이퍼는 각각의 다이 사이즈 볼 그리드 어레이 패키지로 잘려지게 된다. 크기가 큰 다이스(25)를 갖는 웨이퍼 상에서, 다이 부착 접착 재료(18)는 다이 사이즈 BGA(Ball Grid Array) 패키지 중의 하나를 부착하기 위한 것인 각각의 다이 사이트 위치의 전면 상에 침착된다. BGA 다이 패키지의 뒷면은 접착 재료 상에 배치되고 경화된다. 와이어본딩 작업은 다이 사이즈 BGA 패키지로부터의 신호를 바닥 다이의 회로에 접속한다. 에폭시와 같은 코팅 재료(80)는 웨이퍼 상에 배치되어 와아어본드 리드를 덮고 다음에 이 어셈블리는 경화된다. 다음에, 상기 스택 다이 웨이퍼는 각각의 스택 다이 IC 패키지(91)로 싱귤레이트[단체화(單體化)]된다.

Description

웨이퍼 레벨에서 스택 다이 집적 회로 칩 패키지를 형성하는 방법{METHOD OF FORMING A STACKED-DIE INTEGRATED CIRCUIT CHIP PACKAGE ON A WAFER LEVEL}
칩 패키지는 오염 및 손상으로부터 집적 회로 칩을 보호하는데 사용되며, 집적 회로 칩 또는 다이스[dice; 다이(die)의 복수형]를 외부 인쇄 회로 기판 상에 또는 직접적으로 전자 제품에 접속하기 위한 영속적이고 실질적인 전기적 리드 시스템을 제공하는데 사용된다. 다중 칩 집적(IC) 회로 패키지를 단일 칩 캐리어 상에 제공하는 것은 이점이 많다. 칩과 신호/전력선 사이에 낮은 인덕턴스와 낮은 커패시턴스를 제공하고, 매우 밀집된 인터커넥션 네트워크를 공급하는 기판 상에 다중 칩을 직접 배치함으로써, 패키지 밀도 및 시스템 성능을 개선할 수 있다. 다중 칩 패키지는 칩과 칩 간격을 최소화하고 기판 상에 장착된 칩들 사이의 유도성 불연속과, 용량성 불연속을 감소시킨다. 부가적으로, 세라믹 기판 상의 더 좁고 더 짧은 와이어들은 인쇄 회로 기판 인터커넥션들보다 매우 작은 커패시턴스 및 인덕턴스를 갖는다. 집적 회로 패키지의 풋프린트(footprint) 또는 회로 기판 상의 점유 면적을 증가시키지 않고 메모리를 증가시키기 위해, 복수 개의 동형 IC 칩들을 동일한 칩 패키지 내에 적층하는 것이 유리한 경우가 많다.
종래 기술에 있어서, 다중 칩 패키지를 구성하는 각각의 개별적인 다이스 쌍 또는 그룹에 대해 패키지를 제작하는 것이 일반적이었다. 다른 것들은 웨이퍼 레벨에서, 즉, 각각의 개별적인 다이가 웨이퍼 상에서 형성된 후, 웨이퍼가 각각의 칩으로 다이스되기 전에, IC 패키지를 형성할 수 있도록 하는 것이 편리하다는 것이 인식되고 있다. 이것에 의해서, 칩 패키지를 보다 용이하게 대량 생산할 수 있고 웨이퍼 상에 매트릭스 포맷으로 배열된 여러 칩 패키지를 모두 한번에 제조 및 시험할 수 있다. 이것은 IC 칩의 패키징과 시험 공정에 있어서의 시간 및 비용을 절감할 수 있게 한다.
종래 기술의 대부분의 웨이퍼 레벨 패키징 방식은 단일 집적 회로 다이의 패키징을 포함한다. 다중 다이스를 포함하는 다른 패키징 방식은 종종 복수 개의 웨이퍼를 적층함으로써 반도체 소자를 형성하려고 한다. 예컨대, 발명자가 볼(Ball)인 미국 특허 제5,952,725호에는 상부 웨이퍼와 하부 웨이퍼를 적층함으로써 회로 밀도를 증가시키기 위한 방법이 개시되어 있고, 상기 상부 웨이퍼와 하부 웨이퍼 각각은 그 각 표면 상의 특정 영역에 제작된 회로를 구비한다. 상기 상부 웨이퍼는 하부 웨이퍼의 뒷면 상에 도포되는 접착제 층에 의해서 하부 웨이퍼와 서로 뒷면이 접착된다. 웨이퍼는 각 웨이퍼 상의 상보 회로가 수직 배열로 되도록 배열된다. 다음에, 접착된 웨이퍼 쌍은 다이싱(dicing) 동안, 웨이퍼를 고정시키기 위해 그 자체가 접착 필름에 부착된다. 접착된 웨이퍼 쌍은 각각의 다이 쌍 또는 1 개 이상의다이 쌍을 포함하는 웨이퍼 부분으로 다이스될 수 있다. 발명자가 크로닌(Cronin) 등인 미국 특허 제5,872,025호에는 각각의 소자들을 적층하기 위한 대안으로서 웨이퍼를 적층함으로써 준비되는 적층형 3 차원 소자가 개시되어 있다. 수개의 웨이퍼 상에는 칩 영역들이 형성되고, 각 칩 영역은 절연체가 채워진 트랜치에 의해 둘러싸여 있다. 다음에 웨이퍼는 칩 영역과 적층되고 라미네이팅에 의해 서로 일체로 결합된다. 웨이퍼의 적층물을 라미네이팅한 후, 칩의 적층물이 에칭, 다이싱 또는 다른 공정들에 의해 분리된다.
전체 웨이퍼가 서로 배열되고, 함께 접착되며, 각각의 다이 쌍으로 다이스되는 전술한 바와 같은 방법에 있어서의 한가지 문제점은 모든 각각의 다이가 양호할 것이며 적절하게 작용할 것이라고 보증할 수 없다는 것이다. 예컨대, 웨이퍼를 배열함에 있어서, 양호한 다이는 "불량" 다이 또는 적절하게 작용하지 않는 다이와 함께 배열될 수 있다. 양호한 다이 및 불량 다이 양자를 포함하는 결합된 스택 다이 패키지는 결국 불량 스택 다이 패키지가 될 것이고, 폐기되어야만 할 것이다. 이것은 많은 양호한 다이스의 낭비를 초래한다.
본 발명의 목적은 웨이퍼 상의 모든 실리콘 다이스가 일시에 패키징되도록 하는 스택 다이 IC 패키지 형성 방법을 제공하고 스택 다이 패키지에 대한 풋프린트가 가장 적을 수 있는 집적 회로 패키지를 생산하는 것이다.
본 발명의 다른 목적은 스택 다이 패키지 내에 양호한 다이스만이 조립되는 스택 다이 집적 회로 칩 패키지를 형성하는 방법을 제공하여 양호한 다이스의 낭비를 최소화하는 것이다.
본 발명은 통상적으로 집적 회로 칩 패키지에 관한 것으로, 보다 구체적으로는 웨이퍼 레벨에서 스택 다이(stacked-die) 집적 회로 패키지를 형성하기 위한 방법에 관한 것이다.
도 1은 각각이 상부 표면 상에 형성된 복수의 다이스를 갖는 제1 실리콘 웨이퍼 및 제2 실시콘 웨이퍼의 사시도.
도 2 및 도 3은 제2 웨이퍼의 금속 재분배 과정을 나타내는 도 1에 도시한 제2 웨이퍼(11)의 단면 2-2의 단면도.
도 4는 솔더 볼들이 부착된 후의 도 1에 도시한 제2 웨이퍼로부터의 다이스 중의 하나의 사시도.
도 5 내지 도 8은 본 발명의 방법을 사용하여 IC 패키지를 형성하는 데에 사용되는 여러 공정 단계를 도시하는 도 1에 도시한 제1 웨이퍼의 단면 5-5의 단면도.
도 9는 도 5 내지 도 8의 공정 단계를 완료한 후, 도 1의 제1 웨이퍼의 윗면도.
도 10은 본 발명의 방법에 의해 형성된 최종 IC 패키지의 단면도.
상기 목적은 웨이퍼 상의 모든 반도체 다이스가 일시에 패키징될 수 있고, 스택 이중/다중 다이 집적 회로 패키지를 생산할 수 있는 웨이퍼 레벨 패키징법으로 달성되었다. 생산된 패키지는 스택 다이 패키지에 대한 풋프린트가 가장 적을 수 있는 실제 칩 크기 패키지이다. 방법에 있어서, 2 개의 웨이퍼 중에서 크기가 작은 다이스를 갖는 웨이퍼는 금속 재분배 과정을 통해서 처리될 수 있고, 다음에 솔더 볼(solder ball)이 부착된다. 웨이퍼는 각각의 다이 사이즈 볼 그리드 어레이 패키지(die-size ball-grid array package)로 잘려진다. 크기가 큰 다이스를 갖는 웨이퍼 상에는 다이 부착 접착 재료가 다이 사이즈 BGA(Ball Grid Array) 패키지 중의 하나의 부착물에 지정된 각 다이 사이트 위치의 전면에 증착된다. BGA 다이 패키지의 뒷면은 접착 재료 상에 배치되고 경화된다. 와이어본딩 작업은 다이 사이즈 BGA 패키지로부터 웨이퍼 상에 형성된 바닥 다이의 회로에 신호들을 접속한다. 에폭시와 같은 코팅 재료는 웨이퍼 상에 배치되어 와이어본드 리드를 덮고 다음에 어셈블리는 경화된다. 한편 여전히 웨이퍼 매트릭스 형태인 완료된 스택 다이는 최종 시험 또는 병렬 시험을 쉽게 인덱싱하는 것을 용이하게 한다. 다음에, 스택 다이 웨이퍼는 각각의 스택 다이 IC 패키지로 싱귤레이트[singulate; 단체화(單體化)]된다. 본 발명의 방법에 의해서 동일 기능 또는 상이한 기능을 갖는 다이스가 단일 IC 패키지로 결합될 수 있다.
도 1을 참조하면, 제1 실리콘 웨이퍼(21)와 제2 실리콘 웨이퍼(11)를 도시하였다. 비록 실리콘이 대표적인 재료이지만, 다른 반도체 재료가 역시 사용될 수 있다. 각각의 웨이퍼(21, 11)는 그 위에 제작된 복수 개의 마이크로 회로를 구비한다. 이 마이크로 회로는 각각의 칩 또는 다이스의 매트릭스 내에 배열된다. 도 1에 도시한 바와 같이, 제1 웨이퍼(21) 상의 다이스(24, 25)는 제2 웨이퍼(11) 상의 다이스(14, 15)보다 크다. 복수 개의 알루미늄 본딩 패드(23, 16)는 각각의 웨이퍼(21, 11) 상의 각각의 칩의 주변 둘레에 배열된다. 이 칩들은 여전히 웨이퍼 매트릭스 형태로 있는 동안 시험이 실행되어 어떤 칩이 적절하게 작용하고 어떤 칩이 적절하게 작용하지 않는지를 판정할 수 있다.
도 2를 참조하면, 제2 웨이퍼(11)는 상부 표면(19) 둘레에 배열된 복수 개의 와이어 본딩 패드(16)를 갖는다. 이들 본딩 패드(16)는 본 발명의 칩 패키지 내에 패키징된 경우 각각의 개별적인 다이의 접속점으로서 사용될 수 있고, 또는 상기 웨이퍼(11)의 상부 표면(19)은 금속 재분배 과정이 실행될 수 있다. 상기 금속 재분배 과정은 와이어본드 패드에 접속되는 금속 트레이스를 본뜨고, 다음에 각각의 다이스 내의 땜납 패드 위치로 트레이스 루트를 정한다. 재분배 층의 야금술은 실리콘 다이 재료에 대한 양호한 접착력과 소자의 응용에 대한 충분한 전기적 특성을 을 갖어야 한다. 와이어본딩 패드 접속점에서, 상기 야금술은 알루미늄 또는 금 와이어를 사용하여 와이어 접속 가능하게 되어야 한다. 땜납 패드 사이트에서의 야금술은 각각의 다이스 상에 믿을 수 있는 납땜 가능한 부착물에 대하여 적절하게 되어야 한다.
도 3을 참조하면, 금속 재분배 층의 하나의 유형을 도시하였다. 이 금속 재분배 층 및 이 유형의 금속 재분배 층을 형성하기 위한 방법이 본 발명의 양수인에게 양수된 미국 특허 출원 번호 제 09/434,711호에 개시되었고, 본 명세서에 인용되어 있다. 도 3을 참조하면, 수동화(passivization)층(41)은 웨이퍼 표면 상에 형성되고 3 금속층 구조(40)는 본딩 패드(16)와 수동화층(41) 상에 형성된다. 상기 3 금속층 구조(40)는 알루미늄층(43), 니켈층(45), 구리층(47)으로 구성된다. 다음에 제2 수동화층(49)이 3 금속층(40) 상에 형성된다. 어셈블리는 에칭되어 구리 재료의 땜납 패드(52)와 알루미늄 재료로 만들어진 와이어본딩 패드(60)가 형성된다.다음에, 솔더 볼(50)은 땜납 패드(52) 상에 배치될 수 있다. 솔더 볼(50)은 프리폼된 솔더 볼의 기계적인 운송을 통하여 땜납 패드(52) 상에 배치될 수 있다. 대안으로서, 상기 솔더 볼(50)은 땜납 페이스트를 스크린 프린팅 또는 스텐실 프린팅함으로써 형성될 수 있다. 다음에 상기 땜납은 역류하여 패키징된 솔더 볼을 형성한다. 솔더 볼(50)은 웨이퍼의 전체 표면 상의 일정한 완전한 매트릭스와 같은 바라는 어떠한 유형의 패턴으로도 공급된다.
이 시점에, 상기 제2 웨이퍼(11)는 개개의 칩 내로 다이스된다. 도 4와 도 1을 참조하면, 각 다이(15)는 충분히 작게 될 수 있는 크기이므로 상기 다이(15)는 제1 웨이퍼(21) 상의 공간(26)에 꼭 맞고, 따라서 상기 다이(15)가 상기 웨이퍼(21) 상에 적층되는 경우 다이(15)는 상기 제1 웨이퍼(21)의 다이스(24, 25)의 본딩 패드(23)를 침범하지 않을 것이다. 도 4에 도시한 바와 같이, 복수 개의 솔더 볼(50)과 와이어본딩 패드(60)는 다이(15)의 상부 표면(12) 상에 배열된다.
도 5를 참조하면, 상부 표면 상에 알루미늄 본딩 패드(23)가 배치되어 있는 제1 웨이퍼(21)의 단면 5-5가 도시된다. 위에서 언급한 바와 같이, 상기 웨이퍼(21)는 각각의 다이스(24, 25)의 매트릭스 내에 배열된다. 도 6을 참조하면, 제2 웨이퍼로부터의 다이스(14, 15)는 상기 제1 웨이퍼(21)의 상부 표면 상에 배열된다. 볼 그리드 어레이 형태인 상기 다이스(14, 15)는 바닥 웨이퍼(21) 상에 각각의 상부 다이 볼 그리드 어레이를 배치함에 있어서 정확도를 제공하기 위하여 선택 및 배치 기계를 사용하여 상기 웨이퍼(21) 상에 배치될 수 있다. 상기 다이스(14, 15)는 웨이퍼(21)의 각각의 다이스(24, 25) 상의 와이어본드 패드(23)가 노출되도록 배열되어야 한다. 상기 웨이퍼(21)에 상기 다이스(14, 15)를 부착하기 위해 페이스트 형태 또는 프리폼된 필름의 형태인 에폭시 또는 열가소성 물질 등과 같은 접착 재료(18)가 상기 웨이퍼(21)의 상부 표면에 침착된다. 자동 페이스트 조제 장비는 페이스트 재료를 침착하는 데에 사용될 수 있고 또는 접착제가 프리폼 상태에 있다면 선택 및 배치 장비가 사용될 수 있다. 다이스(14, 15)의 뒷면은 접착 재료(18)에 배치된다. 다음에 다이 본드 접착제는 경화된다.
도 7을 참조하면, 각각의 상부 다이스로부터 웨이퍼(21) 상의 각각의 바닥 다이스에 신호를 접속하기 위해 와이어본딩 동작이 수행된다. 예컨대, 상부 다이(15)를 하부 다이(25)와 접속하기 위해, 금 와이어본드 리드(70)가 상부 다이(15)의 와이어본드 패드(60)로부터 웨이퍼(21) 상의 바닥 다이(25)의 와이어본드 패드(23)에 접속된다. 이 접속은 표준 와이어본드 기술을 사용하여 실행된다. 다음에, 도 8을 참조하면, 에폭시와 같은 코팅 재료가 와이어본드 리드(70)를 덮는데 사용된다. 수직 공간의 사용을 최소화하기 위해 이 코팅 재료의 결과적인 높이를 최소화하는 것이 중요하다. 다음에 코팅 재료(80)는 경화된다. 이 시점에, 패키지 시험이 웨이퍼 매트릭스 형태로 실행될 수 있다. 도 9를 참조하면, 상부 다이(15)는 웨이퍼(21)의 각 다이(25)의 상부 상에 배치되었다. 와이어본드 리드(70)는 상부 다이(15)의 본딩 패드(16)를 하부 다이(25)의 본딩 패드(23)에 접속하는 데에 사용된다. 밀봉 재료(encapsulant material)(80)는 와이어본드 리드(70) 모두를 밀봉하지만 솔더 볼(50)과 다이스의 상부 표면(12)은 덮지 않는다.
도 10을 참조하면, 제1 웨이퍼가 개개의 칩 다이 패키지(91)로 싱귤레이트 또는 다이스된다. 싱귤레이션을 위한 통상적인 기술이 다이아몬드 또는 수지 물질 톱날로 웨이퍼를 자르는데 사용된다. 다시 패키지 시험이 웨이퍼가 개개의 칩 패키지(91)로 싱귤레이트된 후에 또한 실행될 수 있다. 다음에, 본 발명의 완료된 스택 다이 BGA 패키지(91)는 종래 기술 BGA 패키지에 사용된 바와 같은 동일한 방법으로 최종 사용자의 인쇄회로 기판에 장착될 수 있다. 본 발명의 스택 다이 BGA 패키지는 작은 다이(15)와 큰 다이(25) 모두를 포함하고 큰 다이(25)와 동일한 풋프린트를 가지므로, IC 패키지에 기인하는 추가적인 공간을 필요로 하지 않는다. 또한, 2 개의 모든 웨이퍼가 서로 적층되는 종래 기술 방법에 대립되는 것으로서 제2 웨이퍼로부터의 각각의 다이스는 제1 웨이퍼 상에 각각 배치되기 때문에, 임의의 양호한 다이스의 낭비를 최소화하기 위해 제2 웨이퍼의 공지된 양호한 다이스는 제1 웨이퍼의 공지된 양호한 다이스와 정렬될 수 있다. 부가적으로, 또한, 본 발명의 방법은 단일 IC 패키지 내에 2 개의 다이스 이상을 적층하기 위해 다중 다이스에 대해 반복될 수 있고, 따라서 인쇄 회로 기판 상에 사용되는 요구되는 공간의 크기를 증가시킴이 없이 IC 패키지의 메모리를 증가시킨다.

Claims (10)

  1. 웨이퍼 레벨에서 스택 다이 집적 회로 칩 패키지를 형성하는 방법에 있어서,
    제1 반도체 웨이퍼와 제2 반도체 웨이퍼-상기 각각의 반도체 웨이퍼는 복수 개의 다이스를 포함하고, 상기 제2 웨이퍼의 복수 개의 다이스는 상기 제1 웨이퍼의 복수 개의 다이스보다 크기가 작으며, 상기 제1 및 제2 웨이퍼의 복수 개의 다이스의 각각은 그 제1 표면에 배치된 복수 개의 본딩 패드를 구비함-를 제공하는 단계와,
    상기 제2 웨이퍼의 복수 개의 다이스의 제1 표면의 복수 개의 복수 개의 본딩 패드에 복수 개의 상호 접속부를 부착하는 단계와,
    상기 제2 웨이퍼를 복수 개의 각각의 다이스로 다이싱하는 단계와,
    상기 제1 웨이퍼 상에 복수 개의 패키지 구조를 형성하기 위하여 상기 제2 웨이퍼의 각각의 다이스-각각의 다이의 뒷면은 상기 제1 웨이퍼의 제1 면에 배치 및 부착됨-를 상기 제1 웨이퍼에 부착하는 단계와,
    상기 각각의 다이스의 복수 개의 본딩 패드를 상기 제1 웨이퍼의 복수 개의 다이스의 복수 개의 본딩 패드에 접속하는 단계와,
    상기 제1 웨이퍼를 복수 개의 각각의 스택 다이 집적 회로 패키지로 다이싱하는 단계를 포함하는 스택 다이 집적 회로 칩 패키지 형성 방법.
  2. 제1항에 있어서, 상기 복수 개의 상호 접속부를 상기 제2 웨이퍼의 복수 개의 다이스의 제1 표면의 복수 개의 본딩 패드에 부착하는 단계 이전에, 복수 개의 와이어본드 패드 및 상호 접속부 패드를 형성하기 위해 상기 제2 웨이퍼의 제1 표면에 금속 재분배 층을 형성하는 단계를 더 포함하는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  3. 제2항에 있어서, 상기 상호 접속부는 상기 제2 웨이퍼의 금속 재분배 층 상의 상호 접속부 패드에 부착되는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  4. 제2항에 있어서, 상기 각각의 다이스의 복수 개의 와이어본드 패드는 상기 제1 웨이퍼의 복수 개의 본딩 패드에 접속되는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  5. 제1항에 있어서, 상기 각각의 다이스의 복수 개의 와이어본드 패드를 상기 제1 웨이퍼의 복수 개의 본딩 패드에 접속하는 단계는 복수 개의 본딩 리드에 의해 이루어지는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  6. 제5항에 있어서, 상기 각각의 다이스의 복수 개의 와이어본드 패드를 상기 제1 웨이퍼의 복수 개의 본딩 패드에 접속하는 단계 이후에, 코팅 재료를 상기 복수 개의 본딩 리드 위에 도포하는 단계를 더 포함하는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  7. 제6항에 있어서, 상기 코팅 재료는 에폭시인 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  8. 제1항에 있어서, 상기 각각의 다이스의 복수 개의 와이어본드 패드를 상기 제1 웨이퍼의 복수 개의 본딩 패드에 접속하는 단계 이후에, 상기 제1 웨이퍼 상의 패키지 구조를 시험하는 단계를 더 포함하는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  9. 제1항에 있어서, 상기 복수 개의 상호 접속부는 복수 개의 솔더 볼(solder ball)인 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
  10. 제1항에 있어서, 상기 각각의 다이스는 접착 재료에 의해 상기 제1 웨이퍼에 부착되는 것인 스택 다이 집적 회로 칩 패키지 형성 방법.
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