CN100334699C - 制作晶片背面内连接导线的方法 - Google Patents
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Abstract
首先提供一晶片，该晶片利用一上盖晶片加以保护，且包括至少一电路元件以及至少一金属连接垫。接着于该晶片背面形成一屏蔽层，并利用该屏蔽层进行一第一蚀刻工艺，以去除未被该屏蔽层遮蔽的该晶片以形成一圆弧形状的缺口。之后去除该屏蔽层，并进行一第二蚀刻工艺以暴露出该金属连接垫。最后于该晶片背面形成一内连接导线。
Description
技术领域
本发明涉及一种制作晶片背面内连接导线的方法，特别是涉及一种利用晶片背面内连接导线达到晶片级封装(wafer level chip scale package，WLCSP)的方法。
背景技术
集成电路(integrated circuit，IC)的封装方式大致可区分为引脚插入型(pinthrough hole，PTH)与表面安装型(surface mounting technology，SMT)二大类，其中球栅阵列(ball grid array，BGA)封装为目前应用最广泛的一种SMT封装型态。请参考图1，图1为一BGA封装体10的示意图。如图1所示，BGA封装体10包括一封装基板12、一晶粒(die)14利用一银胶层16粘着于封装基板12的表面，以及一封盖层18覆盖于晶粒14与封装基板12的表面。晶粒14包括一电路布局(图未示)，以及多个与电路布局(图未示)相电连接的金属连接垫20。封装基板12的下表面则包括多个呈阵列排列的锡球(solderbump)22。晶粒14的各金属连接垫20分别利用一导线24与相对应的锡球22电连接，藉此晶粒14可透过封装基板12的锡球22连接至一印刷电路板(printed circuit board，PCB)，并进一步与其它电子装置组成完整的电子系统。
然而由于半导体工艺线宽不断降低，电路布局的积集度因此不断提升，电路布局的输入输出端(I/O terminal)的数目亦随之增加。在此状况下BGA封装体10的尺寸势必增加以容纳为数众多的金属连接垫20，然而此举易造成封装基板12翘曲变形等问题。因此为解决BGA封装体10因尺寸过大所衍生的问题，晶粒级封装(chip scale package，CSP)的概念即应运而生。
CSP的定义为封装体的面积小于未封装前的裸晶的面积1.5倍以下，而利用各种封装技术制作的封装体在符合此一定义的条件下均可称之为CSP，例如利用缩小锡球间距方式的精细间距BGA(fine pinch ball grid array，FPBGA)，或是采倒装芯片(flip chip，FC)方式的封装体。
然而上述方式形成的CSP均具有未能克服的缺点或应用上的限制。就FP BGA而言，目前FP BGA虽然可以符合CSP的规格要求，然而FP BGA仍属于BGA技术，因此制作上必须面临芯片与封装基板之间的应力匹配问题，而且锡球间距有一定的限制，过小的锡球间距将使封装基板与印刷电路板之间的焊接产生问题。再者，利用引线焊接(wire bonding)方式连接芯片与封装基板的封装体由于必须保有引线焊接空间，因此封装体的面积无法进一步加以缩小。至于FC则利用锡球直接连接芯片正面与封装基板所形成，在此状况下封装体的面积虽较利用引线焊接方式连接的封装体的面积为小，但由于利用芯片正面与封装基板接合，因此无法应用于封装需要正面朝上的元件，例如光学感应元件或喷墨头元件的封装。
有鉴于此，申请人针对现有封装方法的缺点，提出一种制作晶片背面内连接导线的方法，藉此有效缩小封装体的面积达到超越CSP规格的WLCSP规格(封装体与裸晶的面积比接近1∶1)的要求，同时亦可应用于需要正面朝上的元件封装。
发明内容
因此本发明的主要目的在提供一种制作晶片背面内连接导线的方法，以解决上述现有技术的缺点。
根据本发明的一优选实施例，提供一种制作晶片背面内连接导线的方法。首先提供一晶片，该晶片正面利用一上盖晶片加以保护，且该晶片包括至少一电路元件设置于该晶片正面以及至少一金属连接垫设于该晶片正面并与该电路元件电连接。接着于该晶片背面形成一屏蔽层，并于该屏蔽层与该金属连接垫相对应的位置形成一开口。随后利用该屏蔽层由该晶片背面进行一各向同性蚀刻工艺，以去除未被该屏蔽层遮蔽的该晶片以形成一圆弧形状的缺口。之后去除该屏蔽层，并进行一蚀刻工艺，由该晶片背面全面去除该晶片直至暴露出该金属连接垫。最后于该晶片背面形成一内连接导线。
由于本发明的方法将内连接导线制作于晶片的背面，因此可大幅缩小封装体的体积。同时晶片于封装后才进行切割，因此具有批次生产、成本低并兼容于标准半导体工艺的优点。
为了便于更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制者。
附图说明
图1为一BGA封装体的示意图。
图2至图9为本发明一优选实施例制作晶片背面内连接导线方法的示意图。
简单符号说明
10 BGA封装体 12 封装基板
14 芯片 16 银胶层
18 封盖层 20 金属连接垫
22 锡球 24 导线
30 晶片 32 电路元件
34 金属连接垫 36 上盖晶片
38 接合层 40 屏蔽层
42 开口 44 缺口
46 绝缘层 48 光致抗蚀剂层
50 开口 52 内连接导线
具体实施方式
请参考图2至图9，图2至图9为本发明一优选实施例制作晶片背面内连接导线方法的示意图。首先如图2所示，提供一晶片30，且晶片30包括至少一电路元件32设置于晶片30的正面以及至少一金属连接垫34设于晶片30的正面并与电路元件32电连接，同时晶片30上方另有一上盖晶片36，并利用一接合层38与晶片30接合，藉以保护晶片30的正面。其中于本实施例中上盖晶片36利用接合层38与晶片30接合，接合层38的材料可使用常用的接合材料，如光致抗蚀剂、环氧树脂(epoxy)或UV胶等，然而上盖晶片36与晶片30的接合方式亦可视接合效果而采用其它方式，如阳极接合或等离子体辅助接合等方式。另外，若电路元件32为感光元件，如CMOS或CCD感光元件，则上盖晶片36则需使用透明材料。
如图3所示，接着由晶片30的背面进行一晶片薄化工艺，以缩减晶片30的厚度。其中本实施例利用二阶段的薄化工艺，包括先进行一第一薄化工艺，利用一粗磨(grinding)工艺或一研磨(polishing)工艺，或分别进行一粗磨工艺与一研磨工艺，在不造成晶片30受损的前提下先快速磨除部分晶片30。接着进行第二薄化工艺，利用一化学机械研磨(CMP)、一等离子体蚀刻与一湿式蚀刻等工艺，或进行上述工艺的组合，全面地由晶片30的背面将晶片30的厚度进一步缩减至100微米之下。此外值得注意的是，本发明亦可利用常用于硅覆绝缘基底(silicon on insulator，SOI)晶片的薄化技术，例如Smartcut、Nanocleave或Eltran等晶片薄化技术，达到薄化晶片的目的。
如图4所示，于晶片30的背面形成一屏蔽层40，并在与金属连接垫34相对应的位置定义出一开口42。其中本实施例中屏蔽层40使用光致抗蚀剂材料，并利用曝光与显影工艺直接形成开口42，然而屏蔽层40亦可视需求使用非光致抗蚀剂材料，如氧化层或氮化层，并利用蚀刻方式形成开口42。接着如图5所示，进行一各向同性蚀刻工艺，例如一反应性离子蚀刻(reactiveion etching，RIE)工艺或一湿式蚀刻工艺，去除开口42内的部分晶片30，以于晶片30的背面形成一缺口44，且此时金属连接垫34并未暴露出来。
如图6所示，去除晶片30的背面作为屏蔽层40的光致抗蚀剂层，并由晶片30的背面进行一全面性蚀刻工艺，去除部分晶片30直至暴露出金属连接垫34，并使缺口44的侧壁呈现向外开放的碗状，亦即缺口44的侧壁与晶片30法线的角度小于90度的状态。由上述可知，本实施例利用二阶段的蚀刻方式，先利用一各向同性蚀刻工艺使缺口44的侧壁形成圆弧形状，接着再利用一蚀刻工艺由晶片30的背面全面性地去除晶片30，使缺口44的侧壁形成向外开放的状态，以确保后续内连接导线的沉积效果，同时并暴露出金属连接垫34。另外，若屏蔽层40的材料为非光致抗蚀剂材料，则亦可应用In-situ方式直接于进行蚀刻工艺时利用不同反应物与参数加以去除屏蔽层40以及除部分晶片30，直至暴露出金属连接垫34。
另外值得注意的是除上述利用二阶段蚀刻方式形成具有平坦开放的侧壁的方式外，本发明亦可利用单一蚀刻工艺达到相同的效果。举例来说，利用一各向异性蚀刻工艺(例如一等离子体蚀刻工艺)，去除缺口44内的晶片30以使缺口44的侧壁与晶片30法线的角度小于90度。另外，利用一湿式蚀刻(例如利用氢氧化钾作为蚀刻液)，并配合适当的参数调配，亦可使蚀刻沿晶片30的晶格排列方向进行，进而使缺口44的侧壁形成约54.7度的角度，以利后续内连接导线的形成。
如图7所示，进行一沉积工艺，例如一等离子体辅助化学气相沉积(PECVD)工艺，于晶片30的背面全面沉积一绝缘层46，接着并于绝缘层46的表面涂布一光致抗蚀剂层48，再利用曝光与显影工艺于光致抗蚀剂层48相对应金属连接垫34的位置形成一开口50。接着如图8所示，进行一蚀刻工艺，例如一反应性离子蚀刻工艺，去除开口50内的绝缘层46，以暴露出金属连接垫34。
最后如图9所示，去除光致抗蚀剂层48，并于晶片30的背面制作出内连接导线52。其中于本实施例中，内连接导线52的制作利用一沉积工艺先于绝缘层46与金属连接垫34的表面沉积一导电层，如一金属层，接着再利用一光致抗蚀剂图案(图未示)，对导电层进行蚀刻工艺，以定义出内连接导线52的图案，最后再去除光致抗蚀剂图案(图未示)以完成本发明内连接导线52的制作。然而内连接导线52的制作亦可视需要采取其它方式，例如利用荫罩(shadow mask)配合薄膜技术，如物理气相沉积，直接于晶片30的背面定义出内连接导线52的图案。
本发明的特征在于晶片30的背面形成内连接导线52，并利用至少一蚀刻工艺于晶片30的背面形成具有平坦与向外开放侧壁的开口44，如此一来可避免开口44的侧壁过于陡直而影响后续导电层的沉积效果，进而可确保内连接导线52的电性表现。同时当晶片30的背面的内连接导线52形成后，即可直接由晶片30的背面利用锡球、倒装芯片或其它方式与封装基板接合进行封装，并待封装完成后再进行晶片30的切割。因此本发明具有批次生产、成本低并兼容于标准半导体工艺的优点。
相较于现有技术于晶片的正面制作金属连接垫，并利用引线焊接方式或倒装芯片方式进行封装的方式，本发明直接于晶片的背面形成内连接导线，因此可有效缩小封装体的面积，以符合CSP甚至是WLCSP的要求。此外，本发明制作晶片背面内连接导线的方法，不仅可应用于对尺寸要求严格的IC元件或微机电元件等元件的封装，还可应用于感光元件或是喷墨头元件等需正面朝上的元件的封装。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (30)
1.一种制作晶片背面内连接导线的方法，该晶片具有一晶片正面与一晶片背面，且该晶片包括至少一设置于该晶片正面的电路元件以及至少一设于该晶片正面并与该电路元件电连接的连接垫，该晶片正面上还包括一上盖晶片，该方法包括：
于该晶片背面形成一屏蔽层，且该屏蔽层包括至少一与该连接垫相对应的开口；
利用该屏蔽层由该晶片背面进行一第一蚀刻工艺，以去除未被该屏蔽层遮蔽的该晶片以形成一缺口；
去除该屏蔽层；以及
于该晶片背面形成一内连接导线。
2.如权利要求1所述的方法，其中该上盖晶片利用一接合层与该晶片正面接合。
3.如权利要求1所述的方法，其中该上盖晶片利用阳极接合方式与该晶片正面接合。
4.如权利要求1所述的方法，其中该上盖晶片利用等离子体辅助接合方式与该晶片正面接合。
5.如权利要求1所述的方法，还包括于该晶片背面形成该屏蔽层之前，先对该晶片背面进行一晶片薄化工艺。
6.如权利要求5所述的方法，其中该晶片薄化工艺包括选择性地进行一粗磨(grinding)工艺、一研磨(polishing)工艺、一化学机械研磨工艺、一湿式蚀刻工艺或一等离子体蚀刻工艺，或进行上述五种工艺的任意组合。
7.如权利要求5所述的方法，其中该晶片薄化工艺为一应用于硅覆绝缘基底(silicon on insulator，SOI)芯片的薄化工艺。
8.如权利要求5所述的方法，其中于进行完该晶片薄化工艺后，该晶片的厚度小于100微米。
9.如权利要求1所述的方法，其中于进行完该第一蚀刻工艺后，该缺口的侧壁呈现一圆弧形状，且此时该连接垫并未暴露。
10.如权利要求9所述的方法，其中该第一蚀刻工艺为一各向同性蚀刻工艺。
11.如权利要求10所述的方法，于去除该屏蔽层之后还包括进行一第二蚀刻工艺，由该晶片背面全面去除该晶片直至暴露出该连接垫。
12.如权利要求1所述的方法，其中于进行完该第一蚀刻工艺后，该缺口的侧壁呈现一向外倾斜状态，且此时该连接垫呈现一暴露状态。
13.如权利要求12所述的方法，其中该第一蚀刻工艺为一各向异性蚀刻工艺。
14.如权利要求1所述的方法，其中形成该内连接导线的步骤包括：
于该晶片背面形成一绝缘层，且该绝缘覆盖该晶片背面、该缺口内的该晶片与该连接垫；
于该晶片背面形成一光致抗蚀剂层，且该光致抗蚀剂层包括一开口，暴露出该连接垫；
去除未被该光致抗蚀剂层遮蔽的该绝缘层，以暴露出该连接垫；
去除该光致抗蚀剂层；以及
于该晶片背面定义出该内连接导线的图案。
15.如权利要求14所述的方法，其中该内连接导线的图案利用沉积与蚀刻技术加以定义。
16.如权利要求14所述的方法，其中该内连接导线的图案利用一荫罩(shadow mask)并配合薄膜技术加以定义。
17.如权利要求1所述的方法，其中该连接垫为一金属连接垫。
18.一种制作晶片背面内连接导线的方法，其包括：
提供一晶片，该晶片具有一晶片正面与一晶片背面，且该晶片正面利用一上盖晶片加以保护，该晶片包括至少一设置于该晶片正面的电路元件以及至少一设于该晶片正面并与该电路元件电连接的连接垫；
于该晶片背面形成一屏蔽层，且该屏蔽层包括至少一与该连接垫相对应的开口；
利用该屏蔽层由该晶片背面进行一第一蚀刻工艺，以去除未被该屏蔽层遮蔽的该晶片以形成一缺口，且该缺口的侧壁呈现一圆弧形状；
去除该屏蔽层；
进行一第二蚀刻工艺，由该晶片背面全面去除该晶片直至暴露出该连接垫；以及
于该晶片背面形成一内连接导线。
19.如权利要求18所述的方法，其中该上盖晶片利用一接合层与该晶片正面接合。
20.如权利要求18所述的方法，其中该上盖晶片利用阳极接合方式与该晶片正面接合。
21.如权利要求18所述的方法，其中该上盖晶片利用等离子体辅助接合方式与该晶片正面接合。
22.如权利要求18所述的方法，还包括该晶片背面进行一晶片薄化工艺。
23.如权利要求22所述的方法，其中该晶片薄化工艺包括选择性地进行一粗磨(grinding)工艺、一研磨(polishing)工艺、一化学机械研磨工艺、一湿式蚀刻工艺或一等离子体蚀刻工艺，或进行上述五种工艺的任何组合。
24.如权利要求22所述的方法，其中该晶片薄化工艺为一应用于硅覆绝缘基底(silicon on insulator，SOI)芯片的薄化工艺。
25.如权利要求22所述的方法，其中于进行完该晶片薄化工艺后，该晶片的厚度小于100微米。
26.如权利要求18所述的方法，其中形成该内连接导线步骤包括：
于该晶片背面形成一绝缘层，且该绝缘覆盖该晶片背面、该缺口内的该晶片与该连接垫；
于该晶片背面形成一光致抗蚀剂层，且该光致抗蚀剂层包括一开口，暴露出该连接垫；
去除未被该光致抗蚀剂层遮蔽的该绝缘层，以暴露出该连接垫；
去除该光致抗蚀剂层；以及
于该晶片背面定义出该内连接导线的图案。
27.如权利要求26所述的方法，其中该内连接导线的图案利用沉积与蚀刻技术加以定义。
28.如权利要求26所述的方法，其中该内连接导线的图案利用一荫罩(shadow mask)并配合薄膜技术加以定义。
29.如权利要求18所述的方法，其中该第一蚀刻工艺为一各向同性蚀刻工艺。
30.如权利要求18所述的方法，其中该连接垫为一金属连接垫。
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