JP2003526922A - ウェハレベルにスタック型ダイ集積回路チップパッケージを形成する方法 - Google Patents

ウェハレベルにスタック型ダイ集積回路チップパッケージを形成する方法

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JP2003526922A
JP2003526922A JP2001566185A JP2001566185A JP2003526922A JP 2003526922 A JP2003526922 A JP 2003526922A JP 2001566185 A JP2001566185 A JP 2001566185A JP 2001566185 A JP2001566185 A JP 2001566185A JP 2003526922 A JP2003526922 A JP 2003526922A
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Abstract

(57)【要約】 スタック型双数／複数ダイ集積回路パッケージ（９１）を作製するウェハレベルパッケージング法である。この方法では、２つのウェハのうちのより小さなサイズのダイ（１５）を有するウェハが金属再分散処理を通じて処理され、その後はんだボールが取付けられる。このウェハはこの後ソーイングされ、個別のダイサイズのボールグリッドアレイパッケージになる。より大きなサイズのダイ（２５）を有するウェハ上には、ダイに付着した接着材料（１８）が、ダイサイズのＢＧＡパッケージのうちの１つの取付けのための各ダイ部位の場所の表に堆積される。ＢＧＡダイパッケージの裏側は接着材料上に配置され、硬化される。ワイヤボンディング作業により、ダイサイズのＢＧＡパッケージからの信号が底部ダイの回路に接続される。エポキシなどの被覆材料（８０）がウェハ上に堆積されてワイヤボンドリードを覆い、それからこのアセンブリは硬化される。その後、スタック型ダイウェハにシンギュレーションが施され、個別のスタック型ダイＩＣパッケージ（９１）が形成される。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、広義には集積回路チップパッケージに関し、より具体的には、ウェ
ハレベルでスタック型ダイ集積回路パッケージを形成する方法に関する。
【０００２】
【背景技術】
チップパッケージは、集積回路チップを汚染および損傷から保護するために、
また集積回路チップもしくはダイを外部印刷回路基板上または直接電子製品内部
に接続するための耐久性がありかつ丈夫な導線システムを提供するために、用い
られる。単一チップのキャリアに対してマルチ（複数）チップ集積回路（ＩＣ）
パッケージを設けることには多くの利点がある。複数のチップを基板上に直接配
置することにより、チップと信号／電力線との間に低インダクタンスおよび低キ
ャパシタンス接続をもたらし、また非常に高密度の配線ネットワークを供するの
で、パッケージング密度およびシステム性能を向上することができる。このマル
チチップパッケージにより、チップ同士の間隔が最小になり、基板上に装着され
るチップ間のインダクタンス的およびキャパシタンス的な不連続性が減じられる
。さらに、セラミック基板上のワイヤをより狭く短くすることにより、キャパシ
タンスおよびインダクタンスが印刷回路基板の配線よりもかなり低くなる。集積
回路パッケージのフットプリント（すなわち回路基板上に占める面積）を増すこ
となくメモリを増やすために、同じチップパッケージ内に複数の同一のＩＣチッ
プを積層することが有利な場合が多い。
【０００３】 先行技術において、マルチチップパッケージを構成するダイの個々の対または
群の各々に対してパッケージを作製することが慣用となっている。ＩＣパッケー
ジをウェハレベルで、すなわち、個別の各ダイをウェハ上に形成した後でかつそ
のウェハが個別のチップへとダイシングされる前に、形成できると有利であろう
ことに気づいた者もある。こうすると、チップパッケージの大量生産がより容易
になり、ウェハ上にマトリクス形式で配置された複数のチップパッケージをすべ
て一度に製造および試験することができるようになる。これにより、ＩＣチップ
のパッケージングおよび試験の処理工程において時間および費用を減じることが
できる。
【０００４】 先行技術のウェハレベルのパッケージング方式の多くは、単一の集積回路ダイ
のパッケージングに関するものである。この他のパッケージング方式で複数のダ
イに関するものは、複数のウェハを積層することにより半導体装置を形成しよう
としているものが多い。たとえば、ボール（Ball）の米国特許第５，９５２，７
２５号には、上側ウェハおよび下側ウェハ（各々がそれぞれの表面上の特定の領
域に作製された回路を有する）を積層することにより回路密度を増すための方法
が開示される。上側ウェハと下側ウェハとは、下側ウェハの裏側に接着剤の層を
与えることにより、裏面同士が接着される。これらのウェハは、各ウェハ上の相
補的な回路が垂直なアライメントになるように整列される。接着されたウェハの
対はこの後、それ自体が接着膜に取付けられ、ダイシングの間中ウェハが動かな
いようにする。この接着されたウェハの対は、個々のダイの対または１つ以上の
ダイの対を含むウェハ部分へとダイシングされ得る。クローニン（Cronin）他の
米国特許第５，８７２，０２５号には、個別の装置を積層する代わりにウェハを
積層することにより作製されるスタック型３次元装置が開示される。複数のウェ
ハ上にチップ領域が形成され、各チップ領域は絶縁体で充填されたトレンチによ
り取り囲まれている。これらのウェハにはこの後チップ領域が整列して積層され
、これらはラミネーション（lamination）によって接合される。ウェハのスタッ
クを積層した後、チップのスタックは、エッチング、ダイシングまたはその他の
処理によって分離される。
【０００５】 上述のような、ウェハ全部が互いに整列され、接着され、その後個別のダイの
対へとダイシングされるという方法に関する問題の１つは、個々のダイのすべて
が「良好」であり適切に機能するという保証がないことである。たとえば、ウェ
ハの整列において、良好なダイが「不良」なダイすなわち適切に機能しないダイ
と整列されるおそれがある。良好なダイと不良なダイとの両方を含む、組合され
たスタック型ダイパッケージは、最終的には不良なスタック型ダイパッケージと
なり、廃棄しなければならなくなる。この結果、多くの良好なダイが無駄になっ
てしまう。
【０００６】 本発明の目的は、ウェハ上のシリコンダイのすべてを一度にパッケージングで
き、スタック型ダイパッケージに対して可能な限り最小のフットプリントを有す
る集積回路パッケージを生成する、スタック型ダイＩＣパッケージの形成方法を
提供することである。
【０００７】 本発明のさらなる目的は、良好なダイのみをスタック型ダイパッケージに組み
立て、良好なダイの無駄を最小にする、スタック型集積回路チップパッケージの
形成方法を提供することである。
【０００８】
【発明の概要】
上記の目的は、ウェハ上のすべての半導体ダイを一度にパッケージングするこ
とを可能にし、スタック型双数／複数ダイ集積回路パッケージを作製する、ウェ
ハレベル・パッケージング法により達成されている。作製されるパッケージは、
スタック型ダイパッケージに対して可能な限り最小のフットプリントを有する真
のチップサイズパッケージである。この方法では、２つのウェハのうちのより小
さなサイズのダイを有するウェハを金属再分散処理を通じて処理することができ
、その後はんだボールが取付けられる。このウェハは、個々のダイサイズのボー
ル・グリッド・アレイ・パッケージへとソーイングされる。より大きなサイズの
ダイを有するウェハ上では、ダイに付着した接着材料が、ダイサイズのＢＧＡパ
ッケージのうちの１つを取付けることを意図する各ダイ部位の場所の表面に堆積
される。ＢＧＡダイパッケージの裏側は接着材料の上に配置され、硬化される。
ワイヤボンディング作業により、ダイサイズのＢＧＡパッケージからの信号がウ
ェハに形成された底部ダイの回路に接続される。エポキシなどの被覆材料がウェ
ハ上に配置されてワイヤボンドリードを覆い、その後このアセンブリは硬化され
る。完成したスタック型ダイは、まだウェハマトリクスの形態であるが、最終試
験または並行試験のためのインデックス付けを容易にする。その後、スタック型
ダイのウェハは、個々のスタック型ＩＣパッケージへとシンギュレーションされ
る。本発明の方法により、同じまたは異なる機能を有するダイを組合せて単一の
ＩＣパッケージを形成することが可能になる。
【０００９】
【発明を実施するための最良の様態】
図１を参照して、第１のシリコンウェハ２１および第２のシリコンウェハ１１
が示される。シリコンが代表的な材料であるが、他の半導体材料を用いることも
できる。ウェハ２１、１１の各々はその上に作製された複数の超小型回路を有す
る。超小型回路は個々のチップまたはダイのマトリクスの形態で配置される。図
１に示すように、第１のウェハ２１上のダイ２４、２５は第２のウェハ１１上の
ダイ１４、１５より大きい。各ウェハ２１、１１上の各チップの周囲には複数の
アルミニウムボンディングパッド２３、１６が配置される。チップはまだウェハ
マトリクスの形態である間に試験され、いずれのチップが適切に機能しておりい
ずれのチップが適切に機能していないかが決定され得る。
【００１０】 図２を参照して、第２のウェハ１１は、上面１９のまわりに配置された複数の
ワイヤボンディングパッド１６を有する。本発明のチップパッケージ内へのパッ
ケージングの際にこれらのボンディングパッド１６が個々のダイの各々に対する
接続点として用いられ得るか、またはウェハ１１の上面１９が金属再分散処理を
経験し得る。この金属再分散処理により、ワイヤボンドパッドに接続する金属ト
レースがパターニングされ、その後これらのトレースは各ダイ内部のはんだパッ
ドの場所に経路付けられる。再分散層の冶金（metallurgy）はシリコンのダイ材
料に対して優れた接着性を持つべきであり、また装置の適用に対して十分な電気
的特性を有するべきである。ワイヤボンディングパッドの接続点において、この
冶金はアルミニウムまたは金のワイヤを用いてワイヤボンディング可能であるべ
きである。はんだパッド部位における冶金は、ダイの各々への確実なはんだ付け
可能な取付けに適しているべきである。
【００１１】 図３を参照して、あるタイプの金属再分散層が示される。この金属再分散層お
よびこのタイプの金属再分散層を形成する方法は、米国特許出願連続番号第０９
／４３４，７１１号に開示されており、これは本発明の譲受人に譲渡され、ここ
に引用により援用されている。図３を参照して、パッシベーション層４１がウェ
ハ面の上に形成され、３つの金属からなる層構造４０がボンディングパッド１６
およびパッシベーション層４１の上に形成される。３つの金属からなる層構造４
０は、アルミニウムの層４３、ニッケルの層４５および銅の層４７からなる。第
２のパッシベーション層４９がこの後３つの金属の層４０の上に形成される。こ
のアセンブリは、銅材料のはんだパッド５２およびアルミニウム材料からなるワ
イヤボンディングパッド６０が形成されるように、エッチングされる。その後、
はんだパッド５２上にはんだボール５０が配置され得る。これらのはんだボール
５０は、予備成形されたはんだボールを機械的に移動させること（mechanical t
ransfer）によってはんだパッド５２上に配置され得る。これに代えて、はんだ
ボール５０は、スクリーンまたはステンシルの印刷はんだペーストにより形成さ
れ得る。このはんだはこの後リフローイングされ、パッケージングされたはんだ
ボールが形成される。はんだボール５０は所望のいかなるタイプのパターンにも
適用され、たとえばウェハの全面にわたる均一な完全なマトリクスなどとして適
用される。
【００１２】 この点で、第２のウェハ１１は個々のチップにダイシングされる。図４および
図１を参照して、各ダイ１５は、ダイ１５が第１のウェハ２１上に積層されたと
きにウェハ２１のダイ２４、２５のボンディングパッド２３の上に侵入しないよ
うに、第１のウェハ２１上の空間２６に嵌まるほど十分に小さなサイズである。
図４に示すように、複数のはんだボール５０およびワイヤボンディングパッド６
０が、ダイ１５の頂面１２に配置される。
【００１３】 図５を参照して、第１のウェハ２１の断面５−５が示され、ウェハ２１の頂面
にはアルミニウムのボンディングパッド２３が配置されている。上述したように
、ウェハ２１は個々のダイ２４、２５のマトリクスになるように構成されている
。図６を参照して、第２のウェハからのダイ１４、１５が第１のウェハ２１の頂
面に配置される。ボールグリッドアレイ形式になっているダイ１４、１５が、ピ
ックアンドプレイス機を用いてウェハ２１上に配置され得ることにより、頂部の
ダイボールグリッドアレイの各々を底部のウェハ２１に正確に配置することがで
きる。ダイ１４、１５は、ウェハ２１のダイ２４、２５の各々の上にワイヤボン
ドパッド２３が露出されるように配置されるべきである。ダイ１４、１５をウェ
ハ２１に取付けるために、エポキシまたは熱可塑性物質などの接着材料１８が、
ペーストの形態または予備成形された膜の形態で、ウェハ２１の頂面に配置され
る。ペースト材料を配置するためには自動ペーストディスペンサ装置を用いるこ
とができ、接着剤が予備成形物である場合は、ピックアンドプレイス装置が用い
られ得る。ダイ１４、１５の裏側は接着材料１８に配置される。このダイボンド
用接着剤は、この後硬化される。
【００１４】 図７を参照して、ワイヤボンディング動作はこの後、頂部ダイの各々からの信
号をウェハ２１上の底部ダイの各々に接続するために、導通される。たとえば、
上方のダイ１５を下方のダイ２５に接続するために、金のワイヤボンドリード７
０が、頂部ダイ１５のワイヤボンドパッド６０からウェハ２１上の底部ダイ２５
のワイヤボンドパッド２３に接続される。これは、標準のワイヤボンド技術を用
いて行なわれる。この後、図８を参照して、エポキシなどの被覆材料を用いて、
ワイヤボンドリード７０を覆う。縦方向の空間の使用を最小にするためには、こ
の被覆材料の最終的な高さを最小にすることが重要である。被覆材料８０はこの
後、硬化される。この点で、ウェハマトリクスの形態でパッケージ試験が行われ
得る。図９を参照して、頂部ダイ１５が、ウェハ２１の各ダイ２５の頂部に配置
されている。ワイヤボンドリード７０を用いて、上方のダイ１５のボンディング
パッド１６が下方のダイ２５のボンディングパッド２３に接続される。封入材料
８０はワイヤボンドリード７０のすべてを覆うが、はんだボール５０およびダイ
の頂面１２は覆わない。
【００１５】 図１０を参照して、この後、第１のウェハがシンギュレーションまたはダイシ
ングされ、個々のチップダイパッケージ９１が形成される。シンギュレーション
のためのの慣用の技術は、ダイヤモンドまたはレジノイドの鋸歯を有するウェハ
ソー（wafer saw）を用いるものである。再び、ウェハが個々のチップパッケー
ジ９１へとシンギュレーションされた後にも、パッケージ試験が行われ得る。本
発明のスタック型ダイＢＧＡパッケージ９１の完成品は、先行技術のＢＧＡパッ
ケージに対して用いられるのと同じ態様で、エンドユーザの印刷回路基板上に装
着され得る。本発明のスタック型ダイＢＧＡパッケージは、より小さなダイ１５
とより大きなダイ２５との両方を含み、より大きなダイ２５と同じフットプリン
トを有するので、ＩＣパッケージによってさらなる空間が要求されることはない
。さらに、第２のウェハからのダイの各々は、２つのウェハ全体が積み重ねられ
る先行技術の方法とは対照的に、第１のウェハ上に個別に配置されるので、第２
のウェハの公知の良好なダイは、すべての良好なダイの無駄を最小にするために
、第１のウェハの公知の良好なダイと整列され得る。さらに、本発明の方法は、
単一のＩＣパッケージに２より多い数のダイを積層するために複数のダイに対し
て繰返すこともできるので、印刷回路基板において用いられるべく要求される空
間の量を増すことなく、ＩＣパッケージのメモリを増やすことができる。
【図面の簡単な説明】
【図１】 各ウェハが頂面上に形成された複数のダイを有する、第１および
第２のシリコンウェハの斜視図である。
【図２】 第２のウェハの金属再分散処理を表わす、図１に示す第２のウェ
ハ１１の断面２−２の断面図である。
【図３】 第２のウェハの金属再分散処理を表わす、図１に示す第２のウェ
ハ１１の断面２−２の断面図である。
【図４】 はんだボールが取付けられた後の、図１に示す第２のウェハから
のダイの１つの斜視図である。
【図５】 本発明の方法を用いてＩＣパッケージを形成するのに用いられる
処理工程を示す、図１に示す第１のウェハの断面５−５の断面図である。
【図６】 本発明の方法を用いてＩＣパッケージを形成するのに用いられる
処理工程を示す、図１に示す第１のウェハの断面５−５の断面図である。
【図７】 本発明の方法を用いてＩＣパッケージを形成するのに用いられる
処理工程を示す、図１に示す第１のウェハの断面５−５の断面図である。
【図８】 本発明の方法を用いてＩＣパッケージを形成するのに用いられる
処理工程を示す、図１に示す第１のウェハの断面５−５の断面図である。
【図９】 図５から図８の処理工程の完了後の、図１の第１のウェハの上面
図である。
【図１０】 本発明の方法によって形成されたＩＣパッケージの完成品の断
面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年６月１４日（２００２．６．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ウェハレベルにスタック型ダイ集積回路チップパッケージを
    形成する方法であって、 第１の半導体ウェハおよび第２の半導体ウェハを提供するステップを含み、ウ
    ェハの各々が複数のダイを含み、第２のウェハの複数のダイの大きさは第１のウ
    ェハの複数のダイより小さく、第１および第２のウェハの複数のダイの各々が、
    その第１の面上に配置された複数のボンディングパッドを有し、前記方法はさら
    に、 第２のウェハの複数のダイの第１の面の複数のボンディングパッドに複数の相
    互配線を取付けるステップと、 第２のウェハを複数の個別のダイへとダイシングするステップと、 第２のウェハの個別のダイを第１のウェハに取付けるステップとを含み、個別
    のダイの裏面は第１のウェハの第１の面上に配置されかつ取付けられて第１のウ
    ェハの複数のパッケージ構造を形成し、前記方法はさらに、 個別のダイの複数のボンディングパッドを第１のウェハの複数のダイの複数の
    ボンディングパッドに接続するステップと、 第１のウェハを複数の個別のスタック型ダイ集積回路パッケージへとダイシン
    グするステップとを含む、方法。
  2. 【請求項２】 複数の相互配線を第２のウェハの複数のダイの第１の面の複
    数のボンディングパッドに取付けるステップの前に、第２のウェハの第１の面に
    金属再分散層を形成して複数のワイヤボンドパッドおよび相互配線パッドを形成
    するステップをさらに含む、請求項１に記載の方法。
  3. 【請求項３】 前記相互配線が、第２のウェハの金属再分散層上の相互配線
    パッドに取付けられる、請求項２に記載の方法。
  4. 【請求項４】 個別のダイの複数のワイヤボンドパッドが、第１のウェハの
    複数のボンディングパッドに接続される、請求項２に記載の方法。
  5. 【請求項５】 個別のダイの複数のワイヤボンドパッドを第１のウェハの複
    数のボンディングパッドに接続するステップが、複数のボンディングリードによ
    り行なわれる、請求項１に記載の方法。
  6. 【請求項６】 個別のダイの複数のワイヤボンドパッドを第１のウェハの複
    数のボンディングパッドに接続するステップの後に、複数のボンディングリード
    にわたって被覆材料を与えるステップをさらに含む、請求項５に記載の方法。
  7. 【請求項７】 被覆材料がエポキシである、請求項６に記載の方法。
  8. 【請求項８】 個別のダイの複数のワイヤボンドパッドを第１のウェハの複
    数のボンディングパッドに接続するステップの後に、第１のウェハ上のパッケー
    ジ構造を試験するステップをさらに含む、請求項１に記載の方法。
  9. 【請求項９】 複数の相互配線が複数のはんだボールである、請求項１に記
    載の方法。
  10. 【請求項１０】 個別のダイが、接着材料により第１のウェハに取付けられ
    る、請求項１に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143710B2 (en) 2008-11-06 2012-03-27 Samsung Electronics Co., Ltd. Wafer-level chip-on-chip package, package on package, and methods of manufacturing the same

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6511901B1 (en) * 1999-11-05 2003-01-28 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
JP4757398B2 (ja) * 2001-04-24 2011-08-24 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100480909B1 (ko) 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW536764B (en) * 2002-04-30 2003-06-11 Walsin Advanced Electronics Method for multi-chip package and structure thereof
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6774640B2 (en) * 2002-08-20 2004-08-10 St Assembly Test Services Pte Ltd. Test coupon pattern design to control multilayer saw singulated plastic ball grid array substrate mis-registration
US6845901B2 (en) * 2002-08-22 2005-01-25 Micron Technology, Inc. Apparatus and method for depositing and reflowing solder paste on a microelectronic workpiece
ITMI20022767A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Processo per realizzare un dispositivo a semiconduttore
KR100574947B1 (ko) * 2003-08-20 2006-05-02 삼성전자주식회사 Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
KR100541395B1 (ko) 2003-09-09 2006-01-11 삼성전자주식회사 반도체칩 적층장치, 이것을 이용한 반도체 패키지의제조방법, 그리고 이러한 방법에 의하여 제조된 반도체패키지
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US6955949B2 (en) * 2003-10-16 2005-10-18 Kulicke & Soffa Investments, Inc. System and method for reducing or eliminating semiconductor device wire sweep
US6847122B1 (en) 2003-10-16 2005-01-25 Kulicke & Soffa Investments, Inc. System and method for preventing and alleviating short circuiting in a semiconductor device
US7179688B2 (en) * 2003-10-16 2007-02-20 Kulicke And Soffa Industries, Inc. Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method
US7132303B2 (en) * 2003-12-18 2006-11-07 Freescale Semiconductor, Inc. Stacked semiconductor device assembly and method for forming
US7268884B2 (en) * 2003-12-23 2007-09-11 Optoplan As Wavelength reference system for optical measurements
CN100334699C (zh) * 2004-09-22 2007-08-29 探微科技股份有限公司 制作晶片背面内连接导线的方法
US7355283B2 (en) 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US7646087B2 (en) * 2005-04-18 2010-01-12 Mediatek Inc. Multiple-dies semiconductor device with redistributed layer pads
US7622313B2 (en) * 2005-07-29 2009-11-24 Freescale Semiconductor, Inc. Fabrication of three dimensional integrated circuit employing multiple die panels
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
US7482251B1 (en) * 2006-08-10 2009-01-27 Impinj, Inc. Etch before grind for semiconductor die singulation
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
KR100784388B1 (ko) * 2006-11-14 2007-12-11 삼성전자주식회사 반도체 패키지 및 제조방법
KR100838491B1 (ko) * 2006-12-27 2008-06-16 동부일렉트로닉스 주식회사 반도체 소자 제조방법
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
CN101682133A (zh) * 2007-06-18 2010-03-24 泰科电子荷兰公司 用于互连表面安装设备和电路基片的连接器
JP5379685B2 (ja) * 2007-06-29 2013-12-25 株式会社アドバンテスト 試験装置
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US8461672B2 (en) * 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8415783B1 (en) * 2007-10-04 2013-04-09 Xilinx, Inc. Apparatus and methodology for testing stacked die
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US8722457B2 (en) * 2007-12-27 2014-05-13 Stats Chippac, Ltd. System and apparatus for wafer level integration of components
US8680662B2 (en) * 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US7897481B2 (en) * 2008-12-05 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. High throughput die-to-wafer bonding using pre-alignment
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8232140B2 (en) * 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
US8743561B2 (en) * 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US8817841B2 (en) * 2009-11-03 2014-08-26 Maxim Integrated Products, Inc. System and method of controlling modulation frequency of spread-spectrum signal
US8288203B2 (en) 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
KR101923531B1 (ko) 2011-12-23 2018-11-30 삼성전자주식회사 반도체 칩 본딩 장치
TWI473217B (zh) * 2012-07-19 2015-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
CN104795368B (zh) * 2014-01-17 2017-10-20 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
US10304802B2 (en) 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191224A (en) * 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
DE59406156D1 (de) * 1993-02-11 1998-07-16 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
JPH09186289A (ja) * 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
US5952725A (en) 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5938956A (en) * 1996-09-10 1999-08-17 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
JP3032964B2 (ja) * 1996-12-30 2000-04-17 アナムインダストリアル株式会社 ボールグリッドアレイ半導体のパッケージ及び製造方法
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
US6103548A (en) * 1997-09-17 2000-08-15 Motorola, Inc. Semiconductor device and method of manufacture
US5969427A (en) * 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
US6210992B1 (en) * 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143710B2 (en) 2008-11-06 2012-03-27 Samsung Electronics Co., Ltd. Wafer-level chip-on-chip package, package on package, and methods of manufacturing the same

Also Published As

Publication number Publication date
WO2001067511A2 (en) 2001-09-13
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EP1269538A2 (en) 2003-01-02
US6344401B1 (en) 2002-02-05
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