KR20020084963A - 인터럽트 처리 장치 - Google Patents
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Abstract
본 발명은 인터럽트 처리 장치에 관한 것으로, 우선 순위를 갖지 않는 불특정 다수의 인터럽트 발생부로 부터 다발적으로 인터럽트 처리가 요구될때 모든 인터럽트 발생에 대해서 중앙 처리부로 하여금 공정하게 인터럽트 처리가 될 수 있도록 한 인터럽트 처리 장치에 관한 것이다. 이를 위하여 본 발명은 인터럽트 감시 클럭에 의해 동기화 되어 소정개의 코-프로세서의 각각의 인터럽트 요구신호를 출력하는 인터럽트 감시부와; 클럭 발생 및 리셋부의 출력에 따라 상기 인터럽트 감시부의 클럭을 발생 및 억제시키는 인터럽트 감시 클럭 제어부와; 상기 인터럽트 감시부의 출력 및 상기 인터럽트 감시 클럭에 의해 상기 인터럽트 요구 신호를 유지 및 해제하여 출력하는 인터럽트 제어부와; 상기 인터럽트 제어부의 출력을 선택 신호에 의해 래칭하는 인터럽트 상태 래치부와; 상기 인터럽트 제어부의 출력값을 조합하여 출력하는 인터럽트 발생부와; 상기 인터럽트 상태 래치부의 데이터에 의해 상기 인터럽트 발생부의 출력을 확인하여 인터럽트 처리 기능을 수행하는 중앙 처리부와; 상기 중앙 처리부의 인터럽트 처리에 의해 데이타와 제어 신호 및 선택 신호를 출력하는 디코더부로 구성한 것을 특징으로 한다. 따라서 본 발명은 동등 레벨의 다수의 인터럽트를 가지는 통신 시스템에서의 인터럽트 처리시, 동시 다발적으로 요구해오는 인터럽트 신호에 대해 최소한의 처리지연을 가지며 공평하게 인터럽트 처리 할 수 있는 효과가 있다.
Description
본 발명은 인터럽트 처리 장치에 관한 것으로, 특히 우선 순위를 갖지 않는 불특정 다수의 인터럽트 발생부로 부터 다발적으로 인터럽트 처리가 요구될때 모든 인터럽트 발생에 대해서 중앙 처리부로 하여금 공정하게 인터럽트 처리가 될 수 있도록 한 인터럽트 처리 장치에 관한 것이다.
일반적으로, 인터럽트 처리장치는 주변 장치가 중앙 처리부(CPU: CENTERAL PROCESSING UNIT)로 보내는 인터럽트 요구 신호(IRQ; INTERRUPT REQUEST, 이하 인터럽트 요구신호로 표기함)에 의해 해당 인터럽트를 수행하게 된다. 이때 상기 중앙 처리부는 프로세서들의 인터럽트 요구 신호를 순차적으로 조사한 후에야 인터럽트를 처리한다. 이와 같은 종래의 기술을 첨부한 도면을 참조하여 설명한다.
도1은 종래 인터럽트 처리장치를 보인 예시도로서, 이에 도시된 바와 같이 소정개로 이루어져 각각의 신호메시지를 처리할 수 있도록 인터럽트 요구신호를 출력하는 코-프로세서부(11)와; 상기 인터럽트 요구신호(IRQ_SOURCE)가 동시에 발생하는지를 감시하고 우선 순위에 따라 인터럽트 신호(IRQ)를 출력하는 인터럽트 감시 및 발생부(12)와; 상기 코-프로세서부(11)의 상태를 확인하고 요구한 그 코-프로세서부(11)의 인터럽트를 처리하는 중앙 처리부(13)와; 상기 중앙 처리부(13)의 데이터 처리 및 제어하는데 필요한 상태 정보의 데이터 주기억 장소인 주 메모리부(14)와; 상기 중앙 처리부(13) 및 코-프로세서부(11)에서 필요로 하는 시스템 클럭과 상기 주 메모리부(14)에 동기용 클럭 신호를 인가하고 시스템의 리셋에 관여하는 클럭 발생 및 리셋부(15)와; 상기 중앙처리부(13)의 인터럽트 처리에 의해 데이타 및 제어 신호를 상기 코-프로세서부(11)에 인가하는 디코더부(16)로 구성된다.
상기 코-프로세서부(11)는 소정개로 이루어져 특정 프로토콜 정합 기능을 수행하며 외부 시스템과 물리적으로 정합하기 위한 물리적 정합회로로써, 외부 시스템에서 입력되는 프로토콜 프레임을 수신하여 헤더를 제거하고 순수 데이터만을 추출한 다음 중앙 처리부(13)에서 읽어들일 수 있도록 데이터를 저장하는 주 메모리부에 의해 신호 메세지 처리를 하게 된다.
또한, 상기 주 메모리부(14)는 중앙 처리부(13)인 XPC8260의 데이터 처리 및 제어 하는데 필요한 상태 정보, 신호 메세지 처리에 필요한 데이터의 주기억 장소이며 SDRAM(SYNCHRONOUS DYNAMIC ACCESS MEMORY)으로 구성되어 있다.
또한, 상기 디코더부(16)는 상기 통신 시스템에서의 수행 기능에 필요한 각종 자원 액섹스, 중앙 처리부의 해당 코-프로세서부의 초기화 및 상호 데이터 통신을 하는데 필요한 칩 선택신호 등을 중앙 처리부(13)에서 출력되는 어드레서,데이터, 제어신호 등을 기반으로 생성하여 상기 각 코-프로세서부(11)에 공급한다.
상기 클럭 발생 및 리셋부(15)는 상기 중앙처리부(13) 및 코-프로세서부(11)에서 필요로 하는 시스템 클럭과 상기 주 메모리부(14)에서 읽기/쓰기를 실행할 때 동기용으로 쓰이는 클럭을 생성하여 제공하며 전원 온/오프 및 리셋 스위치에 의한 시스템 리셋시 그 중앙처리부(13) 및 코-프로세서부(11)의 초기화를 실행한다.
즉, 종래에는 상기와 같은 과정에 의해 인터럽트 신호를 처리하여 상기 통신 기능을 수행하게 된다.
그러나, 상기와 같이 동작하는 종래 장치는 코-프로세서에서 인터럽트 요구신호를 출력하면 인터럽트 감시 및 발생부에서 취합하여 중앙처리부에 인가하면 중앙처리부에서 해당 통신 시스템에 존재하는 코-프로세서들을 차례로 조사하여 인터럽트를 수행하므로 5번째 코-프로세서에 인터럽트 요구가 들어오면 중앙 처리부에서 코-프로세서를 순차적으로 조사한 후에야 인터럽트 처리를 하게 되므로 프로토콜 처리를 하는데 있어서 불필요한 지연 현상을 발생시킨다. 또한, 상기 중앙처리부의 인터럽트 단자와 상기 코-프로세서의 인터럽트 요구단자가 각각 연결된 경우에는 동시에 인터럽트 요구신호가 발생될 시 우선처리 순위가 가장 낮은 인터럽트 요구신호는 높은 처리 순위의 인터럽트 요구신호에 밀려 제대로 처리되지 못하는 경우가 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 우선 순위가 없는 동등 레벨의 다수의 인터럽트 요구신호 처리시 인터럽트 감시클럭을 생성하여 이를 기준으로 각 코-프로세서부들로 부터 인터럽트 발생 여부를 체크하고 그 인터럽트 발생시 해당 인터럽트 처리가 완료될때 까지 인터럽트 감시 클럭 생성을 억제하고 새로운 인터럽트 처리 기능을 대기할 수 있도록 하여 각 코-프로세서부들로부터 불특정하게 동시 다발적으로 요구해 오는 인터럽트 요구신호에 대해 최소한의 처리 지연을가지게 함으로써 공평하게 인터럽트를 처리할 수 있도록한 인터럽트 처리 장치를 제공함에 그 목적이 있다.
도 1은 종래의 인터럽트 처리 장치를 보인 예시도.
도 2는 본 발명 인터럽트 처리 장치를 보인 예시도.
***도면의 주요부분에 대한 부호의 설명***
11: 코-프로세서 13: 중앙 처리부
15: 클럭 발생 및 리셋부 16: 디코더부
21: 인터럽트 감시 클럭 제어부 22: 인터럽트 감시부
23: 인터럽트 제어부 24: 인터럽트 발생부
25: 인터럽트 상태 래치부
상기와 같은 목적을 달성하기 위한 본 발명은, 인터럽트 감시 클럭에 의해 동기화 되어 소정개의 코-프로세서의 각각의 인터럽트 요구신호를 출력하는 인터럽트 감시부와; 클럭 발생 및 리셋부의 출력에 따라 상기 인터럽트 감시부의 클럭을 발생 및 억제시키는 인터럽트 감시 클럭 제어부와; 상기 인터럽트 감시부의 출력 및 상기 인터럽트 감시 클럭에 의해 상기 인터럽트 요구 신호를 유지 및 해제하여 출력하는 인터럽트 제어부와; 상기 인터럽트 제어부의 출력을 선택 신호에 의해 래칭하는 인터럽트 상태 래치부와; 상기 인터럽트 제어부의 출력값을 조합하여 출력하는 인터럽트 발생부와; 상기 인터럽트 상태 래치부의 데이터에 의해 상기 인터럽트 발생부의 출력을 확인하여 인터럽트 처리 기능을 수행하는 중앙 처리부와; 상기 중앙 처리부의 인터럽트 처리에 의해 데이타와 제어 신호 및 선택 신호를 출력하는 디코더부로 구성된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 인터럽트 처리 장치를 나타낸 예시도로서, 인터럽트 감시 클럭에 의해 동기화 되어 소정개의 코-프로세서(CO-PROCESSOR #1∼N)의 각각의 인터럽트 요구신호를 출력하는 인터럽트 감시부(22)와; 클럭 발생 및 리셋부(15)의 출력에 따라 상기 인터럽트 감시부(22)의 클럭을 발생 및 억제시키는 인터럽트 감시 클럭 제어부(21)와; 상기 인터럽트 감시부(22)의 출력 및 상기 인터럽트 감시 클럭에 의해 상기 인터럽트 요구 신호를 유지 및 해제하여 출력하는 인터럽트 제어부(23)와; 상기 인터럽트 제어부(23)의 출력을 선택 신호에 의해 래칭하는 인터럽트 상태 래치부(25)와; 상기 인터럽트 제어부(23)의 출력값을 조합하여 출력하는 인터럽트 발생부(24)와; 상기 인터럽트 상태 래치부(25)의 데이터에 의해 상기 인터럽트 발생부(24)의 출력을 확인하여 인터럽트 처리 기능을 수행하는 중앙 처리부(13)와; 상기 중앙 처리부(13)의 인터럽트 처리에 의해 데이타와 제어 신호 및 선택 신호를 출력하는 디코더부(16)로 구성된 것으로, 이와 같이 구성된 본 발명의 작용 및 효과를 상세히 설명한다.
코-프로세서부(11)와 디코더 회로부(16)와 클럭발생 및 리셋부(15)와 주메모리부(14) 및 중앙처리부(13)는 종래의 동작과 유사하다. 즉, 상기 코-프로세서부(11)는 특정 프로토콜 정합 기능을 수행하며 외부 시스템과 물리적으로 정합하기 위한 물리적 정합회로 및 외부 시스템에서 입력되는 프로토콜 프레임을 수신하여 헤더를 제거하고 순수 데이터만을 추출한다. 이에 의해 인터럽트 요구신호를 출력하고, 그 인터럽트 요구신호가 인터럽트 감시부(22)에 입력된다.
이때 상기 인터럽트 감시부(22)는 클럭 발생 및 리셋부(15)에서 인가된 기준 클럭을 기반으로 하여 인터럽트 감시클럭 제어부(21)에 의해 상승 시점을 기준으로 각 코-프로세서부(11)에서 발생되는 인터럽트 요구신호를 클럭킹하고 클럭의 상승 시점에 발생한 인터럽트를 각각의 코-프로세서(#1∼N)에 대하여 동시에 독립적으로 체크하여 그 결과를 인터럽트 제어부(23)에 인가한다.
여기서 상기 각각의 코-프로세서(#1∼N)에서 발생되는 인터럽트 요구신호의전위는 인터럽트가 발생시에 저전위로 유지되고 인터럽트가 발생하지 않을때는 고전위를 유지한다.
상기 인터럽트 제어부(23)는 상기 인터럽트 감시부(22)에서 상기 각각의 코-프로세서코-프로세서(#1∼N)에 대해 독립적으로 각각 체크되어 인가된 인터럽트 요구 결과를 독립적으로 계속 유지하며 그 각각의 결과를 인터럽트 발생부(24)와 상기 인터럽트 감시클럭 제어부(21)에 인가하며, 동시에 그 코-프로세서(#1∼N)중 누가 인터럽트 요구를 했는지 중앙 처리부(13)에서 읽어들일 수 있도록 인터럽트 상태 래치부(25)에도 그 결과값을 인가한다.
상기 인터럽트 상태 래치부(25)는 상기 인터럽트 제어부의 출력 신호 및 디코더부(16)에서 선택신호를 입력받아 상기 중앙 처리부(13)가 데이터를 액섹스 할 수 있도록 해준다.
한편, 인터럽트 발생부(24)는 인터럽트 제어부(23)에서 인가되는 상기 코-프로세서(#1∼N)의 인터럽트 결과값을 조합하여 중앙 처리부(13)로 인가한다.
즉, 인터럽트 발생시에는 저전위를 유지하므로 그 코-프로세서(#1∼N)중 어느 하나라도 인터럽트가 발생하면 인터럽트 발생부(24)에서 중앙처리부(13)로 인가되는 인터럽트 전위는 인터럽트 처리가 끝나고 상기 중앙 처리부(13)가 인터럽트 제어부(23) 내에 존재하는 해당 인터럽트 레지스터를 클리어 하기 전 까지 저전위를 유지하게 된다.
상기 중앙 처리부(13)는 인터럽트 발생부(24)로 부터 인터럽트 요구가 오면 우선 인터럽트 상태 래치부(25)를 액섹스하여 상기 코-프로세서(#1∼N)중 어디서인터럽트가 발생 했는지를 조사한 다음, 차례로 해당 그 코-프로세서(#1∼N)에 대한 인터럽트 처리 기능을 수행하게 된다. 해당 상기 코-프로세서(#1∼N)의 인터럽트 처리기능이 끝나면 상기 중앙 처리부(13)에서는 상기 인터럽트 제어부(23)를 액섹스하여 해당 코-프로세서의 인터럽트 레지스터를 클리어하여 인터럽트 요구를 해제하게 된다. 이때 해제시 인터럽트 전위는 저전위에서 고전위로 천이된다.
예를 들어 상기 인터럽트 발생부(24)로 부터 중앙 처리부(13)로 인터럽트 요구가 입력되어 상기 인터럽트 상태 래치부(25)를 액섹스하여 확인한 결과 상기 코-프로세서(#1∼N) 중 #3, 5, 7에서 동시에 인터럽트 요구가 들어왔다고 한다면 그 중앙 처리부(13)는 우선 #3에 대한 인터럽트 처리 기능을 수행한 후 상기 인터럽트 제어부(23)를 액섹스하여 그 코-프로세서(#3, 5, 7) 중 #3에 대한 인터럽트 레지스터를 고전위로 클리어 하여 그 #3의 인터럽트를 해제하게 된다.
이때, 인터럽트 발생부(24)에서 발생시킨 인터럽트 신호는 나머지 #5, 7에 대한 인터럽트 처리가 진행되지 않았으므로 계속 저전위를 유지하게 된다.
상기 과정에서와 같이 상기 중앙 처리부(13)는 상기 코-프로세서 #5, 7 에 대한 인터럽트 처리 기능을 차례로 수행한 후 상기 인터럽트 제어부(23)내의 해당 인터럽트 레지스터를 고전위로 클리어 하게 되면 상기 코-프로세서에서 발생된 상기 인터럽트 #3, 5, 7 에 대한 처리가 끝나게 되고, 이때 비로소 상기 인터럽트 발생부(24)에서 그 중앙 처리부(13)로 인가된 그 #3,5,7 에 대한 인터럽트 신호의 전위는 고전위 상태를 유지하게 된다.
이때, 상기 인터럽트 전위가 고전위 일때만 상기 코-프로세서 #1∼8로 부터오는 새로운 인터럽트 요구 신호를 받아들일 수 있게 된다.
또한, 상기 인터럽트 감시 클럭 제어부(21)는 클럭 발생 및 리셋부(15)로 부터 인가되는 기준 클럭을 기반으로 하여 상기 인터럽트 제어부(23)로 부터 인가되는 상기 코-프로세서 #1∼8에 대한 인터럽트 요구 결과를 조합하여 상기 인터럽트 감시부(22)에서 사용되어질 인터럽트 감시 클럭을 생성하는 기능을 담당한다.
이에 따라, 상기 인터럽트 제어부(23)에 인가되는 상기 코-프로세서 #1∼8로 부터의 인터럽트 요구 결과가 아무것도 없다면 그 인터럽트 제어부(23)에서 인터럽트 감시부(22)로 인가되는 클럭은 클럭 발생 및 리셋부(15)에 인가되는 기준 클럭과 동일한 클럭이 그 인터럽트 감시부(22)에 인가되며 인터럽트 감시부(22)에서는 상기 클럭의 상승 시점을 기준으로 그 코-프로세서 #1∼8로 부터 입력되는 인터럽트 신호를 계속 감시하게 된다. 이때 인터럽트 요구시에는 인터럽트 전위가 저전위로 천이된다.
상기에서 예시한 바와 같이 상기 코-프로세서 #3, 5, 7에서 동시에 인터럽트 요구신호가 출력 되었을시 상기 인터럽트 제어부(23)에서 상기 인터럽트 감시 클럭 제어부(21)로 인가되는 인터럽트 결과값은 저전위로 인가되고, 이와 동시에 그 인터럽트 감시 클럭 제어부(21)는 중앙 처리부(13)가 그 #3, 5, 7에 대한 인터럽트 처리 기능을 차례로 수행하고, 그 인터럽트 제어부(23)내에 있는 #3, 5, 7에 대한 인터럽트 레지스터를 고전위로 클리어 하기 전까지 그 인터럽트 감시부(22)에 인가되는 인터럽트 감시 클럭 발생기능을 억제하여 상기 코-프로세서 #1∼8 에서 요구하는 새로운 인터럽트를 체크하지 못하도록 한다.
즉, 상기 #3, 5, 7에 대한 인터럽트 처리 기능 수행중 입력되는 새로운 인터럽트는 그 #3, 5, 7 에 대한 인터럽트 처리가 완료될 때까지 대기 상태에 있게 된다.
따라서, 상기와 같은 본 발명은 우선 순위를 갖지 않은 동등 레벨의 다수 인터럽트 신호들을 상황에 따라 일정하게 처리 지연 기능을 가지면서 공평하게 인터럽트 요구에 대한 처리 기능을 수행할수 있게 한다.
이상에서 상세히 설명한 바와 같이 본 발명은 우선 순위가 없는 동등 레벨의 다수의 인터럽트 소스를 가지는 통신 시스템에서의 인터럽트 처리시, 인터럽트 감시 클럭을 생성하여 이를 기준으로 각 소스들로 부터의 인터럽트 발생 여부를 체크하고 인터럽트 발생시 해당 인터럽트 처리가 완료될 때까지 인터럽트 감시 클럭 생성을 억제하여 새로운 인터럽트 처리 기능을 대기할 수 있도록 함으로써 각 코-프로세서들로부터 불특정하게 동시 다발적으로 요구해오는 인터럽트 요구신호에 대해 최소한의 처리지연을 가지며 공평하게 인터럽트를 처리 할 수 있는 효과가 있다.
Claims (2)
- 인터럽트 감시 클럭에 의해 동기화 되어 소정개의 코-프로세서의 각각의 인터럽트 요구신호를 출력하는 인터럽트 감시부와; 클럭 발생 및 리셋부의 출력에 따라 상기 인터럽트 감시부의 클럭을 발생 및 억제시키는 인터럽트 감시 클럭 제어부와; 상기 인터럽트 감시부의 출력 및 상기 인터럽트 감시 클럭에 의해 상기 인터럽트 요구 신호를 유지 및 해제하여 출력하는 인터럽트 제어부와; 상기 인터럽트 제어부의 출력을 선택 신호에 의해 래칭하는 인터럽트 상태 래치부와; 상기 인터럽트 제어부의 출력값을 조합하여 출력하는 인터럽트 발생부와; 상기 인터럽트 상태 래치부의 데이터에 의해 상기 인터럽트 발생부의 출력을 확인하여 인터럽트 처리 기능을 수행하는 중앙 처리부와; 상기 중앙 처리부의 인터럽트 처리에 의해 데이타와 제어 신호 및 선택 신호를 출력하는 디코더부로 구성된 것을 특징으로 하는 인터럽트 처리 장치.
- 제 1항에 있어서, 상기 인터럽트 제어부는 인터럽트 감시부의 인터럽트 발생시 해당 인터럽트 처리가 완료될때까지 인터럽트 감시 클럭 생성을 유지시키고 최소한의 처리 지연후 해제하여 그 인터럽트를 처리하는 것으로 구성된 것을 특징으로 하는 인터럽트 처리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010024110A KR100767551B1 (ko) | 2001-05-03 | 2001-05-03 | 인터럽트 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010024110A KR100767551B1 (ko) | 2001-05-03 | 2001-05-03 | 인터럽트 처리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020084963A true KR20020084963A (ko) | 2002-11-16 |
| KR100767551B1 KR100767551B1 (ko) | 2007-10-16 |
Family
ID=27703563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010024110A KR100767551B1 (ko) | 2001-05-03 | 2001-05-03 | 인터럽트 처리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100767551B1 (ko) |
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| KR0129820B1 (ko) * | 1994-06-30 | 1998-04-15 | 김주용 | 인터럽트처리장치 및 그 방법 |
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- 2001-05-03 KR KR1020010024110A patent/KR100767551B1/ko not_active IP Right Cessation
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|---|---|
| KR100767551B1 (ko) | 2007-10-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120914 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130913 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140916 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150914 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |