KR960025067A

KR960025067A - 인터럽트 제어장치

Info

Publication number: KR960025067A
Application number: KR1019940037512A
Authority: KR
Inventors: 소경신
Original assignee: 김용현; 주식회사 큐닉스 컴퓨터
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-20

Abstract

본 발명은 인터럽트 제어장치에 관한 것으로, 특히 각각의 인터럽트 소스가 인에이블시 인터럽트 소스를 래치하는 인터럽트 소스 레치수단(10); 상기 인터럽트 소스 레치수단(10)에 레치된 인터럽트들의 우선순위를 결정하는 인터럽트 우선순위 결정수단(20); 상기 인터럽트 우선순위 결정수단(20)의 출력싱호에 따라 인터럽트 발생요구신호를 출력하는 인터럽트 요구신호 발생수단(30); 상기 인터럽트 요구신호 발생수단(30)의 인터럽트 요구신호에 따라 인터럽트 루틴이 처리되면 처리된 인터럽트를 해제하기 위해 상기 인터럽트 소스 레치수단(10)을 리셋시키는 인터럽트 소스 리셋수단(40); 인터럽트 소스를 구별하기 위한 백터값을 발생하는 인터럽트 벡터 레지스터 수단(60); CPU이 어드레스를 디코딩하여 상기 인터럽트 벡터 레지스터 수단(60)에 해당하는 번지를 할당하는 디코더수단(40)을 구비하여, 중앙처리장치 자체내의 인터럽트 처리부를 지원할 수 있으며 또한 인터럽트 제어장치만으로 프로그램상에서 인터럽트를 처리할 수 있는 효과가 있다.

Description

인터럽트 제어장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 일실시예의 구성 블록도, 제2도는 제1도 인터럽트 소스 래치부의 상세 회로도, 제3도는 제1도 인터럽트 요구신호 발생부의 상세 회로도.

Claims

각각의 인터럽트 소스가 인에이블시 인터럽트 소스를 레치하는 인터럽트 소스 레치수단(10); 상기 인터럽트 소스 레치수단(10)에 레치된 인터럽트들의 우선순위를 결정하는 인터럽트 우선순위 결정수단(20); 상기 인터럽트 우선순위 결정수단(20)의 출력신호에 따라 인터럽트 발생요구신호를 출력하는 인터럽트 요구신호 발생수단(30); 상기 인터럽트 요구 신호 발생수단(30)의 인터럽트 요구신호에 따라 인터럽트 루틴이 처리되면 처리된 인터럽트를 해제하기 위해 상기 인터럽트 소스 레치수단(10)을 리셋시키는 인터럽트 소스 레셋수단(40); 인터럽트 소스를 구별하기 위해 백터값을 발생하는 인터럽트 벡터 레지스터 수단(60); CPU의 어드레스를 디코딩하여 상기 인터럽트 벡터 레지스터 수단(60)에 해당하는 번지를 할당하는 디코더수단(40)을 구비하는 것을 특징으로 하는 인터럽트 제어장치.
제1항에 있어서, 상기 인터럽트 소스 레치수단(10)은, 시스템의 초기 리셋신호와 인터럽트 리셋신호를 반전시켜 부정 논리합하는 논리합 연산수단(13); 인터럽트 극성비트(polarity bit)와 인터럽트 소스를 배타적 논리합하는 배타 논리합 연산수단(11); 전원(Vcc)이 단자(T1)에 연결되고 접지(GND)가 입력단자(D1)에 연결되며 인터럽트 마스크 레지스터(12)가 단자(TE)에 연결되고 상기 논리합 연산수단(13)의 출력이 리셋단자에 연결되며 상기 배타적 논리합 연산수단(11)의 출력신호를 클럭신호로 입력받아 구동하는 레치수단(14); 상기 레치수단(14)의 출력단자(Q1)가 입력단자(D2)에 연결되고 상기 논리합 연산수단(13)의 출력신호가 리셋단자에 인가되며 시스템 클럭신호에 따라 구동되어 출력단자를 통해 인터럽트 신호(INIR)를 출력하는 레치수단(15)을 구비하는 것을 특징으로 하는 인터럽트 제어장치.
제1항에 있어서, 상기 인터럽트 요구신호 발생수단(30)은, 상기 인터럽트우선순위 결정수단(20)의 출력신호(A0,A1,A2)를 부정 논리합하는 부정 논리합 연산수단(31); 상기 부정 논리합 연산수단(31)의 출력신호와 인터럽트 요청 디세이블수단(32)의 출력신호를 부정 논리합하는 부정 논리합 연산수단(33); 상기 부정 논리합 연산수단(33)의 출력신호가 입력단자(D)에 인가되고, 시스템 리셋신호가 리셋단자에 인가되어 시스템 클럭 신호에 따라 구동하는 레치수단(35); 상기 레치수단(35)의 출력신호와 인터럽트 극성 비트(polarity bit)(34)를 배타적 논리합하여 인터럽트 요구신호(INTR)를 출력하는 배타적 논리합 연산수단(36); 상기 인터럽트 우선순위 결정수단(20)의 출력신호(A0)가 단자(T13)에 인가되고 상기 레치수단(35)의 출력단자가 단자(TE3)에 연결되며 출력단자(Q3)가 입력단자(D3)에 연결되고 시스템 리셋신호가 리셋단자에 인가되어 시스템 클럭신호에 따라 구동되는 레치수단(37A); 상기 인터럽트 우선순위 결정수단(20)의 출력신호(A1)가 단자(TI4)에 인가되고 상기 레치수단(35)의 출력단자(TE4)에 인가되며 출력단자(Q4)가 입력단자(D4)에 연결되고 시스템 리셋신호가 단자에 인가되어 시스템 클럭신호에 따라 구동되는 레치수단(37B); 상기 인터럽트 우선순위 결정수단(20)의 출력신호(A2)가 단자(TI5)에 인가되고 상기 레치수단(35)의 출력신호가 단자(TE5)에 인가되며 출력단자(Q5)가 입력단자(D5)에 연결되고 시스템 리셋신호가 단자에 인가되어 시스템 클럭신호에 따라 구동되는 레치수단(37C); 상기 레치수단(37A,B,C)의 출력신호를 인가받아 디코딩하는 디코딩 수단(38)을 구비하는 것을 특징으로 하는 인터럽트 제어장치.
제1항에 있어서, 상기 인터럽트 소스 리셋수단(40)은, 인터럽트 인식신호와 중앙 처리장치 인식신호 및 발생한 인터럽트 소스 값을 인에블시키는 신호를 입력받아 제1인터럽트 리셋신호를 출력하는 제1인터럽트 소스 리셋수단(51); 벡터 레지스터 신호와 발생한 인터럽트 소스 값을 인에블시키는 신호를 입력받아 제2인터럽트 리셋신호를 출력하는 제2인터럽트 소스 리셋수단(52); 상기 제1, 제2인터럽트 소스 리셋부(51,52)의 출력신호를 논리합하여 인터럽트 리셋신호를 출력하는 논리합 연산수단(53)을 구비하는 것을 특징으로 하는 인터럽트 제어장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.