KR20000032954A - 아비터 로직을 이용한 프로세서간 디피램 통신 회로 - Google Patents

Abstract

본 발명은 프로세서 사이에 DPRAM을 사용하고, 공유하고 있는 DPRAM의 동일한 어드레스를 두 프로세스가 동시에 접근하는 경우, 어드레스 충돌에 의한 부정확한 데이터 액세스를 방지하기 위한, 아비터 로직을 이용한 프로세서간 DPRAM 통신 회로에 관한 것이다. 본 아비터 로직을 이용한 프로세서간 디피램 통신 회로는 우선권을 가지고 데이터를 처리하는 마스터 프로세서, 이 마스터 프로세서와 상호 데이터 통신을 하는 슬레이브 프로세서, 두 개의 액세스 단자를 가지고 마스터 프로세서와 슬레이브 프로세서에 연결되는 DPRAM 및 마스터 프로세서와 슬레이브 프로세서 각각에 별도로 연결되어, 마스터 프로세서가 DPRAM을 액세스하고 있는 경우에는 슬레이브 프로세서가 동일한 어드레스에 대해 액세스를 하지 못하도록 중재하는 아비터 로직을 구비하여 이루어진다.

Description

아비터 로직을 이용한 프로세서간 디피램 통신 회로

본 발명은 프로세서와 프로세서간에 상호 데이터 통신을 위한 하드웨어 회로에 관한 것으로서, 특히 프로세서 사이에 디피램(Dual Port RAM : 이하 DPRAM라 칭한다)을 사용하고 공유하고 있는 DPRAM의 동일한 어드레스를 두 프로세스가 동시에 접근하는 경우, 어드레스 충돌에 의한 부정확한 데이터 액세스를 방지하기 위한, 아비터 로직(Arbiter Logic)을 이용한 프로세서간 DPRAM 통신 회로에 관한 것이다.

일반적으로, DPRAM이란 데이터의 입출력을 위한 신호의 액세스 단자를 두 개 설치한 RAM으로써, 한 쪽의 단자에서 데이터를 읽어 들이고 동시에 또 다른 단자에서 데이터를 입력할 수 있게되어 있어 기다리는 시간이 없어지므로 빠르게 데이터를 처리할 수 있다는 장점을 가진다.

도 1은 본 발명에 적용되는 일반적인 DPRAM 통신을 위한 회로도이다. 이를 참조하면, 두 개의 프로세서(10, 30)에서 DPRAM(20)을 액세스하는 경우, 특히 정해진 시간내에 많은 양의 데이터를 주고 받아야 경우에는 두 개의 프로세서(10, 30)가 동시에 DPRAM(20)을 상호 액세스할 수 있다.

하지만 상기와 같은 종래 기술에서는 DPRAM의 상호 액세스가 동시에 이루어짐으로써, 어드레스의 충돌로 인한 데이터의 유실 및 처리 시간의 지연이라는 문제가 제가된다.

따라서, 본 발명은 상기된 바와 같은 문제점을 해결하기 위하여 창안된 것으로, DPRAM 통신을 하는 서로 다른 두 개의 프로세서가 동시에 같은 메모리 영역을 사용하고자 하는 경우 발생할 수 있는 데이터의 유실을 막기 위하여 별도의 아비터 로직을 사용하는, 아비터 로직을 이용한 프로세서간 DPRAM 통신 회로를 제공하는 것을 목적으로 한다.

도 1 은 일반적인 DPRAM 통신을 위한 회로도.

도 2 는 본 발명에 따른 DPRAM 통신을 위한 회로도.

도 3 은 본 발명에 따른 아비터 로직의 블럭도.

도 4 는 본 발명에 따른 아비터 로직의 결과 파형도.

＜도면의 주요부분에 대한 부호의 설명＞

10, 30 : 프로세서 20, 120 : DPRAM

100 : 마스터 프로세서 110, 140 : 아비터 로직

130 : 슬레이브 프로세서 200 : 플립플롭 로직부

210 : 플립플롭 재설정부 220 : 칩 인에이블 생성부

상기와 같은 목적을 달성하기 위하여 창안된 본 발명에 따른 아비터 로직을 이용한 프로세서간 DPRAM 통신 회로는, 우선권을 가지고 데이터를 처리하는 마스터 프로세서, 상기 마스터 프로세서와 상호 데이터 통신을 하는 슬레이브 프로세서, 두 개의 액세스 단자를 가지고 상기 마스터 프로세서와 슬레이브 프로세서에 연결되는 DPRAM 및 상기 마스터 프로세서와 슬레이브 프로세서 각각에 별도로 연결되어, 상기 마스터 프로세서가 상기 DPRAM을 액세스하고 있는 경우 상기 슬레이브 프로세서가 동일한 어드레스에 대해 액세스를 하지 못하도록 중재하는 아비터 로직을 포함하여 이루어진다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

마스터 프로세서(Master Processor)와 슬레이브 프로세서(Slave Processor)는 DPRAM을 액세스함으로서 상호 데이터를 주고 받을 수 있다. DPRAM의 액세스는 먼저 액세스하고 있는 쪽이 우선권을 가지게 되며, 사용중임을 알릴 수 있는 방법이 비지 신호(Busy signal)를 상대편에게 주는 것이다.

이러한 비지 신호의 발생은 마스터 프로세서와 슬레이브 프로세서가 동시에 DPRAM의 동일한 어드레스를 액세스하는 경우에 일어나며, 이 경우 먼저 어드레스를 사용하고 있는 쪽이 DPRAM을 사용하기 위해 나중에 액세스한 프로세서 쪽으로 비지 신호를 주도록 되어 있다.

도 2는 본 발명에 따른 DPRAM 통신을 위한 회로도이다.

일반적으로 사용되는 DPRAM(120)은 두 개의 액세스 단자가 존재하며, 왼쪽은 마스터 프로세서(100)에 연결되어 있고, 오른쪽은 슬레이브 프로세서(130)에 연결되어 있다. 상기 마스터 프로세서(100)는 항상 DPRAM(120)의 사용에 대한 우선권을 가지도록 되어 있다.

마스터 프로세서(100)와 슬레이브 프로세서(130)는 각각 DPRAM(120)을 액세스하기 위한 어드레스 버스와 데이터 버스, 제어 버스를 가지고 있으며, 프로세서(100, 130)마다 별도의 아비터 로직(110, 140)을 가지고 있다.

아비터 로직(110, 140)은 마스터 프로세서(100)가 DPRAM(120)을 액세스하고 있는 경우, 슬레이브 프로세서(130)가 동일한 어드레스에 대해 액세스를 하지 못하도록 하는 기능을 수행하는데, 만일 동일한 어드레스를 액세스하는 경우에는 슬레이브 프로세서(130)가 DPRAM(120) 액세스를 포기하고 마스터 프로세서(100)가 DPRAM(120) 액세스를 종료한 후 DPRAM(120) 액세스를 재시도하도록 하였다.

도 3은 아비터 로직 회로에 대한 상세 회로도이며, 이 회로에 대한 결과 파형을 도 4에 도시하였다.

아비터 로직(110, 140)은 칩 인에이블 신호(Chip Enable Signal)와 클럭(Clock)을 받아 2비트만큼 웨이트(wait)를 걸어주는 플립플롭(FlipFlop : FF) 로직부(200)와 마스터 프로세서(100)에서 비지 신호가 들어올 경우에는 플립플롭 로직부(200)가 웨이트를 걸도록 설정하는 기능을 하고, 슬레이브 프로세서(130)에서 비지 신호가 들어올 경우에는 대기 상태로 만드는 플립플롭 재설정부(Flipflop Reset : FR)(210)와 사용중임을 알리는 비지 신호가 발생됐는지를 확인하게 위해 칩 인에이블 신호를 생성하는 칩 인에이블 생성부(Chip Enable Generation : CEGEN)(220)로 구성된다.

상기에서 설명한 바와 같이 마스터 프로세서(100)에서 DPRAM(120)을 액세스하고 있을 때, 슬레이브 프로세서(130)가 DPRAM(120)의 동일한 어드레스를 액세스하는 경우 슬레이브 프로세서(130)측에 있는 아비터 로직(140) 내의 플립플롭 로직부(200)과 플립플롭 재설정부(210)에서는 마스터 프로세서(100)가 동일한 어드레스를 사용하려고 한다는 것을 알리는 DPRAM(120)으로부터의 비지 신호를 받아 칩 인에이블 신호를 철수시킨다.

칩 인에이블 생성부(220)에서는 비지 신호의 발생이 끝난 시점에서 두 클럭만큼을 기다렸다가 다시 칩 인에이블 신호를 띄운 뒤, 비지 신호가 발생되지 않았다는 것이 확인되면 슬레이브 프로세서(130)는 기존에 수행하던 작업을 계속하게 된다.

상기와 같이 동작하는 본 출원에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

마스터 프로세서에 우선권을 부여함으로서 DPRAM을 동시에 액세스하는 경우에 양쪽 프로세서가 DPRAM 액세스 사이클(DPRAM Access Cycle)을 끝내지 못하는 것을 방지하고, 이때 발생할 수 있는 유실을 방지할 수 있다. 또한, 슬레이브 프로세서에서 별도의 소프트웨어적인 처리를 요하지 않으며, 단자 하드웨어적인 논리 처리만으로 구현이 가능하다.

Claims (5)

1. 우선권을 가지고 데이터를 처리하는 마스터 프로세서;

   상기 마스터 프로세서와 상호 데이터 통신을 하는 슬레이브 프로세서;

   두 개의 액세스 단자를 가지고 상기 마스터 프로세서와 슬레이브 프로세서에 연결되는 DPRAM; 및

   상기 마스터 프로세서와 슬레이브 프로세서 각각에 별도로 연결되어, 상기 마스터 프로세서가 상기 DPRAM을 액세스하고 있는 경우 상기 슬레이브 프로세서가 동일한 어드레스에 대해 액세스를 하지 못하도록 중재하는 아비터 로직을 포함하는, 아비터 로직을 이용한 프로세서간 디피램 통신 회로.
2. 제 1 항에 있어서, 상기 아비터 로직은,

   상기 마스터 프로세서와 슬레이브 프로세서가 동일한 어드레스에 대해 액세스를 하려고 하는 경우, 상기 슬레이브 프로세서가 상기 DPRAM 액세스를 포기하고 상기 마스터 프로세서가 상기 DPRAM 액세스를 종료한 후 상기 DPRAM 액세스를 재시도하도록 하는, 아비터 로직을 이용한 프로세서간 디피램 통신 회로.
3. 제 2 항에 있어서, 상기 아비터 로직은,

   사용중임을 알리는 비지 신호가 발생됐는지를 확인하게 위해 칩 인에이블 신호를 생성하는 칩 인에이블 생성부;

   상기 칩 인에이블 신호와 클럭을 받아 2비트만큼 웨이트(wait)를 걸어주는 플립플롭 로직부; 및

   상기 마스터 프로세서에서 비지 신호가 들어올 경우에는 상기 플립플롭 로직부가 웨이트를 걸도록 설정하고, 상기 슬레이브 프로세서에서 비지 신호가 들어올 경우에는 상기 플립플롭 로직부를 대기 상태가 되도록 설정하는 플립플롭 재설정부로 이루어지는, 아비터 로직을 이용한 프로세서간 디피램 통신 회로.
4. 제 3 항에 있어서, 상기 칩 인에이블 생성부는,

   상기 비지 신호의 발생이 끝난 시점에서 두 클럭만큼을 기다렸다가 다시 칩 인에이블 신호를 띄운 뒤, 비지 신호가 발생되지 않았다는 것이 확인되면 상기 슬레이브 프로세서의 작업을 수행하도록 하는, 아비터 로직을 이용한 프로세서간 디피램 통신 회로.
5. 제 4 항에 있어서, 상기 비지 신호는,

   상기 마스터 프로세서와 슬레이브 프로세서가 동시에 상기 DPRAM의 동일한 어드레스를 액세스하는 경우에 일어나며, 먼저 어드레스를 사용하고 있는 쪽에서 나중에 DRAM 액세스한 프로세서 쪽으로 전송하는, 아비터 로직을 이용한 프로세서간 디피램 통신 회로.