KR20020079502A - 단일의 클럭 신호선을 갖는 반도체 메모리 장치 - Google Patents

단일의 클럭 신호선을 갖는 반도체 메모리 장치 Download PDF

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KR20020079502A
KR20020079502A KR1020020018807A KR20020018807A KR20020079502A KR 20020079502 A KR20020079502 A KR 20020079502A KR 1020020018807 A KR1020020018807 A KR 1020020018807A KR 20020018807 A KR20020018807 A KR 20020018807A KR 20020079502 A KR20020079502 A KR 20020079502A
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Abstract

반도체 메모리 디바이스는 2개의 메모리 셀 어레이부, 단일 클럭 신호선, 클럭 신호 생성부, 및 멀티플렉서부를 포함한다. 클럭 신호 생성부는 외부로부터 공급된 제2 클럭 신호에 기초하여 단일의 제1 클럭 신호를 생성하고, 제1 클럭 신호를 클럭 신호선 상으로 출력한다. 제1 클럭 신호는 제2 클럭 신호의 주파수의 2배의 주파수를 갖는다. 멀티플렉서부는 클럭 신호선에 접속되고, 클럭 신호선 상의 제1 클럭 신호에 응답하여 제2 클럭 신호의 1 주기 동안 2개의 메모리 셀 어레이부로부터 순차적으로 판독된 제1 데이터 및 제2 데이터를 각각 출력한다.

Description

단일의 클럭 신호선을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH SINGLE CLOCK SIGNAL LINE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 2배속(double)의 동기형 반도체 메모리 장치에 관한 것이다.
종래에는, 128M의 DDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access the memory) 등의 메모리 장치가 공지되어 있다. 도 1a 및 도 1b는 메모리 장치의 아웃라인 회로 구조를 도시하는 블럭도이다. 도 1a 및 도 1b를 참조하면, 메모리 장치는 클럭 신호 생성부(120), 메모리 셀 어레이 1(102-1), 메모리 셀 어레이 2(102-2), 데이터 증폭기 1(106-1), 데이터 증폭기 2(106-2) 및 출력 회로(108)를 포함하여 이루어져 있다. 클럭 신호 생성부(120)는 외부 클럭 신호 ECLK 및 신호 ECLK의 반전 신호인 신호 ECLKB로부터 내부 클럭 신호 ICLK1 및 ICLK2를 생성한다. Y 어드레스를 지정하기 위한 컬럼 디코더(도시되지 않음) 및 메모리 셀로부터 판독된 데이터를 검출하기 위한 센스 증폭기(도시되지 않음)가 메모리 셀 어레이 1(102-1) 및 메모리 셀 어레이 2(102-2) 각각에 제공된다. 출력 회로(108)는 멀티플렉서(MUX)(110) 및 출력 래치 버퍼(114)를 갖는다.
데이터가 메모리 셀 어레이 1(102-1)로부터 판독되어 데이터 증폭기(106-1)에 의해 증폭되고 데이터 버스(10L) 상으로 출력된다. 또한, 데이터가 메모리 셀 어레이 2(102-2)로부터 판독되어, 데이터 증폭기(106-2)에 의해 증폭되어 데이터 버스(20L) 상으로 출력된다. 데이터 버스(10L) 상의 데이터가 홀수측이면, 데이터버스(20L) 상의 데이터는 짝수측이고, 데이터 버스(10L) 상의 데이터가 짝수측이면, 데이터 버스(20L) 상의 데이터는 홀수측이다.
출력 회로(108)의 멀티플렉서(MUX)(110)는, 클럭 신호 생성부(102)로부터 공급된 2개의 내부 클럭 신호 ICLK1 및 ICLK2에 응답하여, 데이터 버스(Mout)를 통해 데이터 버스(10L 및 20L) 상의 데이터를 출력 래치 버퍼(114)에 순차적으로 출력한다. 출력 래치 버퍼(114)는 외부 클럭 신호 ECLK 및 ECLKB에 응답하여 멀티플렉서(MUX)로부터의 데이터를 출력 단자 Dout에 순차적으로 출력한다. 이런 방식으로, 홀수측의 데이터와 짝수측의 데이터가 외부 클럭 신호의 1 주기 동안 출력된다.
도 2는 도 1a 및 도 1b에 도시된 종래의 메모리 장치의 동작을 도시하는 타이밍챠트이다. 도 2의 A 및 도 2의 B에 도시된 바와 같이, 외부 클럭 신호 ECLK 및 ECLKB가 클럭 신호 생성부(120)에 공급된다. 도 2의 C 및 도 2의 D에 도시된 바와 같이, 클럭 신호 생성부(120)는 이들 외부 클럭 신호 ECLK 및 ECLKB로부터 내부 클럭 신호 ICLK1 및 ICLK2를 생성한다. 즉, 내부 클럭 신호 ICLK1 및 ICLK2는 외부 클럭 신호 ECLK 또는 ECLKB의 상승 엣지와 하강 엣지에 동기하여 각각 생성된다. 이런 방식으로, 내부 클럭 신호 ICLK1 및 ICLK2는 외부 클럭 신호와 동일한 주파수를 갖는다. 내부 클럭 신호 ICLK1 및 ICLK2는 외부 클럭 신호 ECLK 및 ECLKB와 대략 동일한 위상을 갖는다.
메모리 셀 어레이 1(102-1) 및 메모리 셀 어레이 2(102-2)로부터 판독된 홀수측의 데이터 DATA1 및 짝수측의 데이터 DATA2가 데이터 증폭기(106-1 및 106-2)에 의해 증폭되어 도 2의 E 및 도 2의 F에 도시된 바와 같이 내부 클럭 신호의 1 주기 동안 데이터 버스(10L 및 20L) 상에 각각 출력된다.
상기 내부 클럭 신호 ICLK1 및 ICLK2가 멀티플렉서(MUX)(110)에 공급된다. 도 2의 G에 도시된 바와 같이, 멀티플렉서(MUX)(110)가 내부 클럭 ICLK1의 상승 엣지에 응답하여 데이터 버스(10L) 상의 데이터 DATA1을 선택하고, 이를 출력 버스(Mout)로 출력한다. 다음으로, 멀티플렉서(110)는 내부 클럭 ICLK2의 상승 엣지(내부 클럭 ICLK1의 하강 엣지)에 응답하여 데이터 버스(20L) 상의 데이터 DATA2를 선택하고, 이를 출력 버스(Mout)로 출력한다. 도 2의 H에 도시된 바와 같이, 출력 래치 버퍼(114)는 외부 클럭 신호 ECLK 및 ECLKB에 응답하여 출력 단자 Dout로부터 데이터 DATA1 및 DATA2를 각각 출력한다. 이런 방식으로, 2개의 데이터 DATA1 및 DATA2가 외부 클럭 신호의 1 주기 동안 판독될 수 있다.
이러한 DDR-SDRAM에서는, 복수의 메모리 셀 어레이가 칩의 양측에 배열되어 있고, 단일 클럭 신호 생성부(120)가 칩의 중심에 배치되어 있는 레이아웃을 종종 사용한다. 멀티플렉서(110)를 포함하는 출력 회로(108)가 각 메모리 셀 어레이마다 제공된다. 클럭 신호 생성부(120)에 의해 생성된 2개의 내부 클럭 신호 ICLK1 및 ICLK2가 도 3에 도시된 바와 같이 한 쌍으로 각각의 출력 회로(108)에 공급된다.
256MB의 DDR-SDRAM에서는, 1 사이클이 약 6ns인 166㎒의 클럭 신호가 외부 클럭 신호로서 사용된다. 이 경우, 1 판독 사이클은 약 3ns이다. 이와 같이, 고주파수의 클럭 신호가 사용되는 경우, 클럭 신호 생성부(120)로부터 각 출력회로(108)로의 내부 클럭 신호의 배선의 길이가 달라 내부 클럭 신호의 전달 지연 시간의 차이로 인해 정확하게 데이터를 판독할 수 없는 경우가 있다. 이러한 이유로, 내부 클럭 신호의 배선은 통상, 전달 지연 시간의 차이를 제거하기 위해, 클럭 신호 생성부(120)로부터 각각의 출력 회로(108)까지의 배선 길이가 동일하게 되도록 설계되는 것이 일반적이다. 이러한 목적으로, 도 3에 도시된 바와 같이, 2개의 내부 클럭 신호 ICLK1 및 ICLK2용의 배선은 출력 회로마다 길이가 동일하게 배열될 필요가 있다. 그러나, 종래의 DDR-SDRAM의 경우에는, 마스크 설계가 복잡하고 또 칩 면적이 낭비가 된다. 특히, 16 비트 출력과 같이 다중 비트 출력 회로 구조를 채택한 경우에는, 클럭 신호 배선의 배치가 매우 어렵게 된다.
또한, 상술한 바와 같이, 외부 클럭 신호의 상승 엣지 또는 하강 엣지를 이용하여 내부 클럭 신호가 생성되는 경우, 내부 클럭 신호의 듀티비가 50%인 것을 보장할 수 없다. 듀티비가 50%가 아닌 경우에는, 내부 클럭 신호 ICLK1 및 ICLK2의 하이 레벨 기간이 서로 다르고, 동작 마진을 확보할 수 없는 경우가 있다.
또한, 고속 동작 DDR-SDRAM에서는, 판독 사이클의 주기가 짧기 때문에, 셋업을 위한 마진이 감소된다. 따라서, 판독 사이클 전에 판독 동작을 위해 사용되는 내부 클럭 신호가 공급되는 것이 바람직하다. 반대로, 내부 클럭 신호가 너무 빨리 공급되는 경우에는, 이전 사이클이 종료하기 전에 내부 클럭 신호가 공급되어 오동작하는 경우가 있다.
상술한 바와 관련하여, 주파수 체배기를 이용하는 반도체 메모리 장치의 클럭 시스템이 USP No.6,157,238호에 개시되어 있다. 이 문헌에서는, 외부 클럭 신호원이 외부 클럭 신호를 생성한다. 제어기는 마스터 주파수 체배기와 마스터 DLL 회로를 갖는다. 복수의 DRAM 각각은 주파수 체배기와 DLL 회로를 갖는다. 주파수 체배기는 외부 클럭 신호로부터 외부 클럭 신호의 주파수의 2배의 주파수를 갖는 내부 클럭 신호를 생성한다. 주파수 체배기는 지연 회로, 로컬 장치 및 버퍼를 갖는다. 지연 회로는 외부 클럭 신호에 기초하여 위상 지연된 클럭 신호를 생성한다. 로직 장치는 외부 클럭 신호 및 위상 지연된 클럭 신호에 기초하여 내부 클럭 신호를 생성한다. 버퍼는 내부 클럭 신호를 버퍼링하고, 그것을 공급한다.
또한, 반도체 메모리 장치가 일본 공개 특허 공보(JP-P2000-298983A)호에 개시되어 있다. 본 문헌에서는, 반도체 메모리 장치가 제1 및 제2 메모리부와 출력부를 갖는다. 제1 메모리부는 클럭 신호의 상승 엣지에서 데이터를 저장하거나 출력하고, 제2 메모리부는 클럭 신호의 하강 엣지에서 데이터를 저장하고 출력한다. 출력부는 클럭 신호의 상승 엣지 및 하강 엣지에 응답하여 제1 및 제2 메모리부로부터 데이터를 출력한다. 제1 및 제2 메모리부 중 먼저 데이터를 출력하는 메모리부가 출력부 근방에 배치된다.
또한, 클럭 체배 회로가 일본 공개 특허 공보(JP-A-평11-163689)에 개시되어 있다. 이 문헌에서는, 지연 회로가 복수의 지연 소자를 갖고, 임의의 듀티비를 갖는 클럭 신호로부터 다상 클럭 신호를 생성한다. 주기 검지부는 입력 클럭 신호를 1 주기 동안 지연시키는데 필요한 지연 소자의 수를 검지한다. 선택부는 검지된 지연 소자의 수에 기초하여 지연 클럭 신호로부터 선택 신호를 출력한다. 다중 체배 클럭 생성부는 선택 신호의 상승 엣지에 있어서의 로직 반전을 통해 입력 클럭신호로부터 50%의 듀티비를 갖는 클럭 신호를 생성한다.
또한, 반도체 집적 회로가 일본 공개 특허 공보(JP-A 평11-66854)에 개시된다. 이 문헌에서는, 지연 회로 시퀀스의 복수의 제1 지연 회로 각각이 제1 내지 제4 노드를 갖는다. 제3 노드는 인접한 지연 회로의 제1 노드에 접속되고, 제4 노드는 인접한 지연 회로의 제2 노드에 접속된다. 제1 노드가 제1 기간 중에 제1 전원에 접속되고, 제1 제어 신호가 제1 전원에 접속되는 경우, 제2 내지 제4 노드는 제2 전원, 제1 전원 및 제2 전원에 각각 순차적으로 접속된다. 또한, 제4 노드가 제2 기간 중에 제1 전원에 접속되고, 제1 제어 신호가 제2 전원에 접속되는 경우, 제3, 제2 및 제1 노드가 제2 전원, 제1 전원 및 제2 전원에 각각 순차적으로 접속된다. 따라서, 내부 클럭 신호가 외부 클럭 신호와의 위상차 없이 생성된다.
따라서, 본 발명의 목적은 메모리 셀 어레이에 제공된 각각의 출력 회로에 단일 클럭 신호가 제공되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은, 동작 마진이 광범위하게 취해질 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 칩 영역을 효율적으로 이용할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 4개의 데이터가 배속으로 판독될 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 목적은 외부 클럭 신호로부터 생성하는 외부 클럭 신호의 2배의 주파수를 갖고 50%의 듀티비를 갖는 내부 클럭 신호가 생성되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 특징에 따르면, 반도체 메모리 장치가 2개의 메모리 셀 어레이부, 단일 클럭 신호선, 클럭 신호 생성부, 및 멀티플렉서부를 포함하는 것이다. 클럭 신호 생성부는 외부로부터 공급된 제2 클럭 신호에 기초하여 단일의 제1 클럭 신호를 생성하고, 이 제1 클럭 신호를 클럭 신호선 상으로 출력한다. 제1 클럭 신호는 제2 클럭 신호의 주파수의 2배의 주파수를 갖는다. 멀티플렉서부는, 클럭 신호선에 접속되고, 클럭 신호선 상의 제1 클럭 신호에 응답하여 제2 클럭 신호의 1 주기 동안 2개의 메모리 셀 어레이부로부터 순차적으로 각각 판독된 제1 데이터 및 제2 데이터를 출력한다.
클럭 신호 생성부는 제2 클럭 신호보다 소정의 위상만큼 더 앞서는 위상을 갖도록 제1 클럭 신호를 생성하는 것이 바람직하다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 제1 데이터를 전달하는 제1 데이터 버스, 제2 데이터를 전달하는 제2 데이터 버스, 제3 데이터 버스, 클럭 신호 생성부, 및 멀티플렉서부를 포함한다. 클럭 신호 생성부는 제2 클럭 신호로부터 상기 제2 클럭 신호의 주파수의 2배의 주파수를 갖는 단일의 제1 클럭 신호를 생성한다. 멀티플렉서부는 제2 클럭 신호의 1 주기 내에서 제1 데이터 버스 및 제2 데이터 버스로부터 제1 데이터 및 제2 데이터를 각각 수신하여, 제1 클럭 신호에 응답하여 제2 클럭 신호의 1 주기 내에서 제1 데이터 및 제2 데이터를 제3 데이터 버스로 순차적으로 출력한다.
반도체 메모리 장치는 복수의 메모리 셀 어레이를 더 포함하고, 복수의 메모리 셀 어레이 각각은 제1 메모리 셀 어레이부와 제2 메모리 셀 어레이부를 포함한다. 복수의 메모리 셀 어레이 각각에 대하여 멀티플렉서부가 제공된다. 복수의 메모리 셀 어레이 중 하나 내의 제1 메모리 셀 어레이부 및 제2 메모리 셀 어레로부로부터 제1 데이터 및 제2 데이터가 각각 판독되어, 제1 데이터 버스 및 제2 데이터 버스를 통해 하나의 메모리 셀 어레이에 대응하는 멀티플렉서부로 공급된다. 이 경우, 클럭 신호 생성부가 복수의 메모리 셀 어레이에 제공되고, 클럭 신호 생성부가 제1 클럭 신호를 동일한 지연 시간으로 복수의 멀티플렉서부에 공급할 수 있다. 또한, 멀티플렉서부는 선택부 및 제어 클럭 신호 생성부를 포함할 수 있다. 선택부는 제어 클럭 신호에 응답하여 제1 데이터를 제3 데이터 버스에 전달한 후, 제어 클럭 신호의 반전 신호에 응답하여 제2 데이터를 제3 데이터 버스로 전달한다. 제어 클럭 신호 생성부는 제1 클럭 신호에 응답하여 제2 클럭 신호의 1 주기 동안 제어 클럭 신호를 생성할 수 있다.
이 경우, 선택부는 제1 데이터 버스 및 제3 데이터 버스에 접속되고, 제어 클럭 신호에 응답하여 제1 데이터를 제3 데이터 버스로 전달하는 제1 트랜스퍼 게이트, 및 제2 데이터 버스와 제3 데이터 버스에 접속되고, 제어 클럭 신호의 반전 신호에 응답하여 제2 데이터를 제3 데이터 버스로 전달하는 제2 트랜스퍼 게이트를 포함할 수 있다. 또한, 제어 클럭 신호 생성부는 리셋 단자를 갖는 D형 플립플롭을 가질 수 있다. D형 플립플롭의 반전 출력 단자에는 그의 데이터 입력 단자가 접속된다. 제어 클럭 신호는 제1 클럭 신호에 응답하여 D형 플립플롭의 반전 출력단자로부터 출력되고, D형 플립플롭은 리셋 단자에 공급된 리셋 신호에 응답하여 리셋된다.
또한, 제2 클럭 신호의 1 주기에 대응하는 제1 클럭 신호의 2 주기는 시간 길이가 서로 동일한 것이 바람직하다. 또한, 클럭 신호 생성부는 제2 클럭 신호보다 소정의 위상 만큼 더 앞서는 위상을 갖도록 제1 클럭 신호를 생성하는 것이 바람직하다. 그렇지 않으면, 클럭 신호 생성부는 제2 클럭 신호의 상승 엣지 및 하강 엣지 중 하나에 기초하여 제1 클럭 신호를 생성한다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 제1 데이터를 전달하는 제1 데이터 버스, 제2 데이터를 전달하는 제2 데이터 버스, 제3 데이터를 전달하는 제3 데이터 버스, 제4 데이터를 전달하는 제4 데이터 버스, 및 제5 데이터 버스를 포함한다. 클럭 신호 생성부는 제2 클럭 신호로부터 상기 제2 클럭 신호의 주파수의 2배의 주파수를 갖는 단일의 제1 클럭 신호를 생성한다. 멀티플렉서부는 제1 내지 제4 데이터 버스로부터 제1 내지 제4 데이터를 각각 수신하고, 제1 클럭 신호에 응답하여 제2 클럭 신호의 제1 주기 내에서 제1 및 제2 데이터를 제5 데이터 버스에 순차적으로 출력하며, 제1 주기 다음의 제2 클럭 신호의 제2 주기 내에서 제3 데이터 및 제4 데이터를 제5 데이터 버스로 순차적으로 출력한다.
반도체 메모리 장치는 복수의 메모리 셀을 더 포함하는데, 이들 복수의 메모리 셀 어레이 각각은 제1 내지 제4 메모리 셀 어레이부를 포함할 수 있다. 복수의 메모리 셀 어레이 각각마다 멀티플렉서부가 제공된다. 복수의 메모리 셀 어레이 중 하나 내의 제1 내지 제4 메모리 셀 어레이부로부터 제1 내지 제4 데이터가 판독되어, 제1 내지 제4 데이터 버스를 통해 하나의 메모리 셀 어레이에 대응하는 멀티플렉서부로 공급된다. 이 경우, 클럭 신호 생성부가 복수의 메모리 셀 어레이 각각에 대하여 제공될 수 있고, 클럭 신호 생성부는 동일한 지연 시간으로 제1 클럭 신호를 복수의 멀티플렉서부로 공급할 수 있다.
또한, 멀티플렉서부는 제1 내지 제4 제어 클럭 신호에 응답하여 제1 내지 제4 데이터를 제5 데이터 버스로 전달하는 선택부; 및 제1 클럭 신호에 응답하여 제2 클럭 신호의 제1 주기 동안 제1 및 제2 제어 클럭 신호를 생성하고, 제2 클럭 신호의 제2 주기 내에서 제3 및 제4 제어 클럭 신호를 생성하는 제어 클럭 신호 생성부를 포함할 수 있다. 이 경우, 선택부는 제1 데이터 버스 및 제5 데이터 버스에 접속되고, 제1 제어 클럭 신호에 응답하여 제1 데이터를 제5 데이터 버스로 전달하는 제1 트랜스퍼 게이트; 제2 데이터 버스 및 제5 데이터 버스에 접속되고, 제2 제어 클럭 신호에 응답하여 제2 데이터를 제5 데이터 버스로 전달하는 제2 트랜스퍼 게이트; 제3 데이터 버스 및 제5 데이터 버스에 접속되고, 제3 제어 클럭 신호에 응답하여 제3 데이터를 제5 데이터 버스로 전달하는 제3 트랜스퍼 게이트; 및 제4 데이터 버스 및 제5 데이터 버스에 접속되고, 제4 제어 클럭 신호에 응답하여 제4 데이터를 제5 데이터 버스로 전달하는 제4 트랜스퍼 게이트를 포함할 수 있다. 또한, 제어 클럭 신호 생성부는 리셋 단자를 구비한 카운터를 갖는다. 카운터는 제1 클럭 신호를 카운트하여 제1 내지 제4 제어 클럭 신호를 출력하고, 카운터는 리셋 단자에 공급된 리셋 신호에 응답하여 리셋된다.
또한, 제2 클럭 신호의 1 주기에 대응하는 제1 클럭 신호의 인접 주기는 서로 동일한 것이 바람직하다. 또한, 클럭 신호 생성부는 제2 클럭 신호보다 소정의 위상 만큼 더 앞서는 위상을 갖도록 제1 클럭 신호를 생성하는 것이 바람직하다. 그렇지 않으면, 클럭 신호 생성부는 클럭 신호의 상승 엣지 및 하강 엣지 중 하나에 기초하여 제1 클럭 신호를 생성하는 것이 바람직하다.
본 발명의 다른 특징에 따르면, 복수의 메모리 셀 어레이 중 하나의 특정한 메모리 셀 어레이로부터 데이터를 판독하는 방법은, (a) 제2 클럭 신호로부터 제2 클럭 신호의 주파수의 N(N은 1 이상의 정수)배의 주파수를 갖는 단일의 제1 클럭 신호를 생성하는 단계; (b) 제1 클럭 신호를 복수의 메모리 셀 어레이로 동일한 지연 시간으로 전달하는 단계, (c) 제1 클럭 신호로부터 N개의 제어 클럭 신호를 생성하는 단계, (d) N개의 제어 클럭 신호에 응답하여, 제2 클럭 신호의 1 주기 동안 특정 메모리 셀 어레이로부터 판독된 N 데이터를 일련의 N개의 데이터로서 출력하는 단계를 포함한다.
도 1a 및 1b는 종래의 반도체 메모리 디바이스의 회로 구성을 도시한 블록도.
도 2는 종래의 반도체 메모리 디바이스의 동작을 도시한 타이밍도.
도 3은 종래의 반도체 메모리 디바이스에서 2개의 클럭 신호를 공급하는 동일한 길이의 배선 배열을 도시한 도면.
도 4는 본 발명의 반도체 메모리 디바이스의 회로 구성을 도시한 블록도.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 개요도.
도 6은 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 클럭 신호 생성부의 회로 구성을 도시한 블록도.
도 7은 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스에서의 내부 클럭 신호의 등 길이 배선을 나타내는 도면.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 멀티플렉서부의 회로 구성을 나타내는 블록도.
도 9는 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 동작을 보여주는 타이밍차트.
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스의 멀티플렉서부의 회로 구성을 나타내는 블록도.
도 11은 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스의 동작을 보여주는 타이밍차트.
도 12는 본 발명의 효과를 보여주는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 클럭 신호 생성부
22 : 로우 어드레스 버퍼 & 리프레시 카운터부
24 : 로우 디코더
26 : 메모리 셀 어레이
28 센스 증폭기
30 : 컬럼 디코더
32 : 커맨드 디코더
34 : 제어 로직부
36 : 컬럼 어드레스 버퍼 & 버스트 카운터부
38 : 멀티플렉서부(MUX)
40 : 출력 래치 버퍼
42 : 기입 증폭기
44 : 입력 래치 버퍼
50 : 출력 회로
이하에, 첨부 도면을 참조하여, 본 발명의 반도체 메모리 디바이스를 상세히 설명하기로 한다.
도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 회로 구성을 설명한다. 반도체 메모리 디바이스는 클럭 신호 생성부(20), 로우 어드레스 버퍼 & 리프레시 카운터부(22), 커맨드 디코더(32), 제어 로직부(34), 컬럼 어드레스 버퍼 & 버스트 카운터부(36), 메모리 셀 어레이(26), 로우 디코더(24), 센스 증폭기(28), 컬럼 디코더(30), 멀티플렉서부(MUX)(38), 출력 래치 버퍼(40),기입 증폭기(42), 입력 래치 버퍼(44)로 이루어진다. 멀티플렉서부(MUX)(38) 및 출력 래치 버퍼(40)는 출력 회로(50)를 형성한다. 본 발명의 설명에서는, 디코더 및 센스 증폭기 등을 특정하여 설명하는 경우를 제외하고는, 메모리 셀 어레이에 포함된 디코더 및 센스 증폭기 등의 회로의 설명을 생략하는 것으로 한다.
클럭 신호 생성부(20)는 외부 클럭 신호 ECLK, 신호 ECLK의 반전 신호 ECLKB, 및 인에이블 신호 CKE를 수신하여, 내부 클럭 신호 DCLK 및 ICLK를 생성한다. 내부 클럭 신호 DCLK는 외부 클럭 신호의 2배의 주파수를 가지며, 2배속으로 판독 및 기입 동작을 행하기 위해서 사용된다. 내부 클럭 신호 DCLK는 출력 회로(50)의 멀티플렉서부(MUX)(38)와 출력 래치 버퍼(40)에 공급된다. 내부 클럭 신호 ICLK는 외부 클럭 신호 ECLK와 동일한 주파수를 가지며, 커맨드 디코더(32), 제어 로직부(34) 및 컬럼 어드레스 버퍼 & 버스트 카운터부(36)에 공급된다.
커맨드 디코더(32)는 내부 클럭 신호 ICLK에 응답하여 칩 선택 신호 CSB, 로우 어드레스 스트로브 신호 RASB, 컬럼 어드레스 스트로브 신호 CASB, 기입 인에이블 신호 WEB를 수신하여, 커맨드 신호를 제어 로직부(34)로 출력한다. 제어 로직부(34)는 클럭 신호 ICLK에 응답하여 커맨드 신호에 기초하여 제어 신호를 로우 어드레스 버퍼 & 리프레시 카운터부(22), 컬럼 어드레스 및 버스트 카운터부(36), 로우 디코더(24), 센스 증폭기(28), 컬럼 디코더(30), 멀티플렉서부(MUX)(38), 출력 래치 버퍼(40), 기입 증폭기(42) 및 입력 래치 버퍼(44)로 출력한다. 멀티플렉서부(MUX)(38)에 공급되는 제어 신호에는 리셋 신호 Reset가 포함된다.
로우 어드레스 버퍼 & 리프레시 카운터부(22)는 어드레스 신호 ADDRESS를 수신하고, 제어 로직부(34)로부터의 제어 신호에 기초하여 판독 또는 기입 동작용 로우 어드레스와 리프레시 동작용 로우 어드레스 중 하나를 로우 디코더(24)로 출력한다. 로우 디코더(24)는 로우 어드레스 버퍼 & 리프레시 카운터부(22)로부터의 어드레스를 디코드하여, 그 디코드된 출력을 메모리 셀 어레이(26)로 출력한다. 컬럼 어드레스 버퍼 & 버스트 카운터부(36)는 어드레스 신호 ADDRESS 를 수신하고, 제어 로직부(34)로부터의 제어 신호에 기초하여 판독 및 기입 동작용 컬럼 어드레스를 컬럼 디코더(30)로 출력한다. 컬럼 디코더(30)는 컬럼 어드레스 버퍼 & 버스트 카운터부(36)로부터의 컬럼 어드레스를 디코드하여, 그 디코드된 출력을 메모리 셀 어레이(26)로 출력한다.
입력 래치 버퍼(44)는 제어 로직부(34)로부터의 제어 신호에 기초하여 외부 데이터 버스 DQ(46)로부터 기입 데이터를 래치하여 기입 증폭기(42)로 출력한다. 기입 증폭기(42)는 기입 데이터를 증폭하여, 로우 디코더(24)에 의해 결정된 로우 어드레스와 컬럼 디코더(30)에 의해 결정된 컬럼 어드레스에 의해 특정되는 메모리 셀 어레이(26)의 영역에 증폭된 기입 데이터를 기입한다.
또한, 로우 디코더(24)에 의해 결정된 로우 어드레스와 컬럼 디코더(30)에 의해 결정된 컬럼 어드레스에 의해 특정되는 메모리 셀 어레이(26)의 영역으로부터 판독된 판독 데이터는, 센스 증폭기(28)에 의해 감지되어 멀티플렉서부(MUX)(38)로 출력된다. 멀티플렉서부(MUX)(38)는 제어 로직부(34)로부터의 제어 신호에 기초하여, 내부 클럭 신호 DCLK에 응답하여 판독 데이터를 선택하여 출력 래치 버퍼(40)로 출력한다. 출력 래치 버퍼(40)는 제어 로직부(34)로부터의 제어 신호에 기초하여, 내부 클럭 신호 DCLK에 응답하여 멀티플렉서부(MUX)(38)로부터의 판독 데이터를 래치하여, 외부 클럭 신호 ECLK에 응답하여 외부 데이터 버스(46)로 출력한다. 이 때, 메모리 셀 어레이(26)의 내부는, 예를 들면, 4개의 뱅크로 나뉘어져 있다. 각 뱅크는 복수의 메모리 셀 어레이부로 이루어지며, 각 메모리 셀부는 메모리 셀 어레이(1)와 메모리 셀 어레이(2)로 나뉘어져 있다. 메모리 셀 어레이(1)와 메모리 셀 어레이(2) 중 하나는 홀수측이며 다른 하나는 짝수측이다. 본 실시예에서는, 홀수측 메모리 셀 어레이로부터 판독된 데이터는 데이터 버스(1OL) 상으로 출력되며, 짝수측 메모리 셀 어레이로부터 판독된 데이터는 데이터 버스(2OL) 상으로 출력된다.
멀티플렉서부(MUX)(38)는 내부 클럭 신호 DCLK에 응답하여, 외부 클럭 신호 ECLK의 1 주기에 대응하는 시간 내에서, 먼저 데이터 버스(1OL) 상의 데이터를 출력 버스(Mout) 상으로 출력하고, 다음에, 데이터 버스(2OL) 상의 데이터를 출력 버스(Mout) 상으로 출력한다. 출력 래치 버퍼(40)는 데이터 버스(Mout) 상의 데이터를 래치하여 외부 데이터 버스(46) 상으로 출력한다. 멀티플렉서부(MUX)(38)는 대응하는 메모리 셀 어레이부의 근방에 형성된다. 이러한 방식으로, 멀티플렉서부(MUX)(38)는 클럭 신호 생성부(20)보다도, 대응하는 메모리 셀 어레이부에 물리적으로 가까운 위치에 배치되어 있는 것이 바람직하다.
다음에, 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스에 대하여, 보다 구체적으로 설명하기로 한다.
도 5를 참조하면, 제1 실시예에 따른 반도체 메모리 디바이스는, 클럭 신호생성부(20), 메모리 셀 어레이 1(2-1), 메모리 셀 어레이 2(2-2), 데이터 증폭기(6-1 및 6-2), 멀티플렉서부(MUX)(38), 출력 래치 버퍼(40)로 이루어진다. 멀티플렉서부(MUX)(38)는 멀티플렉서 회로(10) 및 클럭 신호 생성 회로(16)로 이루어진다. 도 6은 클럭 신호 생성부(20)의 회로 구성을 나타내는 블록도이다. 도 6을 참조하면, 클럭 신호 생성부(20)는, 등속용 BDD(1 : l BDD ; Bi-Directional Delay) 회로(20-1), 2배속용 BDD(2 : l BDD ) 회로(20-2), OR 게이트(20-3), 및 버퍼(20-4)를 갖는다.
외부 클럭 신호 ECLK는(또한, 필요하다면, 외부 클럭 신호 ECLKB도) 버퍼(20-4)를 통해 등속 BDD 회로(20-1)와 배속 BDD 회로(20-2)에 공급된다. 등속용 BDD 회로(20-1)는 외부 클럭 신호 ECLK를 제1 소정 시간만큼 지연시켜, 외부 클럭 신호 ECLK의 상승 엣지에 동기하여 상승 엣지를 갖는 내부 클럭 신호 ICLK1를 생성한다. 따라서, 내부 클럭 신호 ICLK1는 외부 클럭 신호 ECLK와 동일한 주파수를 갖지만, 내부 클럭 신호 ICLK1의 듀티비는 50% 미만이다. 또한, 배속용 BDD 회로(20-2)는 외부 클럭 신호 ECLK를 제2 소정 시간만큼 지연시켜, 외부 클럭 신호 ECLK의 하강 엣지에 동기하여 상승 엣지를 갖는 내부 클럭 신호 ICLK2를 생성한다. 제2 소정 지연 시간은 상술한 제1 소정 지연 시간과 외부 클럭 신호 ECLK의 1/2 주기의 시간의 합과 동일하다. 따라서, 내부 클럭 신호 ICLK2는 외부 클럭 신호 ECLK와 동일한 주파수를 갖지만, 내부 클럭 신호 ICLK2의 듀티비는 50% 미만이다. 여기서, 도 4의 내부 클럭 신호 ICLK는 내부 클럭 신호 ICLK1 또는 ICLK 2이다.
OR 게이트(20-3)는 내부 클럭 신호 ICLK1와 ICLK2의 논리합을 계산하여 내부클럭 신호 DCLK로서 출력한다. 따라서, 내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 1/2 주기마다 펄스를 가진다. 내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 주파수의 2배의 주파수를 갖는 단일 신호로서 생성된다.
내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 상승 엣지만을 사용하여 생성되기 때문에, 외부 클럭 신호의 듀티비가 변동하는 경우에도, 외부 클럭 신호 ECLK의 1 주기에 대응하는 내부 클럭 신호 DCLK의 두개의 주기가 서로 동일하게 된다. 즉, 내부 클럭 신호 DCLK이 소정의 지연 시간을 이용하여 외부 클럭 신호 ECLK의 2배의 주파수를 갖도록 생성되기 때문에, 외부 클럭 신호 ECLK의 듀티비의 변동에 의해 영향을 받지 않는다.
이 때, 제1 지연 시간은 외부 클럭 신호 ECLK의 1 주기의 정수배보다 소정의 위상차분만큼 작게 설정되는 것이 바람직하다. 이렇게 함으로써, 내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 대응하는 펄스보다 빠른 위상을 가질 수 있다. 이러한 위상차가 소정치, 예를 들어, 0.6 ns 미만의 사이에 있으면, 내부 클럭 신호 DCLK의 위상을 외부 클럭 신호 ECLK 보다도 빠르게 할 수 있다. 그 결과, 출력 데이터가 빨리 셋업되어, 데이터 출력이 외부 클럭 신호 ECLK와 동기화될 수 있다. 이렇게 해서, 셋업 시간 등의 메모리 셀 어레이로의 액세스의 마진이 확장될 수 있다.
단일의 2배속 내부 클럭 신호 DCLK는 클럭 신호 생성부(20)에 의해 생성되며 멀티플렉서부(MUX)(38)와 출력 래치 버퍼(40)에 공급된다. 그 결과, 도 7에 도시된 바와 같이, 단일의 내부 클럭 신호 DCLK가 실제의 칩 상에서,멀티플렉서부(MUX)(38)에 단일 배선 세트에 대해 동일한 길이 구조로 공급된다. 따라서, 모든 멀티플렉서부(MUX)(38)에 대한 지연 시간을 용이하게 같게 할 수 있다. 종래의 예에서는, 2개의 내부 클럭 신호 ICLK1와 ICLK2가 각 멀티플렉서부(MUX)에 2개의 배선 세트에 대해 동일한 길이 구조로 공급될 필요가 있다. 따라서, 배선 설계가 복잡해져 칩 면적이 낭비되었다. 그러나, 본 발명의 반도체 메모리 디바이스에서는, 종래예와 비교하여, 단일 배선 세트에 대한 동일한 길이 구조의 설계가 용이하게 되고, 배선을 위한 칩 면적을 줄일 수 있다.
다음에, 출력 회로(50)의 멀티플렉서부(MUX)(38)와 출력 래치 버퍼(40)의 회로 구성을 설명한다. 도 8을 참조하면, 멀티플렉서부(MUX)(38)는 선택부(10)와 제어 클럭 신호 생성부(l6)로 이루어진다.
선택부(10)는 트랜스퍼 게이트(10-1 및 10-2)와 인버터(10-3)로 이루어진다. 트랜스퍼 게이트(10-1)는 데이터 버스(1OL)와 데이터 버스(Mout)에 접속되어 있고, 트랜스퍼 게이트(10-2)는 데이터 버스(2OL)와 데이터 버스(Mout)에 접속되어 있다. 트랜스퍼 게이트(10-1)의 P 채널측의 게이트, 트랜스퍼 게이트(10-2)의 N 채널측의 게이트, 및 인버터(10-3)의 입력은 공통으로 접속되어 있다. 또한, 인버터(10-3)의 출력, 트랜스퍼 게이트(10-1)의 N 채널측의 게이트, 트랜스퍼 게이트(10-2)의 P 채널측의 게이트는 공통으로 접속되어 있다.
제어 클럭 신호 생성부(16)는 D형 카운터(D형 플립플롭)를 갖는다. D형 카운터의 반전 출력 /Q은 클럭 신호 CNTA로서 D형 카운터의 D 입력 단자와 인버터(10-3)의 입력에 접속되어 있다. 내부 클럭 신호 DCLK는 D형 카운터의 클럭입력 단자 CK에 공급된다. 또한, 제어 로직부(34)로부터 리셋 신호 Reset가 D 형 카운터의 리셋 단자 R에 공급된다.
또한, 출력 래치 버퍼(40)는 데이터 버스(Mout)와 출력 버스(46)에 접속된다. 내부 클럭 신호 DCLK는 출력 래치 버퍼(40)에 공급된다.
다음에, 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 동작을 도 9를 참조하여 설명하기로 한다.
클럭 신호 생성부(16)는 제어 로직부(34)로부터의 리셋 신호 Reset에 응답하여 리셋된다. 따라서, 제어 클럭 신호 생성부(16)의 D형 카운터의 반전 출력 /Q은 로우 레벨이 된다. 도 9의 B에 도시된 바와 같이, 클럭 신호 생성부(20)는 도 9의 A에 도시된 외부 클럭 신호 ECLK와 그 반전 신호 ECLKB에 응답하여 단일의 내부 클럭 신호 DCLK를 생성한다. 내부 클럭 신호 DCLK는 상기한 바와 같이, 외부 클럭 신호 ECLK의 주파수의 2배의 주파수를 갖는다. 내부 클럭 신호 DCLK는 제어 클럭 신호 생성부(16)의 D형 카운터의 클럭 입력 단자에 공급된다.
병렬 데이터는 메모리 셀 어레이 1(2-1)로부터 판독되어, 데이터 증폭기(6-1)에 의해 증폭되어 데이터 버스(1OL) 상으로 출력된다. 또한, 병렬 데이터는 메모리 셀 어레이 2(2-2)로부터 판독되어, 데이터 증폭기(6-2)에 의해 증폭되어 데이터 버스(2OL) 상으로 출력된다. 데이터 버스(1OL) 상의 데이터가 홀수측이면, 데이터 버스(2OL) 상의 데이터는 짝수측이다. 또한, 데이터 버스(1OL) 상의 데이터가 짝수측이면, 데이터 버스(2OL) 상의 데이터는 홀수측이다.
클럭 신호 생성부(16)는, 도 9의 C에 도시된 바와 같이, 내부 클럭 신호DCLK에 응답하여 제어 클럭 신호 CNTA를 선택부(10)로 출력한다. 선택부(10)는, 도 9의 F에 도시된 바와 같이, 제어 클럭 신호 CNTA에 응답하여, 내부 클럭 신호 DCLK의 2 주기 중 1 주기 내에서 데이터 버스(1OL)상의 데이터를 데이터 버스(Mout) 상으로 출력하고, 2 주기내에서 데이터 버스(2OL) 상의 데이터를 데이터 버스(Mout) 상으로 출력한다.
이렇게, 제어 클럭 신호 생성부(16)는 제어 로직부(34)로부터의 리셋 신호 Reset에 응답하여 리셋된다. 리셋된 후, D형 카운터를 갖는 클럭 신호 생성부(16)는 내부 클럭 신호 DCLK를 카운트한다. 그 결과, 도 9의 C에 도시된 바와 같이, 제어 클럭 신호 CNTA가 생성되어, 반전 출력 단자 /Q로부터 선택부로 출력된다. 제어 클럭 신호 CNTA는 외부 클럭 신호 ECLK와 동일한 주파수를 가지며, 듀티비는 50% 이다.
제어 클럭 신호 CNTA가 로우 레벨일 때, 트랜스퍼 게이트(10-1)는 도통 상태로 되며, 트랜스퍼 게이트(10-2)는 비도통 상태로 설정된다. 따라서, 도 9의 F에 도시된 바와 같이, 데이터 버스(1OL) 상의 데이터 DATA1는 출력 버스(Mout) 상으로 전달된다. 계속해서, 출력 래치 버퍼(40)는 내부 클럭 신호 DCLK에 응답하여 데이터 버스(Mout) 상의 데이터를 래치하여, 래치된 데이터를 외부 클럭 신호 ECLK에 응답하여 출력 데이터 버스(Dout)로 출력한다.
그 후, 다음의 1/2 주기에서 제어 클럭 신호 CNTA가 하이 레벨로 변하면, 트랜스퍼 게이트(10-1)는 비도통 상태로 되고, 트랜스퍼 게이트(10-2)는 도통 상태로 설정된다. 이렇게 해서, 도 9의 F에 도시된 바와 같이, 데이터 버스(2OL) 상의 데이터 DATA2는 출력 버스(Mout) 상으로 전달된다. 출력 래치 버퍼(40)는 내부 클럭 신호 DCLK에 응답하여 데이터 버스(Mout) 상의 데이터를 래치하고, 래치된 데이터를 외부 클럭 신호 ECLK 또는 신호 ECLK의 반전 신호 ECLKB에 응답하여 출력 버스(Dout)로 출력한다. 이렇게 해서, 홀수측 데이터와 짝수측 데이터가 외부 클럭 신호 ECLK의 1 주기 동안에 출력된다. 이 때, 내부 클럭 신호 DCLK가 외부 클럭 신호 ECLK의 주파수의 2배의 주파수를 가지고 있기 때문에, 제어 클럭 신호 CNTA는 외부 클럭 신호 ECLK와 동일한 주파수를 갖는다. 이렇게 해서, 데이터 DATA1와 DATA2는 2배속으로 반도체 메모리 디바이스로부터 판독될 수 있다.
다음에, 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스를 설명하기로 한다.
도 10은 제2 실시예에 따른 반도체 메모리 디바이스에서의 출력 회로(50)의 회로 구성을 보여준다. 제2 실시예에서는, 4개의 데이터가 외부 클럭 신호 ECLK의 2 주기에 걸쳐, 2배속으로 판독될 수 있다. 여기서, 도시되지 않았지만, 메모리 셀 어레이는 복수의 뱅크로 이루어지며 각 뱅크는 복수의 메모리 셀 어레이부로 이루어지며, 각 메모리 셀 어레이부는 4개의 메모리 셀 어레이(1-4)로 이루어진다. 제1 실시예와 마찬가지로, 4개의 메모리 셀 어레이(1-4) 각각에 대하여 하나의 데이터 증폭기(1-4)가 설치되어 있다. 4개의 메모리 셀 어레이(1-4)로부터 판독된 데이터는 데이터 증폭기(1-4)에 의해 증폭된 후, 데이터 버스(1OL, 2OL, 30L 및 4OL) 상으로 출력된다.
도 10을 참조하여, 출력 회로(50)는 멀티플렉서부(MUX)(38)와 출력 래치 버퍼(40)로 이루어지며, 멀티플렉서부(MUX)(38)는 선택부(10') 및 제어 클럭 신호 생성부(16')로 이루어진다.
선택부(10')는 트랜스퍼 게이트(10A-1, 10A-2, 10A-3, 10A-4) 및 인버터(10A-11, 10A-12, 10A-13, 10A-14)를 포함한다. 트랜스퍼 게이트(10A-1)는 데이터 버스(10L) 및 데이터 버스(Mout)에 접속되고, 트랜스퍼 게이트(10A-2)는 데이터 버스(20L) 및 데이터 버스(Mout)에 접속된다. 또한, 트랜스퍼 게이트(10A-3)는 데이터 버스(30L) 및 데이터 버스(Mout)에 접속되고, 트랜스퍼 게이트(10A-4)는 데이터 버스(40L) 및 데이터 버스(Mout)에 접속된다. 인버터(10A-11, 10A-12, 10A-13, 10A-14) 각각의 입력 단자는 대응하는 트랜스퍼 게이트의 P-채널측의 게이트에 접속되고, 인버터의 출력 단자는 N-채널측의 게이트와 접속된다.
제어 클럭 신호 생성부(16)는 카운터를 갖는다. 카운터의 출력으로서의 제어 클럭 신호 CNT1, CNT2, CNT3, CNT4가 각각 트랜스퍼 게이트(10A-1, 10A-2, 10A-3, 10A-4)의 P-채널측의 게이트에 접속된다. 내부 클럭 신호 DCLK가 카운터의 클럭 입력 단자 CK에 공급된다. 또한, 제어 로직부(34)로부터의 리셋 신호 Reset가 카운터의 리셋 단자 R에 공급된다.
또한, 출력 래치 버퍼(40)가 데이터 버스(Mout) 및 출력 버스(46)에 접속된다. 출력 래치 버퍼(40)는 내부 클럭 신호 DCLK에 응답하여 데이터 버스(Mout) 상의 데이터를 래치하고, 래치된 데이터를 외부 클럭 신호에 응답하여 출력 버스(46)로 출력한다.
다음, 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스의 동작을 도 11을 참조하여 설명한다.
먼저, 도 4의 제1 실시예에서와 같이, 외부 클럭 신호 ECLK가 반도체 메모리 디바이스에 공급된다. 클럭 신호 생성부(20)는 외부 클럭 신호 ECLK의 하강 엣지 및 상승 엣지 중 하나를 이용하여 내부 클럭 신호 DCLK 만을 생성한다. 도 11의 B에 도시된 바와 같이, 내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 주파수의 2배의 주파수를 갖는다.
다음, 제어 로직부(34)로부터의 리셋 신호 Reset에 응답하여, 제어 클럭 신호 생성부(16)의 카운터가 리셋된다. 다음, 내부 클럭 신호 DCLK가 제어 클럭 신호 생성부(16)에 공급되어, 도 11의 C 내지 도 11의 F에 도시된 바와 같이 제어 클럭 신호 (CT1, CNT2, CNT3, CNT4)가 생성된다. 이 때, 도 5에 도시된 일례에서와 같이, 데이터가 도 11의 G 내지 도 11의 J에 도시된 바와 같이 메모리 셀 어레이(1-4)로부터 판독되어, 멀티플렉서부(38)에 공급된다.
트랜스퍼 게이트(10A-1)는 제어 클럭 신호 CNT1에 응답하여 도통 상태로 설정된다. 도 11의 K에 도시된 바와 같이, 내부 클럭 신호 DCLK의 1 주기 내에서 데이터 버스(10L) 상의 데이터(DATA1)가 출력 버스(Mout) 상으로 전달된다. 순차적으로, 제어 클럭 신호 CNT2에 응답하여 트랜스퍼 게이트(10A-2)가 도통 상태로 설정된다. 도 11의 K에 도시된 바와 같이, 데이터 버스(20L) 상의 데이터(DATA2)가 내부 클럭 신호 DCLK의 2 주기 내에서 출력 버스(Mout) 상으로 전달된다. 순차적으로, 내부 클럭 신호 DCLK에 응답하여 트랜스퍼 게이트(10A-3)가 도통 상태로 설정된다. 도 11의 K에 도시된 바와 같이, 데이터 버스(30L) 상의 데이터(DATA3)가내부 클럭 신호 DCLK의 3 주기 내에서 출력 버스(Mout) 상으로 전달된다. 순차적으로, 제어 클럭 신호 CNT4에 응답하여 트랜스퍼 게이트(10A-4)가 도통 상태로 설정된다. 도 11의 K에 도시된 바와 같이, 데이터 버스(40L) 상의 데이터(DATA4)가 내부 클럭 신호 DCLK의 4 주기 내에서 출력 버스(Mout) 상으로 전달된다. 이러한 방식으로, 출력 버스(Mout) 상의 데이터가 내부 클럭 신호 DCLK에 응답하여 래치되고, 외부 클럭 신호에 응답하여 외부 데이터 버스(46) 상으로 출력된다. 내부 클럭 신호 DCLK는 외부 클럭 신호 ECLK의 주파수의 2배의 주파수를 갖는다. 이러한 방식으로, 2배속으로 외부 클럭 신호의 2 주기 내에서 4개의 데이터가 반도체 메모리로부터 판독된다.
이러한 방식으로, 본 발명은 n 주기의 경우에도 응용될 수 있다(n은 자연수임). 상술한 바와 같이, 2n개의 데이터가 외부 클럭 신호의 n 주기 내에서 판독될 수 있다. 또한, 내부 클럭 신호가 외부 클럭 신호의 주파수의 n배의 주파수를 갖는 경우, n 데이터가 외부 클럭 신호의 하나의 주기 내에서 판독될 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 디바이스에 따르면, 단일 내부 클럭 신호가 각각의 메모리 셀 어레이에 대응하는 출력 회로로 공급된다. 따라서, 내부 클럭 신호에 대한 동일한 길이의 배선 구조가 용이하게 설계될 수 있다. 또한, 공급된 내부 클럭 신호가 단일 신호이므로, 칩 영역이 효율적으로 사용될 수 있다.
본 발명의 반도체 메모리 디바이스에 따르면, 내부 클럭 신호가 외부 클럭신호의 상승 엣지 또는 하강 엣지 중 어느 하나로부터 생성되고, 외부 클럭 신호의 주파수의 2배의 주파수를 갖는다. 따라서, 내부 클럭 신호는 외부 클럭 신호의 듀티비에 의해 영향을 받지 않게 되어, 내부 클럭 신호의 2개의 인접한 주기는 서로 동일하게 된다. 따라서, 동작 마진이 넓어질 수 있다.
또한, 본 발명의 반도체 메모리 디바이스에 따르면, 2개의 데이터의 경우 뿐 아니라 4개의 데이터의 경우에도 2배속으로 판독될 수 있다.
본 발명의 반도체 메모리 디바이스에 따르면, 2개의 내부 클럭 신호가 내부 클럭 신호 DCLK로 다중화되고, 필요한 경우에는 내부 클럭 신호 DCLK가 2개로 분리된다. 이러한 방식으로 배선 영역이 감소될 수 있다 .

Claims (22)

  1. 반도체 메모리 디바이스에 있어서,
    2개의 메모리 셀 어레이부;
    단일 클럭 신호선;
    외부로부터 공급된 제2 클럭 신호에 기초하여, 상기 제2 클럭 신호의 주파수의 2배의 주파수를 갖는 단일의 제1 클럭 신호를 생성하고, 상기 제1 클럭 신호를 상기 클럭 신호선 상으로 출력하는 클럭 신호 생성부;
    상기 클럭 신호선에 접속되고, 상기 클럭 신호선 상의 상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호의 1 주기 동안 상기 2개의 메모리 셀 어레이부로부터 순차적으로 각각 판독된 제1 데이터 및 제2 데이터를 출력하는 멀티플렉서부
    를 포함하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 클럭 신호 생성부는 상기 제2 클럭 신호보다 소정의 위상만큼 더 앞서는 위상을 갖도록 상기 제1 클럭 신호를 생성하는 반도체 메모리 디바이스.
  3. 반도체 메모리 디바이스에 있어서,
    제1 데이터를 전달하는 제1 데이터 버스;
    제2 데이터를 전달하는 제2 데이터 버스;
    제3 데이터 버스;
    제2 클럭 신호로부터 상기 제2 클럭 신호의 주파수의 2배의 주파수를 갖는 단일의 제1 클럭 신호를 클럭 신호 생성부; 및
    상기 제2 클럭 신호의 1 주기 내에서 상기 제1 데이터 버스 및 상기 제2 데이터 버스로부터 상기 제1 데이터 및 상기 제2 데이터를 각각 수신하여, 상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호의 1 주기 내에서 상기 제1 데이터 및 상기 제2 데이터를 상기 제3 데이터 버스로 순차적으로 출력하는 멀티플렉서부
    를 포함하는 반도체 메모리 디바이스.
  4. 제3항에 있어서,
    각각이 제1 메모리 셀 어레이부와 제2 메모리 셀 어레이부를 포함하는 복수의 메모리 셀 어레이를 더 포함하고,
    상기 복수의 메모리 셀 어레이 각각에 대하여 상기 멀티플렉서가 제공되며,
    상기 복수의 메모리 셀 어레이 중 하나 내의 상기 제1 메모리 셀 어레이부 및 상기 제2 메모리 셀 어레이부로부터 상기 제1 데이터 및 상기 제2 데이터가 각각 판독되어, 상기 제1 데이터 버스 및 상기 제2 데이터 버스를 통해 상기 하나의 메모리 셀 어레이에 대응하는 상기 멀티플렉서부로 공급되는 반도체 메모리 디바이스.
  5. 제4항에 있어서,
    상기 클럭 신호 생성부가 상기 복수의 메모리 셀 어레이에 제공되고,
    상기 클럭 신호 생성부는 상기 제1 클럭 신호를 동일한 지연 시간으로 복수의 상기 멀티플렉서부로 공급하는 반도체 메모리 디바이스.
  6. 제4항에 있어서, 상기 멀티플렉서부는,
    제어 클럭 신호에 응답하여 상기 제1 데이터를 상기 제3 데이터 버스로 전달한 후, 상기 제어 클럭 신호의 반전 신호에 응답하여 상기 제2 데이터를 상기 제3 데이터 버스로 전달하는 선택부; 및
    상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호의 상기 1 주기 동안 상기 제어 클럭 신호를 생성하는 제어 클럭 신호 생성부
    를 포함하는 반도체 메모리 디바이스.
  7. 제6항에 있어서, 상기 선택부는,
    상기 제1 데이터 버스 및 상기 제3 데이터 버스에 접속되고, 상기 제어 클럭 신호에 응답하여 상기 제1 데이터를 상기 제3 데이터 버스로 전달하는 제1 트랜스퍼 게이트; 및
    상기 제2 데이터 버스 및 상기 제3 데이터 버스에 접속되고, 상기 제어 클럭 신호의 상기 반전 신호에 응답하여 상기 제2 데이터를 상기 제3 데이터 버스로 전달하는 제2 트랜스퍼 게이트
    를 포함하는 반도체 메모리 디바이스.
  8. 제6항에 있어서,
    상기 제어 클럭 신호 생성부는 리셋 단자를 갖는 D형 플립플롭을 갖고,
    상기 D형 플립플롭의 반전 출력 단자에는 그의 데이터 입력 단자가 접속되고,
    상기 제어 클럭 신호는 상기 제1 클럭 신호에 응답하여 상기 D형 플립플롭의 반전 출력 단자로부터 출력되고,
    상기 D형 플립플롭은 상기 리셋 단자에 공급된 리셋 신호에 응답하여 리셋되는 반도체 메모리 디바이스.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 제2 클럭 신호의 상기 1 주기에 대응하는 상기 제1 클럭 신호의 2 주기는 시간 길이가 서로 동일한 반도체 메모리 디바이스.
  10. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 클럭 신호 생성부는 상기 제2 클럭 신호보다 소정의 위상만큼 더 앞서는 위상을 갖도록 상기 제1 클럭 신호를 생성하는 반도체 메모리 디바이스.
  11. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 클럭 신호 생성부는 상기 제2 클럭 신호의 상승 엣지 및 하강 엣지 중 하나에 기초하여 제1 클럭 신호를 생성하는 반도체 메모리 디바이스.
  12. 반도체 메모리 디바이스에 있어서,
    제1 데이터를 전달하는 제1 데이터 버스;
    제2 데이터를 전달하는 제2 데이터 버스;
    제3 데이터를 전달하는 제3 데이터 버스;
    제4 데이터를 전달하는 제4 데이터 버스;
    제5 데이터 버스;
    제2 클럭 신호로부터 상기 제2 클럭 신호의 주파수의 2배의 주파수를 갖는 단일의 제1 클럭 신호를 생성하는 클럭 신호 생성부; 및
    상기 제1 내지 제4 데이터 버스로부터 상기 제1 내지 제4 데이터를 각각 수신하고, 상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호의 제1 주기 내에서 상기 제1 데이터 및 상기 제2 데이터를 상기 제5 데이터 버스에 순차적으로 출력하고, 상기 제1 주기 다음의 상기 제2 클럭 신호의 제2 주기 내에서 상기 제3 데이터 및 상기 제4 데이터를 상기 제5 데이터 버스로 순차적으로 출력하는 멀티플렉서부
    를 포함하는 반도체 메모리 디바이스.
  13. 제12항에 있어서,
    제1 내지 제4 메모리 셀 어레이부를 포함하는 복수의 메모리 셀 어레이를 더 포함하고,
    각각의 상기 복수의 메모리 셀 어레이에는 상기 멀티플렉서부가 제공되고,
    상기 복수의 메모리 셀 어레이 중 하나 내의 상기 제1 내지 제4 메모리 셀 어레이부로부터 상기 제1 내지 제4 데이터가 판독되어, 상기 제1 내지 제4 데이터 버스를 통해 상기 하나의 메모리 셀 어레이에 대응하는 상기 멀티플렉서부로 공급되는 반도체 메모리 디바이스.
  14. 제13항에 있어서,
    상기 클럭 신호 생성부가 상기 복수의 메모리 셀 어레이 각각에 대하여 제공되고,
    상기 클럭 신호 생성부는 동일한 지연 시간으로 상기 제1 클럭 신호를 복수의 상기 멀티플렉서부로 공급하는 반도체 메모리 디바이스.
  15. 제12항에 있어서, 상기 멀티플렉서부는,
    제1 내지 제4 제어 클럭 신호에 응답하여, 상기 제1 내지 제4 데이터를 상기 제5 데이터 버스로 전달하는 선택부; 및
    상기 제1 클럭 신호에 응답하여, 상기 제2 클럭 신호의 상기 제1 주기 동안 상기 제1 및 제2 제어 클럭 신호를 생성하고, 상기 제2 클럭 신호의 상기 제2 주기 내에서 상기 제3 및 제4 제어 클럭 신호를 생성하는 제어 클럭 신호 생성부
    를 포함하는 반도체 메모리 디바이스.
  16. 제15항에 있어서, 상기 선택부는,
    상기 제1 데이터 버스 및 상기 제5 데이터 버스와 접속되고, 상기 제1 클럭 신호에 응답하여 상기 제1 데이터를 상기 제5 데이터 버스로 전달하는 제1 트랜스퍼 게이트;
    상기 제2 데이터 버스 및 상기 제5 데이터 버스에 접속되고, 상기 제2 제어 클럭 신호에 응답하여 상기 제2 데이터를 상기 제5 데이터 버스로 전달하는 제2 트랜스퍼 게이트;
    상기 제3 데이터 버스 및 상기 제5 데이터 버스에 접속되고, 상기 제3 제어 클럭 신호에 응답하여 상기 제3 데이터를 상기 제5 데이터 버스로 전달하는 제3 트랜스퍼 게이트; 및
    상기 제4 데이터 버스 및 상기 제5 데이터 버스에 접속되고, 상기 제4 제어 클럭 신호에 응답하여 상기 제4 데이터를 상기 제5 데이터 버스로 전달하는 제4 트랜스퍼 게이트
    를 포함하는 반도체 메모리 디바이스.
  17. 제15항에 있어서,
    상기 제어 클럭 신호 생성부는 리셋 단자를 구비한 카운터를 갖고,
    상기 카운터는 상기 제1 클럭 신호를 카운트하여, 상기 제1 내지 제4 제어 클럭 신호를 출력하고,
    상기 카운터는 상기 리셋 단자에 공급된 리셋 신호에 응답하여 리셋되는 반도체 메모리 디바이스.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 클럭 신호의 1 주기에 대응하는 상기 제1 클럭 신호의 인접 주기는 서로 동일한 반도체 메모리 디바이스.
  19. 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 클럭 신호 생성부는 상기 제2 클럭 신호보다 소정의 위상만큼 더 앞서는 위상을 갖도록 상기 제1 클럭 신호를 생성하는 반도체 메모리 디바이스.
  20. 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 클럭 신호 생성부는 상기 클럭 신호의 상승 엣지 및 하강 엣지에 기초하여 제1 클럭 신호를 생성하는 반도체 메모리 디바이스.
  21. 복수의 메모리 셀 어레이 중 하나의 특정한 메모리 셀 어레이로부터 데이터를 판독하는 방법에 있어서,
    (a) 제2 클럭 신호로부터 상기 제2 클럭 신호의 주파수의 N(N은 1 이상의 정수)배의 주파수를 갖는 단일의 제1 클럭 신호를 생성하는 단계;
    (b) 상기 제1 클럭 신호를 상기 복수의 메모리 셀 어레이로 전달하는 동일한 지연 시간으로 단계;
    (c) 상기 제1 클럭 신호로부터 N개의 제어 클럭 신호를 생성하는 단계; 및
    (d) 상기 N개의 제어 클럭 신호에 응답하여, 상기 제2 클럭 신호의 1 주기 동안 상기 특정 메모리 셀 어레이로부터 판독한 N개의 데이터를 일련의 상기 N개의 데이터로서 출력하는 단계
    를 포함하는 데이터 판독 방법.
  22. 제21항에 있어서, 상기 제1 클럭 신호는 상기 제2 클럭 신호보다 소정의 위상만큼 더 앞선 위상을 갖는 데이터 판독 방법.
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