TW588379B

TW588379B - Semiconductor memory device with single clock signal line

Info

Publication number: TW588379B
Application number: TW091105182A
Authority: TW
Inventors: Kazunori Maeda
Original assignee: Nec Corp; Nec Electronics Corp; Hitachi Ltd
Priority date: 2001-04-06
Filing date: 2002-03-19
Publication date: 2004-05-21
Also published as: US6574163B2; KR100432451B1; JP2002304886A; KR20020079502A; CN1380746A; CN1181614C; US20020145936A1

Description

588379 五、發明說明（1) 發明背景發明領域特別是關於雙資料速本發明係關於半導體記憶裝置率的同步形式半導體記憶裝置。習知技藝之描述 _ a ί知的，像128M DDR —SDRAM (同步雙倍資料傳輸動態通機存取記憶體）是已為人熟知的。圖1A與1B是記憶裝置的電路架構大綱方塊圖。參考，記憶裝置【【時脈仏唬產生區120，記憶儲存格陣列1 102-1，，記憶儲存格陣列2 1〇2 — 2，資料放大器1 106-1，資料放大器2 = 6/2，及輸出電路1〇8。時脈信號產生區12〇從外部時脈化號ECLK去產生内部時脈信號ICLin及1(：1^2而且信號 EjLKB作為仏號ECLK的反轉（inversi〇n )信號。攔位解碼器（未圖示）去標示γ位址及感測放大器（未圖示）去偵測從記憶儲存格讀出的資料，提供資料給各記憶儲存格陣列1 1 0 2 -1 ’及記憶儲存格陣列2 1 〇 2 - 2。輸出電路1 〇 8具有多工器（MUX ) 及輸出閂（latch )緩衝器114。在資料匯流排10L上以資料放大器1 1〇6-1去放大及輸出’從記憶儲存格陣列1 1 〇2一1讀出的資料。還有，在資料匯流排20L上以資料放大器2 1〇6一2去放大及輸出，從記憶儲存格陣列1 102-1讀出的資料。如果在資料匯流排1〇L 上的資料是奇數端，在資料匯流排2〇L上的資料是偶數端’而且在資料匯流排丨〇L上的資料是偶數端，在資料匯

2139-4724-PF(N)；ahddub.ptd 第5頁 588379 五、發明說明（2) 流排2 0 L上的資料是奇數端。輸出電路108的多工器（Μυχ) 11〇將資料經由資料匯流排Mout依序輸= ，f 以回應從時脈信號產生區1 2 0提供的二個内時 k號ICLK1及ICLK2。輸出閂緩衝器114從該多工° 、 11 〇將資料依序輸出到輸出終端Dou t以 j ECU及ECLKB。以此方式，外部時脈信卜=5 出奇數端的資料與偶數端的資料。子間期間内輸圖2A到2H是時序圖表⑴ming ―⑴，說明在圖以與 1B顯不的習知記憶裝置之運作。如圖2A與⑼所示，將外部時脈信號ECLK及ECLKB提供給時脈信號產生區12〇。如圖2C 與2D所示，時脈信號產生區12〇從這些外部時脈信號eclk 及ECLKB產生内部時脈信號ICLn &ICLK2。即，個別地，產生内部時脈信號ICLK1及ICLK2以和外部時脈信號ECLK及 ECLKB之上升邊限或下降邊限同步。以此方式，内部時脈信號ICLK1及ICLK2與外部時脈信號ECLK AECLKB具有相同頻率。内部時脈信號ICLK1及ICLK2具有與外部時脈信號 ECLK及ECLKB接近相同的相位。如圖2E與2F所示，個別地，在内部時脈信號的時間期間内在資料匯流排10L與20L上以資料放大器106-1與106-2 去放大及輸出，從記憶儲存格陣列1 1 〇2_1與記憶儲存格陣列2 102_2讀出奇數端的資料DATA1與偶數端的資料 DATA2 。將前述内部時脈信號ICLK1及I CLK2提供給多工器

2139-4724-PF(N);ahddub.ptd 第6頁 588379

(MUX) 110。如圖2G所示，多工器（MUX) 110選取在資料匯流排1 0L上的資料DATA1以回應内部時脈ICLK1之上升邊限而且將其輸出到該資料匯流排Mout。接下來，多工器 (MUX ) 11〇選取在資料匯流排20L上的資料DATA2以回應内部時脈ICLK2之上升邊限（内部時脈ICLK1之下降邊限）而且將其輸出到該資料匯流排Mout。如圖2H所示，個別地，輪出閃緩衝器114從輸出終端Dout輸出資料DATA1與資料 DATA2以回應外部時脈信號EClk及ECLKB。以此方式，、在外部時脈信號的一個時間期間内可以讀取資料1)八1^1與 DATA2。 ’、在此DDR-SDRAM中，在晶片的兩端上安置複數個記憔儲存格陣列，在複數個記憶儲存格陣列中經常使用設計^ (iayout)，而且在晶片的中心安置單一時脈信號區。將包括多工器（Μυχ ) 11〇的輸出電路1〇8提供給各: 憶儲存格陣列。如圖3所示，將由時脈信號產生區丨2°〇產= 的二個内部時脈信號ICLK1及ICLK2提供給輸出電路ι〇8 為一對。作

256-MB DDR-SDRAM 中，使用166MHz 的時脈户 ‘ 外部時脈信號，一個循環約是6 ns。在此狀況中”乍為出循裱約是3 ns。當從時脈信號產生區12〇固讀 1〇8供内部時脈信號使用的電線是不同長度時各=路當Π =的輸送（—ah010延遲時間之間不Ϊ 次Μ 方式使用高頻率時脈信號，是存在不能讀出不谈負抖之壯、、W 1 ® '^確的况。由於這個理由，一般是將内部時脈信號 J电

588379 五、發明說明（4) 線’從時脈信號產生區120到各自輪出電路1〇8的線路長度，設計成是相同的，以消除輸送延遲時間。為'了這個目的’如圖3所示，須要將供二個内部時脈信號丨^ I CLK2使用的電線設施成相同長度給輪出電^使用。然而，在習知DDR-SDRAM中，遮罩設計變成複雜而且也= 晶片區域。特別是，當多重位元輸出電路架構適用於像、 16-位元輸出，時脈信號電線之設置變成非常困難。 f有：如上所述，當使用外部時脈信號的上升 2邊限去產生内部時脈信號時’並不保證内部時脈信號任比率為50%。當責任比率不是5〇% _，在高階邛時脈信號ICLK1及ICLK2的延伸時間（durati〇n) 的，而且無法確保運作邊限（margin)的狀況。不冋是短2 —S_中’由於讀出循環期間 =出=¾别提供使用内部時脈信號作為讀出運在地’ ¥太早提供内部時脈作於. 該内::時脈信號所丄誤=…結束前提供導體記憶裝Ϊ ::脈J J : J6頻J，二8號：利中揭露半中，外部時脈信號源產生外部時航：J此參考資料率放大器盥主㈣Λ 卜。"寺脈仏纟。控制器具有主頻與DLL電路\頻率^電路。各複數個DRAM具有頻率多工器脈信號，且有外邱夕主工裔，從外部時脈信號，產生内部時有延遲電路，邏i:::號之二倍頻率。該頻率多工器具、輯裝置與緩衝器。延遲電路依據外部時脈

2139-4724-PF(N)；ahddub ptd 第8頁 588379 五、發明說明（6) ____〜第四節點連接相鄰延遲電路點連接到第一電源供應器二此以=以源供應器、第一電源供應器與第也j接還有，當在第二區段期間第節 /、應時在此時第一栌制_辨$拉，:連接到第一電源供應器 -盥繁！，唬連接到第二電源供應器，第：、第一與第一節點依序各自地連接到箆-乐一笫源供應器與第二電源供應器。於是，⑼’外；二：第-電沒有相位區分的内部時脈信號。、。寺脈信號產生發明概述因此置，其中出電路作本發其中可以本發置，其中本發置，其中還有裝置，其率及5 0 % 本發，本發明的一將單一時脈信儲存格為記憶明的另有較寬明還有可以有明還有可以用，本發中從外一個目的運作另一個效使用另一個雙資料明的另部時脈責任比率的内個形態明的個目的在於提ilf 4¾ j. ..#、扠供種+導體記憶裝就供給提供给山$ 各輸出電路，提供輸 I竿列。的在於提供一種半導邊限。等體圯憶裝置’ 目的在於提供—鍤坐曰w r^ 種+導體記憶裝日曰月區域0 目的在於提供一種 ^ ^ .,裡牛導體記憶裝迷率讀出四個資料。一個目的在於提供一 _鲈$ 4目+ 種半導體記憶 1口就產生具有二仵部時脈信號。D卜。卩時脈信號頻 ’一種半導體記憶裝置包括：二記

2139-4724-PF(N);ahddub.ptd 第10頁

憶儲存格陣列p 00 多工器區。時:“古：：時脈信號線，日寺脈信號產生區以及產生單一第一時^ t f生區依據外部提供第二時脈信號去信號線。該第一 ;旒而且輸出該第一時脈信號到該時脈率。該多工號ΐ有該第二時脈信號之二倍頻應該第一時脈^1脈仏说線而且在該第二時脈信號回出從該二個記情二=期間在胃日寺脈信ε、線上個別地輸資料。…存格陣列區依序讀出的第一資料與第二希望該時脈信以既定更前進一種半 ’轉換時脈信二時脈號具有時脈信匯流排信號之出到該號去具有本發第一資料流排，第區。該時脈信號，頻率。該一資料匯一資料，該第一資該第一時比該第二明的另一之第一資三資料匯脈信號產而且該第多工器區流排與該而且在該料與該第脈信號。號產生區時脈信號個形態，料匯流排流排，_ 生區從第一時脈信在該第二第二資料第一時脈二資料輪相位產生之一相位導體記憶第二資料號產生區 &就去產該第二時號區段内接收該第該一時間第三資料該第一時脈信 0 裝置包括轉換之第二資料匯以及一多工器生單一第一時脈# 5虎之二倍個別地從該第一資料與該第期間内依序將匯流排以回應，、丨 J 肌返、衣直可能更勹k 列，各複數個該記憶儲存袼陣憶儲存格陣存格陣列區及第二資料記憶 =l括第一資料記憶提供給各複數個該記憶儲存'格二卩列區。將該多工器車列。在該複數個記憶儲

588379 五、發明說明（8) ---- Ϊ:::::中從第一資料記憶儲存袼陣列區及第二資料供給複數個記憶儲存格陣列，而且在相同延遲時脈信號產生區，將第一時脈信號提供給複數個脱仁=ι° °還有’該多工器區可能包括選取區以及控制時區。該選取區可能將該第-資料轉換為該第三 :二: 應控制時脈信號以及然後將該第二資料轉 ^為该第三資料匯流排以回應該控制時脈信號之反轉信 U控制時脈信號產生區在該第：時脈信號回應該第一寺脈彳5喊之區段時間可能產生該控制時脈信號。一次在此狀況中’該選取區可能包括第一ϋ閘連接該第一貝料匯流排與該第三資料匯流排以將該第一資料該第三資料匯流排以回應控制時脈信號’以及第二換; 連接该第二資料匯流排與該第三資料匯流排以將該第^次料轉換為該第三資料匯流排以回應控制時脈信號之反^二號。還有，該控制時脈信號產生區可能具有重設端之d : 正反器。該D-型正反器之反轉輪出端連接其中的資鈐^ 端。從該D-型正反器之一反轉輸出端去輸出該控制2 = 號以回應該第一時脈信號，以及重設該D—型正反器以:15 提供給該重設端之重設信號。 ° Μ回應還有，希望第一時脈信號的二個期間符合該第二信號的一個期間二者在時間長度是彼此相同。另外了:= 2139-4724-PF(N);ahddub.ptd 第12頁五、發明說明（9) 該時脈信號產生區以既定相位產生比該第二時脈信號更前進之一相纟、脈信號去具有號產生區依據該第二時脈信號之上二希望：時脈信生該第一時脈信號。开遠限或下降邊限去產本發明的再另一個形態，一轉換第一資料夕铱^ ^恨干导體圮憶裝置包括·· 料匯&排，轉換第三資料之第貝料之第-貝料之第四資料匯、、古妯，以b4匯机排，轉換第四資 .^ ^卄匯肌排及第五資料匯流排。睥脈_辨姦 -時脈信號具有該第二時脈信號之4=说：”該第料，在^ 一到該第四資料匯流排接收該第一到第四資 “第一時脈信號之第一期間巾# & ^ 咏、與該第二資料5ll ^ t t αι肩間中依序輪出該第一資剩號，而且流排，以回應該第-時脈信後’在該第二時脈信號之第該第-期間之該“資料輸出到該第五資料匯：排將該第二資料梦列，4 = I::己憶裝置可能更包括複數個記憶儲存格陣料記憶儲存格：=憶陣列可能包括第-到第四，憶儲存格陣列。在該複數二給該各複數個t

資料，==ΐ=Γ::區個別地讀出第-到^ 憶儲存格陣列之气多工_四貝料匯流排提供給符合該I 號產生區提供給ΐ該複=袖在此狀況中，可能將該時脈十數個圯憶儲存格陣列，以及在相

2139.4724-PF(N)；ahddub.ptd 第13頁

588379 五、發明說明（10) 延遲時間中該時脈传铗給該複數個多工器^ Γ 區可能將該第一時脈信號提供還有，該多工器區四資料轉換為該第五資；選取J，將該第-到第第-期間產生該第：盥』f產生區在該第二時脈信號的脈信號，而且在該第;;n制時脈信號以回應該第—時第四控制時脈信號。：此丄的第二期間產f該第三與轉換閘連接該第一資料匯法排兮3選取區可能包括第- 拉跋，楚_ μ z ^科流排以回應該第一控制時脈二‘以將ί第二1連接該第二資料匯流排與該第五資料匯轉換為該第五資料匯流排以回應該第第五資料匯流排以將該第三資料轉換為該第五資料以 :回應該第三控制時脈信號，以及第四轉換閘連接該第四資料匯流排與該第五資料匯流排以將該第四資料轉換第五資料匯流排以回應該第四控制時脈信號。還有，、該^ 制時脈信號產生區具有一計數器，該計數器具有重設=二該計數器對該第一時脈信號計數以輸出該第一到第四& 號，以及重設該計數器以回應提供給該重設端二重還有，希望該第一時脈信號的相臨期間符人兮二脈信號的一個期間是彼此相同。再者，希望該產生區以既定相位去產生該第一時脈信號去具有比該第」時 2139-4724-PF(Ν);ahddub.p t d 第14頁 588379 五、發明說明（14) )〇各記憶庫是由複數個兮各複數個記憶儲存格陣列區‘二^ F列區組成，而且將憶儲存格陣列2。記憶儲存格陣77 : J陣列1與記則另-方是偶數端。在本實而且然後從偶數端的記匯ί排10L上，資料匯流排20L·上。 ^ J項出之貝料被輪出在多=器區（MUX)38首先將在資料匯流排m上之 ^出』==了；將在資料匯㈣庫^ ΐ 流排1 ’在外部時脈信號ECLK區段内以回輸出閃緩衝器4〇去閃在輸出匯流排的纪情f輸出到外部資料匯流排46。在對應隐儲存格陣列之相臨處形成多工器區（Μυχ)38。以丨希望在比時脈信號產生區20更接近對應的記憶儲存格陣列之位置中實際設置多工器區（MUX) 38。接下來，將根據本發明之第一實施例更精確的描述導體記憶裝置。

參考圖5，將根據本發明第一實施例之半導體記憶裝置包括時脈信號產生區20，記憶儲存格陣列1 2-1，記憶儲存格陣列2 2-2，資料放大器6-1與6-2，多工器區（MUX ^38，及輸出閂緩衝器40。多工器區（Μυχ)38*由多工裔電路10與時脈信號產生電路16組成。圖6是以方塊圖說明時脈信號產生區2 0的電路架構。參考圖6，時脈信號產生區20是由單資料速率BDD (1:1 BDD :雙向延遲

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588379 五、發明說明（15)

(2.1 Delay))電路20-1，雙資料速率BDD .、# W電路2〇_2 ’卯閘2〇-3與緩衝器20-4組成。右々t緩衝器2〇_4將外部時脈信號％1^ (如果須要，還雙資二：二號ECLKB)提供給單資料速率_電路2〇-1與既定狂ϋ f路別-2 °單資料速率獅電路20-1以第一遲時間去延遲外部時脈信號ECLK與產生内部時脈信部時脈信號1CLK1之上升邊限與外部時脈信號 ^ =邊限同步。因此，内部時脈信號ICLK1具有與紅1 t脈彳5 ^ECLK相同頻率但是内部時脈信號ICLK1的責 ^ “小於50 % 。還有，雙資料速率BDD電路20-2以第二 Ϊ時間去延遲外部時脈信號ECLK與產生内部時脈信二内邛時脈化號ICLK2之上升邊限與外部時脈信號之下降邊限同步。第二既定延遲時間是等於加總上述一既定延遲時間與外部時脈信號ECLK的一半期間。因，，内部時脈信號ICU2具有與外部時脈信號eclk相同頻以但疋内部時脈信號ICLK2的責任比率小於5〇 % 。在此，圖4的内部時脈信號1CLK是内部時脈信號ICLK1或ICLK2。〇R閘20-3計算内部時脈信號ICLK1與ICLK2的邏輯加總輸出作為内部時脈信號DCLK。因此，内部時脈信號dclk ^有脈衝作為外部時脈信號ECLK的一期間之各半。產生内部時脈信號DCLK作為單一信號其具有外部時脈信號eclk 二倍頻率。立因為只在外部時脈信號ECLK之上升邊限使用所產生内部時脈信號DCLK，即使改變外部時脈信號的責任比率，内

2139-4724-PF(N)；ahddub.ptd 第19頁五、發明說明（16) _ 部時脈信號DCLK的二個期間符合外立期間變成彼此相等。換言之，^ 部時脈信號ECLK的一個生内部時脈信號DCLK具有外部時^，用既定延遲時間所產内部時脈信號DCLK不用忍受外部=信號ECLK的二倍頻率，改變之影響。寻脈信號ECLK的責任比率在此時，希望以既定相位區成小於外部時脈信號ECLK的一個期：一延遲時間設定部時脈信號DCLK可以具有比内邱睥？之整數倍。以此，内前進之一相位。如果該相位區^;信fCLK對應脈衝更小於0. 6 ns的時間，可以脾向Α在既疋值以内，例如，為比外部時脈信號ECLK的相位=:相位製造定輸出結*，而且該社果乂。進。結果’可以更早設 L = L作為存取像是可以擴張設定時間的記憶儲號dc二ί d,單-雙資料速率内部時脈信 4n 处里、、、口夕工裔區（MUX ) 38與輸出閂緩衝器脾i 一 +圑7所不，在貫際的晶片上相同長度架構中綠々"時脈信號如1^提供給多工器區（MUX ) 38作為的延遲時間變1二容易使所有多工器區（MUX>38 項i胳-加^ 相同。在習知範例中’在相同長度架構中器區（MUX)作^V§fICU1與ICU2^給個別的多工製及浪費晶片區V組，路使用。於是，線路設計變得複半導體記憶襄m而，相較於習知範，：在本發明的置中’谷易設計出供單一組線路使用的相同

588379 五、發明說明（17) 長度架構而且可能去降低線路的晶片區域。接著’將描述在輸出電路5〇中之多工器區（腳X )38 與輸出閃緩衝器40的電路架構。參考圖8，多工器區（Μυχ )38是由選取區1 〇與控制時脈信號產生區丨6所組成的。選取區10是由轉換閘1〇 —丨、1〇_2及反向器1〇-3所組成的。轉換閘10-1與資料匯流排1〇L及資料匯流排M〇ut連接’以及轉換閘10-2與資料匯流排2〇l及資料匯流排Mout 連接。一般在轉換閘1 〇 — 1的p —通道上之閘，在轉換閘丨〇一2 的N-通道上之閘，以及反向器1〇 — 3之輸入是連接的。還有’一般反向器10 —3之輸出、在轉換閘1〇 —1的1^}—通道上之閘，以及在轉換閘10 —2的p—通道上之閘是連接的。控制時脈信號產生區16具有D-型計數器（D-型正反器 )計數器之反轉輸出/Q是連接D 一型計數器的輸入端 /、反t器1 0 3之輸入作為時脈信號cnta。將内部時脈信號 DCLK提供々D型计數器的輸入端CK。還有，從控制邏輯區 34將重設信號Reset提供給D—型計數器的重設端r。土還有，輸出閂緩衝器4〇連接資料匯流排Mout及輸出匯抓排46 #將内部時脈信號％^提供給輸出閂緩衝器。、+、企ϋ ΐ參考圖9 Α到9 G，將根據本發明之第一實施例描述半導體記憶裝置之運作。 % 又時脈彳5號產生區1 6以回應來自控制邏輯區3 4之重又^號Re set。因此，在控制時脈信號產生區1 6中卜型計數器之^轉輸出Μ信號變成低位階。如圖9B所$，時脈信號產生區2 0產生内部時脈信號DCLK以回應如圖9所示之外 588379 五、發明說明（18) 部時脈信號ΕΠ K q μ 號DCU具有外=ί =號ECL〇。⑹，述内部時脈信號DCLK提K的二倍頻率。將内部時脈信時脈輸人^ 時脈信號產生區16中之卜型計數器的流排叫以資料放大器6_1去放大及輸出，從 SLt J5列12-1讀出的平行資料。還有，在資料匯 1 以負料放大器6 — 2去放大及輸出，從記憶儲存格陣歹2^2讀出的平行資料。如果在資料匯流排ι〇ί上的資料 ^奇數端’在資料匯流排20L上的資料是在偶數端。還有、’如果在資料匯流排10L上的資料是在偶數端，在資料匯流排2 0L上的資料是在奇數端。如圖9 C所示，控制時脈信號產生區1 6將 cm輸出到選取區1Q以回應内料脈信鎮LK。如圖^ 示回應控制時脈k號C N T A，選取區1 〇在内部時脈信號，的二期間時間之第一期間内將在資料匯流排1〇L上：負料輸出到資料匯流排訃討而且然後在第二期間内將在資料匯抓排20L上的資料輸出到資料匯流排M〇ut。即，在外部時脈信號ECLK的期間上將二者資料輸出到資料匯流排 Mout ° 乂此方式，重5又控制時脈信號產生區1 6以回應來自控制邏輯區34之重設信號Reset。在重設後，時脈信號產生區16具有D-型計數器對内部時脈信號DCU計數❶結果，如圖9C所不，從反轉輸出/Q產生控制時脈信號cnta及輸出到選取區控制時脈仏號CNTA具有外部時脈信號ECLK的二倍

五、發明說明（19) 頻率及5 0 %責任比率。 =控制時脈信號CNTA是在低位階時，將轉換閘1〇]設 =為導電狀態以及將轉換閘10-2設定為不導電狀態。於

圖9F所示，將在資料匯流排丨儿上的資料μταΓ轉換 =匯流排M〇ut。依序地’輸出閃緩衝器4〇閃在該資料上的資料以回應内部時脈信號贿，而且將該 u出，出匯流獅ut以回應外部時脈信號eclk。 =後，*在下半期間控制時脈信號CNT ί為= 設定為不導電狀態以及將轉換：二: 、導電狀匕。以此方式，如圖9F所示，將在資料s、、*姑 ^上的資料DATA2轉換到輸出匯流排m〇討。輸出問緩ς =在該資料匯流獅ut上的f料以回應内部時脈作^ Tr二而•且將該閃資料輸出到輪出匯流排—以回；“ 寺脈=ECLK或該信號ECLK的反轉信號ecub。“此。方卜4 t在:卜部時脈信號ECLK的區段期間輸出在奇數 ^偶數端的資料’控制時脈信號㈣具有與 t 資稱“ ” ί / 式，可以從半導體記憶裝置以螯貝枓速率去讀取資料DATA1與DATA2。衣罝以雙接者，將根據本發明之莖_ . 置。之第一實施例描述半導體記憶裝圖10根據本發明之第-誉# , 中輸出電路5。的電路架構。在η::二導：記憶裝置個資料。在此，雖利用雙資料速率去讀取四 …、圖不，各記憶庫是由複數個記憶儲 588379 五、發明說明（20) 存格陣列區組成，而且將各憶儲存格陣列Η組成。如同第^1 存;^陣列區是由4個記個別地以Λ 個記憶儲存格陣列Η中之每一。在中2放大器Η去放大從4個記憶儲存格陣列1-4 :獨取的資料後輸出到資料匯流排】〇L ' 2〇L、3〇L與皿出閃，輸出電路5〇是由多工器區（MUX)38與輸盘押制味^組成，與多工器區（ΜϋΧ ) 38是由選取區10, ”控制時脈信號產生電路16,組成。 2取區10,是由轉換閘iOA-i、1〇Α_2、1〇Α 3與ι〇Α 4 換 m/H11、1〇Α_12、1〇Α_13 與1〇Α-14所組成的。轉鲑=10Α-1與資料匯流排1〇L及資料匯流排M〇ut連接，以及 =換閘10A-2與資料匯流排20L及資料匯流排M〇ut連接。還 =轉換閘10A-3與資料匯流排30L及資料匯流排肋时連垃以及轉換閘10A-4與資料匯流排40L及資料匯流排M〇ut 山，。各反向器1〇人-11、1〇人-12、1(^-13與1〇八-14之輪入端是與對應的轉換閘之P—通道上之閘連接的，以及反向器之輸出端是與N-通道上之閘連接的。控制時脈信號產生區1 6具有計數器。作為計數器輸出之控制時脈信號CNT1、CNT2、CNT3、與CNT4是在轉換閘 1()A —1、10A-2、10A-3與10A-4中與P-通道上之閘連接。將 /内部時脈信號DCLK提供給計數器的時脈輸入端CK。還有，從控制邏輯區34將重設信號Reset提供給D—型計數器的没端R。

五、發明說明（21) 還有’輸出閂緩衝器40連接資粗膝、去川， ^ 流排46。輸出閃緩衝器4〇閃在排Mout及輸出匯應内部時脈信號贿而且將該^ = 的資料以回以回應外部時脈信號。 ]貝枓輪出到輸出匯流排46 接著，參考圖11A到11L·，將根攄士欢略 ^ 描述半導體記憶裝置之運作。據本發明之第二實施例供仏U體f ^ 4:要第—主實施例’將外部時脈信號ECLK提時脈信號產生區20只使用外部時脈 /ακ /ϋ 或下降邊限去產生内部時脈信號 D L L Κ。如圖1 1 Β所示，内部時脈作缺η 號ECU之二倍頻率。夸脈七规LK具有外部時脈信，著’重設控制時脈信號產生區16的計數器以回應來自控制邏輯區34之重設信號Reset。㈣，如圖uc到uf 所示，將内部時脈信號DCLK提供給控制時脈信號產生區16 而且產生控制時脈信號CNT1、CNT2、cNt3、與CNT4。在此時，如同圖5說明的範例，從記憶儲存袼陣列丨_4中去獨取資料，如圖11 G到11 J所示，與提供給多工器區（MU 38 〇將轉換閘1 0A-1設定為導電狀態以回應控制時脈信號 CNT1。如圖11K所示，在内部時脈信號DCLK的第一期間將在資料匯流排10L上的資料DATA1轉換到輸出匯流排M〇ut。依序地，將轉換閘1 0A-2設定為導電狀態以回應控制時脈信號CNT2。如圖11K所示，在内部時脈信號DCLK的第二期間將在資料匯流排2 0 L上的資料d A T A 2轉換到輸出匯流排

2139-4724-PF(N);ahddub.ptd 第 25 頁 588379 五、發明說明（22)

Mout。依序地，將轉換閘1 〇A-3設定為導電狀態以回應控制時脈信號CNT3。如圖11K所示，在内部時脈信號⑽^的第三期間將在資料匯流排30L上的資料DATA3轉換到輸出匯流排Mout。依序地，將轉換閘1 0A-4設定為導電狀態以回應控制時脈信號C N T 4。如圖11 K所示，在内部時脈信號 DCLK的第四期間將在資料匯流排40L上的資料DATA4轉換到輸出匯流排Mout。以此方式，閃在資料匯流排M〇ut的資料以回應内部時脈信號DCLK而且將該閂資料輸出到輸出匯流排46以回應外部時脈信號。内部時脈信號…^具有外= 脈信號ECLK之二倍頻率。以此方式，在外部時脈信^二 =間中可以從半導體記憶裝置以雙f料速率去讀出四^ 以此方式’可以將本發明應用到η (η是自然數 ^如上所述’在外部時脈信號的η個期間中可以讀出2 個貝料。還有，如果内部時脈信號具倍頻率，在外部時脈信號的一個期門由。i 、s ^的η 料。 1U期間中可以讀出η個資如上所述，根據本發明的部時脈信號提供給符合各記“：：：憶裝置，將單-内此，容易設計出供内部時脈, Ρ車列的輸出電路。因構。還有，可以有效使用晶片° =用的相同長度線路架也根據本發明的半導體記罢上升邊限或下降邊限去產生内^置，從外部時脈信號的信號之二倍頻率。因此，内部』^ =信號其具有外部時脈、R 1吕號不會被受外部時脈 2139-4724.PF(N);ahddub.ptd 588379 五、發明說明（23) 信號責任比率之影響，所以此相同。結果，可以廣泛地選取】，仏號的相鄰期間是彼還有’根據本發明的半導c。速率中讀出四個資料如同二個資料=:可以在雙資料根據本發明的半導體記憶裝置，：：。多工處理成内部時脈信號匕：内部時脈信號信號DCLK區分為二。且田須要時將該内部時脈本發明“式=路區域。的精神與目的任何上述 =在不偏退本發明括各種可能的具體實二上體實本申明專利範圍相同者。、70成目的及與第27頁 2139-4724-PF(N);ahddub.ptd 588379

圖1 A與1B是說明習知半導體記憶裝置的電路架構方塊圖；圖2 A到2H是以時序圖表說明習知半導體記憶裝置之運作；圖3是以圖示說明在習知半導體記憶裝置中利用線路的相同長β度設置以提供二個時脈信號；圖4疋說明本發明之半導體記憶裝置的電路架構方塊 Η· 圖5是根據本發明之第—實施例的半導體記憶裝置之大綱方塊圖；圖6是根據本發明之第一實施例以方塊圖說明在半導體記憶裝置中時脈信號產生區的電路架構； ^圖7是根據本發明之第一實施例以圖示說明在半導體圯憶裝置胃中利用線路的相同長度設置作為内部時脈信號；圖8是以方塊圖說明在本發明之第一實施例的半導體記憶裝置中多工器區的電路架構；圖9Α到9G是根據本發明之第一實施例以時序圖表說明半導體記憶裝置之運作；圖1 0是以方塊圖說明在本發明之第二實施例的半導體記憶裝置中多工器區的電路架構；圖11A到11L是根據本發明之第二實施例以時序圖表說明半導體記憶裝置之運作；以及圖1 2是以方塊圖說明本發明的效果。

Claims

588379 六、申請專利範圍 1 二置，包括：一早一時脈信號線；，一時脈信號產生區^ 產生單一第一時脈信;而其依據外部提供第二時脈作時脈信號線，上述第」： = 時脈信號到：二倍頻率；以及 ^脈仏唬具有上述第二時脈信號^ 夕工器區，在上信號之時間期間，與上述回應上述第—時脈出的第-資料與第二個記憶儲存格陣列區依序；中上述時脈信號產項所二的半導體記憶裝置’其去具有比上述第二心：；：：=:第-時脈以 &一種半導體記憶裝置，相位。一第一資料匯流排，轉換第一資料. 匯流排，轉換第二資料；一第二資料匯流排；一時脈 <吕號產生區，你楚_ 時脈信號，上述第一時脈夺脈信號去產生單-第〜倍頻率；以及说具有上述第二時脈信號之二 +、楚ί:态區’在上述第二時脈信號期間内個別地從上匯流排與上述第二資料匯流排接收上述第一資料，、上述第一資料’而且在上述第二時脈信號之上述一時 2139-4724-PF(N);ahddub.ptd 第30頁六、申請專利範圍 __ 間期間内依序將上述第一 '^- 第三資料匯流排以回應上m述第二資料輪出到上述 4.如申請專利範第—時脈信號。包括：項所述的半導體記憶裝置，更複數個記憶儲存袼 :陣列包括一第一資料記2述各複數個上述記憶儲存憶儲存袼陣列區；儲存袼陣列區及_第二資料記其_將上述多工哭存格陣列; …供給上述各複數個上述記憶儲在上述複數個記憶憶儲存袼陣列區及一次陣列之一個中從第一資料記出第一資料與第二資料H二記憶儲存格陣列區個別地讀二資料匯流排提供給過上述第一資料匯流排與第器。 σ述記憶儲存袼陣列之上述多工 5·如申請專利範圍第4 ，中將上述時脈信號產生區提供、：的半導體記憶裝置，其存格陣列；以及八、、、σ上述各複數個上述記憶儲在，同延遲時間中將上複數個多工器區。肌仏就產生區提供給上述 6 ·如申請專利範圍第4 中上述多工器區包括·· 、述的半導體記憶裝置，其一選取區，將上述第_資排以回應控制時脈信號而且缺德2換為上述第三資料匯流述第三資料匯流排以回；S卜二j將上述第二資料轉換為上口應上返控制時脈信號之反轉信號；第31頁 2i39-4724-PF(N);ahddub.ptd 六、申請專利範圍以及一控制時脈信择述第一時脈信號之時° 二甘f上述第二時脈信號回應上 7.如申請專利音其產生上述控制時脈信號。中上述選取區包括·· 項所述的半導體記憶裝置，其一第一轉換閘，一資料匯流排以將上述次^第 > 料匯流排與上述第三以回應控制時脈信號；:f料轉換為上述第三資料匯流排一第二轉換閘， · 資料匯流排以將上述次述第二資料匯流排與上述第三以回應控制時脈信號貝t，換為上述第三資料匯流排 8 ·如申請專利範仏號中上述控制時脈信號： '所述的半導體記憶裝置，其上述D-型正反器之^具有重設端之D~型正反器；入端； ^ —反轉輸出端，連接其中的資料輸從上述D-型正反器之一脈信號以回應上述第_ 反轉輪出端去輪出上述控制時重設上述D-型！反；脈信號；以及信號。 w x回應提供給上述重設端之重設 9 ·如申請專利範圍第3 體記憶裝置，其中上述第一 6、7或§項所述的半導第二時脈信號的一個期_ L脈彳5说的二個期間符合上述 1 〇.如申請專利範園0第7、在時間長度是彼此相同。導體記憶裝置，其中上、+、士、、5、6、7或8項所述的半八y上述時脈信號產生F H生& M既產生 2139-4724-PF(N);ahddub.ptd 第32頁 588379 六、申請專利範圍上述第-時脈信號去具有比上述、 ^一 11 ·如申請專利範圍第3、4 相位。〜時脈信號更前進之第一資料匯流排第三資料匯流排第四資料匯流排第五資料匯流排脈"is 5虎產生區二，憶裝置，其中上述時脈信號、7或8項所述的半氏吕號之上升邊限或下降邊限去產u生區依據上述第二時 1 2 · 一種半導體記憶裝置，包括·上述第一時脈信號。一第一資料匯流排，轉換第—資料轉換第二資& 轉換第三資料轉換第四資料號，上述第-時脈去產生單-第仏頻率，以及上述第二時脈信號之一多工器區，個別地從上 — 排接收上述第一到第四資:到上述第四資料匯流期間中依序輸出上述第一資 =第二時脈信號之第一 f料匯流排，回應上述第二時‘二第二資料到上述第五信號之第二期間是在上述第一湘；^/而且上述第二時脈信號之第二期間中依序將上述第：=f，纟上述第二時脈出到上述第五資料匯流排。述第一貝科與上述第四資料輸更包項所述的半導體記憶裝置，儲存格陣列包括第= 子，，上述各複數個上述記憶到第四資料記憶儲存袼陣列區； 2139-4724.PF(N)；ahddub.ptd 第33頁 /、、γ請辱利範圍存格ί:將ΐΐ多工器區提供給上述各複數個上述記憶儲第四ΐ i述複數個記憶儲存格陣列之一個中從上述第-到而以區個別地讀出第-到第四資料憶儲存格陣列之料匯流排提供給符合上述-記其中1將4.上如述存格陣列；區提供給上述各複數個該記憶儲脈俨沪提二時間中上述時脈信號產生區將上述第一時 ^歲k供給上述複數個多工m ^ ^ 其中上述多中二專區利包了·第12項所述的半導體記憶裝置，料匯；到第四資料轉換為上述第五資 -控制時以:生第匚:控:上時::號時脈信號，而且第：控制時脈信號回應上述第-時第三與第四控制時h ^時脈h虎的第二期間其產生上述其中上述選取區專包^••圍第15項所述的半導體記憶裝置，資料匯流排以將上述$ 3::::匯流排與上述第五以回應上述第—控制時脈信號轉換為上述第五資料匯流排六、申請專利範圍資料匯ί:::閘’連接上述第二資料匯流排與上述第五以回應上以ΐ;:;資：轉換為上述第五資料匯 <系一控制時脈信號；辨資料匯ϊ : ί : :、:、ί接上述第三資料匯流排與上述第五以回應上述=資：轉換為上述第五資料匯流； <弟二控制時脈信號；以及 F 資料it轉換間，連接上述第四資料匯流排與上述第五以回應上述第四控制時脈信號。丈第五貝科匯流排 1 7.如申請專利範圍第丨5項有其I;端述控制時脈信號產生區具有-計數器二置器’具到第=述:：時脈信號計數以輸出上述第— 號。重叹上述計數器以回應提供給上述重設端之重設信 18.如申請專利範圍第12、 1 7 J5 述的半導體記憶裝置，盆中上 4 15、16或17項所符合η第二脈信號述的半.導體記位去產生上述第_時Μ ;二:，時脈信號產0 “既定相前進之一相ί夺脈以去具有比上述第二時脈信號更 20.如申請專利範圍第12、1314、1516或17項所 2139-4724-PF(N);ahddub.ptd 第35頁冰 8379 申請專利範圍 1的半導體記憶裝置，纟中上述時脈信 ^脈信號之上升邊限或下降邊限去產生^生區依據上述號。迷第一時脈信 ^ 1 · 一種從標示的複數個記憶儲存袼_ ^ + 項出資料的方法，包括下列步驟：“。陣列中之-個去述第-時脈3:二仏唬去產生一單-第-時脈信號，上的整數)“有上述第二時脈信號以倍(Ν是大於丨述複芬；;將上述第-時脈信號轉換給上及（c)從上述第一時脈信號產生N個控制時脈信號；以 (d ) 在上琉楚-η士 > 標示的記憶儲存1:二!“言號之時間期間輸出N個從上述時脈信號作為上ΐΝ車個^中料讀序出列的資料，回應上述N個控制 -時號申二專^ 巧比上述第二時脈信號更前進之一相位。