KR20020064621A - 반도체 장치의 제조 방법 및 제조 시스템 - Google Patents

반도체 장치의 제조 방법 및 제조 시스템 Download PDF

Info

Publication number
KR20020064621A
KR20020064621A KR1020010010409A KR20010010409A KR20020064621A KR 20020064621 A KR20020064621 A KR 20020064621A KR 1020010010409 A KR1020010010409 A KR 1020010010409A KR 20010010409 A KR20010010409 A KR 20010010409A KR 20020064621 A KR20020064621 A KR 20020064621A
Authority
KR
South Korea
Prior art keywords
manufacturing
computer
processing
wafer
etching
Prior art date
Application number
KR1020010010409A
Other languages
English (en)
Other versions
KR100702565B1 (ko
Inventor
이자와마사루
모리마사히또
네기시노부유끼
다찌신이찌
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20020064621A publication Critical patent/KR20020064621A/ko
Application granted granted Critical
Publication of KR100702565B1 publication Critical patent/KR100702565B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM]
    • G05B19/41875—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM] characterised by quality surveillance of production
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/31—From computer integrated manufacturing till monitoring
    • G05B2219/31288—Archive collected data into history file
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/32—Operator till task planning
    • G05B2219/32053—Adjust work parameter as function of other cell
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/32—Operator till task planning
    • G05B2219/32198—Feedforward inspection data for calibration, manufacturing next stage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/45—Nc applications
    • G05B2219/45031—Manufacturing semiconductor wafers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/80—Management or planning

Abstract

반도체 장치 제조 장비에 설치된 컴퓨터에 의한 데이타베이스 및 프로세스 모델링에 기초하여, 두께 및 품질을 포함한 웨이퍼 처리 이력의 입력을 이용함으로써 처리 조건들을 자동적으로 생성할 수 있다. 반도체 장치 제조 장비에 설치된 컴퓨터는 제조 라인 관리 컴퓨터로부터 웨이퍼 처리 및 검사 결과들을 취득하여 프로세스 이력의 입력을 원조한다. 제조 장비 내의 컴퓨터는 제조 장비 제조자의 컴퓨터에 통신망을 통해 접속되어 프로세스 조건들 및 메인터넌스·보수 스케쥴을 자동적으로 제공한다.

Description

반도체 장치의 제조 방법 및 제조 시스템{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND MANUFACTURING SYSTEM}
본 발명은 반도체 장치의 제조 방법 및 제조 시스템에 관한 것이다.
반도체 장치는, 이온 주입, 스퍼터 장치나 CVD 장치에 의한 성막, 마스크 패턴의 노광 현상에 의한 레지스트 마스크에의 전사, 에칭에 의한 박막의 가공, 및 세정(washing/rinse)의 조합에 의해 제조된다. 각각의 반도체 제조 장치는, 독립적인 장치로서 취급되고, 대부분의 경우, 개개의 장치의 프로세스 조건은, 단일 기기에 대해 최적화되어 왔다. 구체적으로는, 프로세스 기술자가 자신의 웨이퍼 처리 정보와 경험을 기초로, 공급 개스의 종류와, 개스 유량, 개스 압력, 고주파 출력 파워, 처리 시간, 처리 온도, 처리대의 위치와 같은 프로세스 조건을 결정한 후, 여러번의 시행 착오를 거치면서 최적화되어 왔다.
반도체 제조 라인에서, 성막 장치나 에칭 장치 등의 반도체 제조 장치는, 시작 샘플 작성뿐만아니라 제품 생산에도 이용되므로, 프로세스 조건의 최적화 용으로 준비된 시작 샘플의 사양은, 양산시의 것과 거의 동일해야 한다. 이 시작 샘플을 이용하여, 최종 반도체 디바이스에 적합한 프로세스 조건을 결정하게 된다.
따라서, 최종 제품 디바이스가 다르면, 그것에 적당한 프로세스 조건을 발견할 필요가 있다. 예를 들면, 게이트 전극 가공에 있어서의 드라이 에칭 장치의 경우, 폴리실리콘의 성막 조건에 따라 최적 가공 조건이 변화할 수 있다. 이것은 폴리실리콘의 불순물 도핑량이나 성막 장치의 개스 조성을 약간만 변경하는 경우에도 전체적인 에칭 조건을 최적화할 필요가 있다는 것을 의미한다.
시작 샘플을 이용하여 프로세스 조건을 최적화하는 경우에는, 프로세스 기술자의 능력에 따라 프로세스 개발의 기간과 사용 웨이퍼 매수가 다르다. 특히, 미숙한 기술자의 경우, 시작 웨이퍼를 10매 이상 소모하고, 기간도 2주나 소비할 수도 있다. 반도체 장치의 단일종 양산에서는, 개발 비용이나 기간이 너무 문제가 되지는 않지만, 소량 다품종이고 웨이퍼 직경이 커지게 되면, 프로세스 개발 비용이 제품에서 차지하는 비율이 높아져, 반도체 디바이스 제품의 경쟁력이 떨어진다.
한편, 성막 장치나 드라이 에칭 장치에서는, 장시간 사용에 따라 피착물 부착이나 에칭에 의해 장치 내벽 면의 상태가 변화하게 된다 (경시 변화). 이 때문에, 처리 시간을 관리하여, 소모품의 교환이나 내벽면의 세정을 행해야 한다. 장치의 내벽면은, 처리 시간에 따라 점진적으로 연속적으로 변화하고 있기 때문에, 초기 상태(세정 직후)와 사용 단계(세정 직전)를 비교할 때, 성막 장치에 의해 형성된 박막의 두께와 이 박막의 특성이 약간 다르고, 드라이 에칭 장치에서는, 형상이나 마스크 선택성에서도 차이가 있다. 특히, 어스펙트비가 높은 컨택트홀의 가공에서는, 세정 직전에는, 비개구(unopening)에 의한 불량(컨택트 불량)이 발생하기 쉽기 때문에, 마스크 선택비를 희생하더라도 개구의 마진은 메인터넌스되어야 한다.
반도체 제조 라인에서는, 반도체 장치의 불량을 발견하고, 이 발견된 정보를 제조 장치에 피드백하기 위해, 도처에 검사 장치를 도입하고 있다. 예를 들면, 드라이 에칭의 컨택트 불량의 경우, 에칭 후의 웨이퍼의 일부를 추출하여, 주사형 전자 현미경(SEM)으로 검사하고 있다. 이러한 검사 정보를 기초로, 에칭 조건이나 세정의 처리 조건을 다시 수정하여, 반도체 장치의 양산성을 개선하고 있다.
반도체 제조 장치에 있어서의 다른 예로서, 노광 장치의 트러블에 신속히 대응하기 위해서, 노광 장치내의 컴퓨터를 반도체 제조 라인의 컴퓨터와 네트워크 접속하여, 반도체 제조 라인 컴퓨터를 노광 장치 메이커에 접속하는 형태가, 특개평11-15520호 공보 및 특개평10-97966호 공보에 개시되어 있다. 또 다른 예로서, 장치간의 프로세스 조건을 일괄 관리하여, 노광 조건을 미세하게 수정하는 시스템이, 특개평 2000-100720호 공보에 개시되어 있다.
종래 기술에서는, 반도체 제조 장치 간 데이터가 공유되지 않았기 때문에, 각각의 마스크 패턴마다 프로세스 조건의 최적화가 필요하였다. 개스 유량, 압력, 입력 전계 파워, 처리 온도 등의 프로세스 조건은, 웨이퍼 사양 (이전 단계에서의 처리 내용)과 가공 정밀도에 의해, 거의 고유하게 결정된다. 프로세스의 최적화를 행하는 경우, 프로세스 기술자는 바로 전 단계까지의 처리 단계와 그 최적 조건간의 상호 관계를 파악해 놓을 필요가 있었다. 그러나, 이전 처리에 대한 상호 관계가 프로세스 기술자에게 항상 명확한 것은 아니므로, 조건의 최적화는 시행 착오를 거쳐 얻어져왔다. 이 때문에, 새로운 반도체 장치에 맞는 프로세스를 즉시 도입하는데는 어려움이 있었다.
제조 장치의 경시 변화에 대해서는, 경시 변화에 의한 불량을 막기 위해서,선택성이나 처리량을 희생하는 조건을 이용하여 왔다. 예를 들면, 컨택트홀의 가공에서는, 마스크 선택비를 희생하여 개구성을 메인터넌스하고 있다. 이 때문에, 미세 화가 진행하면 레지스트 마스크가 박막화하기 때문에, 미세하고 깊은 홀의 가공을 안정적으로 행하는 것이 어렵게 된다.
검사 SEM 등의 검사 수단으로 불량을 발견한 경우, 불량에 대한 대응은, 프로세스 기술자에게 맡겨진다. 그러나, 프로세스 조건에 대한 검사 결과의 피드백에는 장시간이 요구될 수 있는데, 이는 숙련된 기술자라 하더라도 이전 단계에서의 처리에 대한 이해와, 경험, 그리고 상세한 데이터의 분석이 필요하기 때문이다.
또한 종래의 양산 라인에서는, 이전 단계의 프로세스의 검사 결과를 다음의 프로세스에 반영하고 있지 않다. 예를 들면, 게이트 에칭의 경우, 다결정 Si의 막 두께 분포에 대응하는 분포 조정을 용이하게 행할 수는 없기 때문에, 면내에서의 에칭량에 차이가 생기고, 다결정 실리콘의 막 두께가 얇은 부분에서는, 기초 산화막이 에칭되어 결함 제품이 될 가능성이 있다. 컨택트홀을 형성하는 경우, 산화막 막 두께의 분포가 경시 변화하고 있더라도, 에칭 장치를 이용해 이러한 경시 변화에 대응해서 분포를 조정하는 것은 곤란하다.
본 발명은 이상 설명한 상황을 고려하여 이루어진 것이며, 반도체 장치 제조에 있어서의, 프로세스 처리 조건의 자동 생성, 및 반도체 제조 장치의 관리를 일원화함으로써, 수율의 향상과 작업 처리량을 향상시킬 수 있는 반도체 장치의 제조방법 및 제조 시스템을 제공하는 데에 그 목적이 있다.
도 1은 본 발명에서 사용되는 반도체 장치 제조 라인 내의 네트워크와, 제조 장치와 외부와의 접속을 나타내는 개략 단면도.
도 2는 본 발명에서 사용되는 산화막 에칭 장치의 단면과 제어 컴퓨터와의 접속을 나타내는 개략 단면도.
도 3은 본 발명에서 사용되는 에칭 장치의 단면 및 제어 컴퓨터와의 접속을 나타내는 개략 단면도.
도 4a 내지 도 4b는 본 발명에서 사용되는 피 처리 기판상의 게이트 전극의 가공전과 가공후의 형상의 개략 단면도.
도 5는 게이트 전극 가공후의 임계 치수(critical dimension)을 한정하는 개략 단면도.
도 6은 본 발명에서 사용되는 또 다른 반도체 장치 제조 라인내의 네트워크와, 제조 장치와 외부의 접속을 나타내는 개략도.
도 7a 내지 도 7c는 본 발명에서 사용되는 피 처리 기판상의 산화막 내의 컨택트홀의 가공전과 가공후의 임계 치수를 나타내는 개략 단면도.
도 8은 본 발명에서 사용되는 장치의 메인터넌스관리를 예시하는 흐름도.
도 9는 본 발명에서 사용되는 발광 모니터의 측정값에 대한 시간 변화를 나타내는 그래프.
도 10은 본 발명에서 사용되는 검사 장치에 의한 장치의 메인터넌스관리를 예시하는 흐름도.
도 11은 본 발명에 사용되는 에칭 장치(시스템)의 구성을 나타내는 개략도.
도 12는 본 발명에서 사용되는 에칭 조건의 자동 생성을 예시하는 흐름도.
도 13은 본 발명에서 사용되는 에칭 조건의 자동 생성 방법을 예시하는 그래프.
도 14는 본 발명에서 사용되는 에칭 조건의 자동 생성에 대한 또다른 방법을 예시하는 그래프.
도 15는 본 발명에서 사용되는 성막 장치의 단면 및 제어 컴퓨터와의 접속을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 플라즈마 처리실
4 : 솔레노이드코일
5 : 처리대
6 : 피 처리물
7 : 배기 펌프
8 : 배기밸브
9 : 컨덕턴스밸브
10 : 개스 유량 컨트롤러
11 : 개스 도입구가 형성된 유전체
12 : 처리대용의 고주파 전원
13 : 석영 진공 용기
14 : 알루미나의 서셉터
16 : 반송용 게이트밸브
17 : UHF 고주파 전원
18 : 스터브 튜너
21 : 요크
22 : 양극 산화된 A1 삽입물
23 : 평판 안테나
24 : 개스 도입구
27 : 피 처리물에 고주파를 인가하기 위해 설치된 Al 전극
28 : 안테나 유전체
29 : 안테나 접지
30 : 금속의 진공 용기
33 : 석영판
34 : 대기 안테나
36 : 광 섬유용의 창
37 : 분광기의 신호선
38 : 분광기
39 : 광 섬유 케이블
41 : 솔레노이드코일1
42 : 솔레노이드코일2
43 : 장치를 컴퓨터 제어하는 것을 도시하는 선
44 : 장치와 컴퓨터가 신호선에서 접속하고 있는 것을 도시하는 선
51 : 중심 노즐
52 : 주변 노즐
53 : 개스 유량 컨트롤러
101 : 다결정 실리콘 성막 장치
102 : 막 두께 측정기
103 : SiO2막 성막 장치
104 : 노광 현상 장치
105 : 드라이 에칭 장치
106 : 검사용 주사형 전자 현미경
107 : 라인 관리용 컴퓨터
108 : 장치간 네트워크
109 : 구내 전화 회선
110 : 자동 전화 교환기
111 : 공중 전화 회선
112 : 장치 메이커의 컴퓨터
113 : 에칭 장치 내의 컴퓨터
S13 : 노광 현상된 레지스트 마스크
S14 : 반사 방지막
S15 : 산화막
S16 : 다결정 실리콘막
S17 : 소자 분리막
S18 : 게이트 산화막
S19 : 실리콘 기판
S20 : 밀한 얼라인먼트 스페이스
S21 : 고립 라인
S31 : 노치
S32 : 테이퍼 형상
S41 : 산화막
S42 : 게이트 전극
S43 : 산화막 스페이서
S44 : 컨택트홀
S45 : 비개구홀
401 : 플라즈마 실리콘 산화막 성막 장치
402 : 드라이 에칭 장치
403 : 다른 공장에 있는 드라이 에칭 장치
404 : 다른 드라이 에칭 장치내 컴퓨터
409 : 외부에 접속하는 네트워크
701 : 발광 강도비의 처리 웨이퍼 매수 의존성을 도시하는 곡선
702 : 연명조치를 강구하지 않은 경우의 발광 강도비의 처리 웨이퍼 매수 의존성을 도시하는 곡선
703 : 에칭 조건 변경에 따르는 발광 강도의 변화
901 : 에칭 처리실1
902 : 에칭 처리실2
903 : 웨이퍼 반송실
904 : 로드 로크 챔버
905 : 피에칭 면적 계측기
906 : 웨이퍼 케이스대
P01 : 기존의 에칭 데이터
P02 : 기울기를 구하기 위해서 사용하는 기존의 에칭 데이터
P03 : 기울기를 도시하는 직선
P04 : 도출된 에칭 조건
P05 : 설정된 에칭 조건 설정의 허용 범위
P06 : 기존 데이터로부터 예측된 중간점
P07 : 웨이퍼 사양에 의한 노치량의 차.
반도체 제조 프로세스에서는, 이전 프로세스까지의 처리 이력(예를 들면, 게이트 에칭의 경우, 다결정 실리콘의 성막 프로세스나, 노광 및 현상 등의 처리)와 요구되는 가공 정밀도에 의해서, 그 프로세스 조건이 거의 일의적으로 결정된다. 물론, 엄격한 가공 정밀도가 요구되지 않으면, 프로세스 조건은 불충분한 범위(slack range)내의 조건이 될 수 있다. 예를 들면, 에칭 장치에 있어서, 전 처리(preliminary treatment)를 포함하는 웨이퍼 정보의 입력으로부터, 에칭 조건을 자동 설정함으로써 통상적인 프로세스 개발의 복잡한 과정을 줄이는데 도움이 될 수 있을 것이다.
직전 프로세스까지의 처리 내용(이력)과 검사 결과가 장치에 입력될 수도 있지만, 프로세스 장치 내의 컴퓨터가 필요한 어떠한 정보라도 입수할 수 있도록 장치간의 통신 네트워크 시스템을 구축하는 것도 고려할 수 있다. 프로세스 조건의 자동 결정은, 프로세스 데이터 베이스나 프로세스 모델에 대한 액세스에 의해 얻어질 수도 있다. 프로세스의 개발은 주로 제조업자에 의해 수행되기 때문에, 데이터 베이스나 모델링은 제조 장치를 만든 메이커로부터 입수하는 경우도 있다. 또한, 이용가능한 최적 조건이 없는 경우에는, 데이터 베이스에 거의 근접한 몇몇 조건을 바탕으로 프로세스 기술자가 최적 조건을 찾아 결정하게 된다. 그러나 대부분의 경우, 제조업자에 의해 프로세스의 개발이 선행되고 있으므로, 프로세스 조건의 미세한 조정으로 충분하다. 반도체 장치 제조업체나 반도체 공장에서는 프로세스 성능에 기초하여 장치를 선정하기 때문에, 프로세스의 개발의 최첨단은 제조 장치 메이커에 의해 실시되는 것이다.
이상 설명한 데이터 베이스에서는, 웨이퍼 사양 및 그 이력의 변화, 프로세스 조건의 변화에 대응한 데이터가 축적되고 있다. 구체적으로는, 게이트 에칭의 경우, 웨이퍼 직경, 피에칭 면적, 마스크 재료, 도우즈량, 어닐링 온도, 성막 개스의 종류, 도핑 방법 등, 그리고 개스 유량, 개스 압력, 고주파 파워, 처리 온도 등이 변화했을 때의, 에칭 속도, 가공 형상, 언더컷 등이 데이터로서 축적되어 있다. 또한, 이산 데이터 분산(dispersion)을 보간에 의해 완료할 수 있게 되며, 보간 수단으로는, 최적화한 함수나 미분치에 의한 예측을 이용할 수도 있다.
예를 들면, 게이트 에칭의 경우, 다결정 실리콘의 성막 조건, 다결정 실리콘의 검사 결과(막 두께 분포) 등을 각 처리 장치로부터 장치간 네트워크를 통해 입수한다. 제품 로트(lot)는 번호로 관리되고 있기 때문에, 에칭 처리할 웨이퍼의 이력은 로트 번호로 참조 가능하다. 기타, 피에칭 면적이나 마스크 재료와 같이 적절한 장치로부터의 입수가 어려운 경우에는, 제품 관리 컴퓨터를 통해 혹은 마스크 설계의 컴퓨터를 통해 입수할 수 있다. 에칭 조건의 결정은, 에칭 장치 내의 컴퓨터에 프로세스 개발 시의 데이터 베이스나 수치 모델을 바탕으로 도출한다. 데이터 베이스나 모델링이 불완전한 경우에는, 제조 장치 메이커의 호스트 컴퓨터에 접속하여 조건을 결정한다. 제조 장치 메이커에의 접속은 개방된 온라인을 이용하므로, 그 접속은 키 코드로 암호화한 관리하에 행해지도록 한다. 전용 회선 이라면 그 접속은 보다 안전하게 될 것이다.
반도체 제조 장치는, 웨이퍼의 처리 매수의 증가에 따라 내벽의 상태가 경시 변화하기 때문에, 가공 형상, 에칭 속도, 피착 속도 및 그 분포에 민감하게 영향을준다. 이것은, 내벽면으로 그리고 그로부터 개스의 침투와 방출이 발생되기 때문이다. 예를 들면, 컨택트홀의 에칭에서는, 에칭 개스가 피착성이기 때문에 내벽면에 피착물이 축적된다. 이 피착 속도는, 내벽막의 막 두께가 두텁게 되면 늦어지기 때문에, 처리한 웨이퍼 수가 많아지면, 피착 개스가 플라즈마속에서 현저해진다. 이 때문에, 가공 형상이 테이퍼 형상이 되거나, 비 개구가 발생하여 컨택트 불량이 야기된다.
경시 변화는, 웨이퍼의 처리 매수가 증가함에 따라 프로세스 조건을 바꿈으로써 억제할 수 있을 것으로 생각되지만, 정량적으로 프로세스 조건을 바꾸는 가이드라인이 명확한 것은 아니다. 발광 데이터나 간섭계에 의한 내벽면의 상태 관찰에 의해, 변화량을 어림하는 것이 가능하다. 예를 들면, 컨택트홀을 에칭하는 경우, C2의 발광스펙트럼과 O의 발광스펙트럼의 비를 관찰하고, C2/O 강도비의 증가에 따라 O2유량을 증가시킴으로써, 경시 변화를 억제할 수 있다. 경시 변화를 억제하는 다른 수단으로서 내벽면을 O2플라즈마로 클리닝하는 방법도 있다. 다만, 극단적인 클리닝을 행하면 피착물이 박리되어 이물이 되는 경우가 있으므로, 클리닝 조건의 최적화가 필요하다.
그러나, 경시 변화에 대응하여 프로세스 조건을 시프트할 수 있는 충분한 데이터가 있는 것은 아니므로, 반도체 장치가 미세화하면 그 제어가 보다 정밀할 필요가 있다.
반도체 장치 메이커에는 복수의 양산 라인이 있고, 장치 제조 메이커에는 프로세스의 조건 의존성(예를 들면, 가공 형상의 개스 유량 의존성)에 관한 데이터가 있다. 예를 들면, 고 어스펙트비 컨택트홀(HARC)의 에칭 가공의 경우에 관해서 설명한다. 양산 라인에서는, 검사 SEM에 의한 컨택트 불량 해석, 및 테스터(multimeter)에 의한 제품 동작의 확인이 행하여지고 있다. HARC에서의 불량은, 비 개구와 마스크 선택비가 낮음으로 인해 야기되는 인접 홀과의 쇼트이다. O2유량이 많으면, 비 개구는 발생하지 않지만, 선택비가 저하하여 쇼트 마진이 감소한다.
이러한, 양산 라인에서의 검사 결과를 에칭 장치 내의 컴퓨터가 입수하여 제조 장치 메이커의 데이터 베이스와 비교함으로써, 수율이 최대가 되도록 에칭 조건의 변화량을 개산(estimate)한다. 이렇게 하면, 통상, 발광 스펙트럼이나 간섭계의 데이터와 수율간의 상관값을 얻을 수 있다. 이 측정 데이터를 이용하면, 장치간의 차이에 상관없이, 다른 양산 라인에 적용할 수가 있다.
장치간 네트워크 외에 라인간 네트워크를 구축하여, 관리거점과 접속시키면, 어느 하나의 프로세스 장치에서 일원화된 관리가 용이해진다. 이 프로세스 장치의 일원화된 관리를 반도체 제조 장치 메이커에 맡기는 경우, 반도체 장치의 제조 라인에서 개개의 프로세스에 대해 프로세스 기술자가 불필요하게 된다. 예를 들면, 에칭 장치의 일원화된 관리는 에칭 장치 메이커가 행하고, 성막 장치의 관리는 성막 장치 메이커에서 일원화된 관리를 행하는 것이다.
장치 메이커에 의한 일원화된 관리에 의해, 소모품의 교환, 장치 내부의 세정도 장치 메이커에 의해 관리할 수 있기 때문에, 반도체 장치 메이커의 소모품 재고나 장치의 세정에 필요한 전문 인원을 줄일 수 있게 된다.
이상과 같이, 반도체 장치 제조 라인의 장치간의 네트워크화와, 프로세스 장치의 지능형화, 반도체 제조 장치 메이커의 프로세스 데이터 베이스와 수치 모델의 공개에 의해, 반도체 장치의 수율 향상을 신속하게 행할 수 있게 되어, 지금까지, 경험과 정보 수집이 필요했던 프로세스 기술자의 수고를 대폭 줄일 수 있을 뿐만 아니라 비용 및 시간을 크게 줄일 수 있게 된다.
이러한, 장치간 네트워크를 조합하는 방법으로서, 호스트 컴퓨터 1대에 의한 프로세스 데이터 및 검사 데이터의 집중 관리가 있다. 이 경우, 반도체 장치 메이커가 정보를 관리 공개하는 시스템이 되기 때문에, 제조 장치 메이커에 의한 관리 및 지원이 어렵게 될 수도 있다. 예를 들면, 전술한 제조 장치의 일원화된 관리를 구현하는 경우, 장치 메이커가 집중 관리하고 있는 컴퓨터를 액세스할 필요가 있기 때문에, 관리 컴퓨터 자신의 관리가 어렵게 되고, 이 경우, 데이터 처리 시스템의 업데이트도 용이하지 않을 수 있다. 이것에 대하여, 데이터의 분산 관리를 구현하면, 장치 메이커는 자사제의 장치에만 액세스하면 되므로, 관리 기법을 보다 단순화시킬 수 있다.
본 발명의 상기한 목적과 신규한 특징들은 첨부한 도면과 함께 다음의 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다. 다만, 도면은 본 발명의 이해를 돕기 위한 것이지, 본 발명을 제한하려는 의도는 아님을 명확히 해둔다.
<실시 형태>
이하, 본 발명의 실시예에 관해서, 도면을 참조하여 상술한다.
(실시예 1)
도 1은 본 발명에 따른 반도체 장치의 제조 라인의 일부를 도시한 것으로, 네트워크를 이용한 실시 형태를 보여주고 있다.
처리 웨이퍼는, 반송 로봇에 놓여진 후, 폴리실리콘 성막 장치(1O1)로부터, SiO2막 성막 장치(1O3), 노광 및 현상 장치(104)를 지나서, 에칭 장치(105)에 반송된다. 에칭 장치(105)에는, 도 2에 도시한 바와 같은 산화막 처리부와, 도 3에 도시한 바와 같은 게이트 처리부가 설치되어 있고, 흔히 1개의 워싱 처리실(washing chamber) 및 제어용 컴퓨터(113)를 구비하고 있다.
성막 장치 및 에칭 장치 다음에는, 세정 프로세스가 있다. 일부 웨이퍼는 막 두께 간섭계(102)와 검사용 주사형 전자 현미경(106)에 반송된다. 마스크 정보(피에칭 면적, 가공 치수 등), 처리 이력, 로트 번호 및 처리 스케쥴, 로트 컨트롤 정보(로트의 처리 흐름) 등은, 라인 관리 컴퓨터(107)에 저장되어 있다.
다른 장치와 데이터 통신을 할 수 있도록 각 장치에는 이더넷망(108)으로 TCP/IP 접속되어 있다. 각 장치가 처리하는 웨이퍼의 로트 번호는, 그 안에 복수의 웨이퍼를 격납하고 있는 케이스에 바코드로 표시되며, 바코드는 자동적으로 장치내의 컴퓨터에 읽어 들여져, 라인 관리 컴퓨터(107)와 통신하여 웨이퍼 이력 등의 정보를 각 장치내의 컴퓨터가 얻을 수 있게 된다. 라인 관리 컴퓨터(107)는 로트 처리 스케줄을 갖고 있기 때문에, 라인내의 각 제조 장치는, 아직 도달하지 않은 로트에 대한 정보를 얻는 것도 가능하다 (여기서, "로트"란 12 내지 25매 정도의 웨이퍼 세트이다).
도 2는, 에칭 장치(105)에 있어서의 산화막 처리부를 나타내며, 컴퓨터(113)와는 회선(43)을 통해 접속되어 있다. 금속의 진공 용기(30)내에서, 웨이퍼(피 처리물;6)는, 반송용 게이트 밸브(16)를 통해 반송되어, 웨이퍼(6)에 고주파를 인가하기 위해 설치된 Al 전극(27)상에 놓여진다. Al 전극(27)상에는, 웨이퍼(6)를 밀착시키기 위한 세라믹제의 정전 흡착막이 형성되어 있다. 웨이퍼와 정전 흡착막의 사이에는 He 개스가 공급되어 웨이퍼 온도를 조정하게 된다. Al 전극(27)은 상하 방향으로 이동가능한 구조로 되어 있고, 소정의 높이까지 평판 안테나(23) 방향으로 움직인다. Al 전극 내부에는, 냉매가 흘러 온도가 거의 일정하게 메인터넌스된다. 또한, Al 전극(27)에는 직류 전계가 인가되어, 정전력에 의해 웨이퍼와 정전 흡착막 사이가 밀착하는 구조가 갖춰져 있다.
다음에 에칭 개스를 도입한다. 에칭 개스는, 컨덕턴스 밸브(9)로부터 개스 유량을 조절하기 위한 개스 유량 컨트롤러(10)를 통해 공급되고, 평판 안테나(23)에 설치된 개스 도입구(24)로부터, 플라즈마 처리실(1)(본 실시예에서는, 산화막 처리실)에 도입된다. 에칭 개스가 복수 종류인 경우에는, 각각의 개스에 개스 유량 컨트롤러가 설치되며, 복수의 개스는, 평판 안테나(23) 앞과 개스 유량 컨트롤러(10)의 뒤에서 혼합된다. 플라즈마 처리실(1)에 도입된 개스는, 배기 밸브로부터, 배기 펌프(7)에 의해 배기된다. 배기밸브(8)는 배기 흐름 속도를 제어할 수있는 구조로 되어 있다. 산화막 에칭의 경우, 에칭 개스로서, C5F8, C4F6, C4F4O의 플루오르 카본 개스와 불활성 개스(Ar) 및 산소, 일산화탄소 등의 혼합 개스가 이용된다. 플라즈마 처리실(1)에는, 양극 산화된(anodized) A1 삽입물(insert;22)가 설치되어 있다. 이 삽입물은 SiC나 알루미나로 제조할 수도 있다.
다음에, 플라즈마를 생성한다. 솔레노이드 코일(4)에 DC 전류를 흘려, 플라즈마 처리실(1)에 자장을 공급한다. UHF 고주파 전원(17)으로 고주파를 발생시키면 스터브 튜너(18)에 의해 임피던스가 정합된다. 안테나 유전체(28)와 평판 안테나(23)에서의 공명 현상을 이용하여, 효율적으로 플라즈마 처리실(1)에 고주파를 도입한다. 고주파의 도입과 코일 자장에 의해, 플라즈마 처리실(1)을 진공으로 방전시켜 플라즈마 상태를 형성한다. 스퍼브 튜너(18)에는, 처리대(5)용의 고주파 전원(12)으로부터의 고주파가 UHF 전원에 다시 공급되지 않도록 필터가 설치될 수 있다. 또, 도면에서 참조부호 21은 요크, 29는 안테나의 접지를 나타낸다.
다음에, 전원(12)에 의해, Al 전극(27)을 통해 웨이퍼(6)에 고주파 바이어스가 인가된다. 전원(12)과 Al 전극(27)의 사이에는, 통상, 정합기와 컨덴서가 설치되고 있다. 웨이퍼(6)에의 고주파 바이어스 인가에 의해, 웨이퍼 표면의 에칭이 진행된다. 플라즈마의 발광을 계측하기 위해서, 분광기(38)가 컴퓨터(113)에 접속된 신호선(37)을 통해 설치되고, 광 섬유 케이블(39)은 플라즈마 처리실(1)과 분광기(38)간에 광 섬유용 창(36)을 통해 접속되어 있다.
도 3은 에칭 장치(105)에 있어서의 게이트 처리부를 나타내는 도면이다. 도2와 마찬가지로, 웨이퍼는 반송용 게이트 밸브(16)를 통해 전극(27)상으로 반송된다. 에칭 개스는 개스 유량 컨트롤러(10)에 의해 유량이 제어된 후, 개스 도입구가 형성된 유전체(11)로부터 플라즈마 처리실(1)(본 실시예에서 게이트 처리실)에 도입된다. 제1 솔레노이드 코일(41) 및 제2 솔레노이드 코일(42)에 적절한 전류를 흘려 자장을 형성한다. UHF파는 UHF 고조파 전원(17)으로부터 스터브 튜너(18)를 개재하여 대기 안테나(34)로부터 석영판(33) 및 가스 도입구가 형성된 유전체(11)를 통하여 플라즈마 처리실(1)로 도입된다. 에칭 가스는 게이트 가공의 경우에 Cl2, HBr, O2, CF4, 및 N2등이 사용된다. 또한, 플라즈마 처리실(1)은 석영의 진공 용기(13)로 덮혀져 있다. UHF파와 자장에 의해 플라즈마가 형성된다. 웨이퍼에 처리대용의 고주파 전원(12)의 고주파를 인가하면 플라즈마 중의 래디컬 및 이온과 웨이퍼 표면의 박막이 반응하여 에칭이 진행된다.
여기서, 에칭 장치에 착안하여 제1 실시예를 설명한다. 에칭 장치의 컴퓨터(113)는 전화 구내 회선(109)을 개재하여 자동 교환기(PBX)(110)에 접속되고, 공중 회선(111)을 경유해서 에칭 장치 메이커의 컴퓨터(112)에 접속되어 있다. 컴퓨터(113)와 컴퓨터(112) 간의 통신은 10자릿수 이상의 키코드로 암호화되고, 외부로부터의 판독이 제한되어 있다. 키코드는 주 1회 자동 변경되는 구조로 되어 있다.
상기 라인에 직경 300㎜의 처리 웨이퍼를 투입한다. 처리 웨이퍼의 박막 구조를 도 4a에 도시한다. 실리콘 기판(처리 웨이퍼)(S19) 상에는 미리 소자분리층(S17)이 형성되고, p형의 불순물이 주입되고, 두께 2.5㎚의 열산화막(S18)이 형성되어 있다. 처리 웨이퍼는 다결정 Si 성막 장치(101)에 의해서 두께 150㎚의 n형의 불순물을 첨가한 다결정 Si막(S16)이 처리 온도 500℃에서 디실란 가스를 이용하여 형성되어 있다. 한 개의 로트 내에는 25개의 웨이퍼가 있고, 첫 번째의 웨이퍼만이 간섭막두께계(102)로 막두께가 측정되었다.
이어서, 웨이퍼는 세정후, SiO2성막 장치(103)로 반송되고, 두께 50㎚의 산화막(S15)이 형성된다. 그 후에, 반사 방지막(S14) 및 레지스트(S13)를 도포하고, 노광 장치에 의해 마스크 패턴을 레지스트에 전사하고 현상한다. 현상에 의해, 조밀한 라인 앤드 스페이스(line and space : S20)와 고립 라인(S21)이 형성된다.
웨이퍼를 에칭 장치(105) 내의 산화막 처리실(1) 내의 처리대(6)에 반송하고, 반사 방지막과 산화막을 에칭한다. 가스 종류는 Ar, C5F8및 O2의 혼합 가스이다. 다결정 Si막(S16)에 대한 선택성은 50정도이므로, 30%의 과에칭에서도 기초의 다결정 Si는 거의 깎이지 않는다.
이어서, 에칭 장치(105)의 엣싱 챔버실에서 레지스트 및 반사 방지막을 제거한다. 그 후, 웨이퍼를 게이트 처리실로 반송하고, 게이트 전극(다결정 Si)(S16)을 에칭 가공한다. 게이트 에칭에는 Cl2, HBr 및 O2의 혼합 가스를 사용한다. 에칭 처리후의 웨이퍼는 로트의 첫 번째만이 검사용의 전자 현미경(106)에서 형상이 관측되고, 다음 처리로 반송된다.
첫 번째의 로트의 첫 번째의 웨이퍼에는 다결정 Si막의 막 두께는 거의 균일하며, 웨이퍼의 중심이 151㎚, 주변부가 148㎚ 정도이다. 다결정 Si의 막 두께 분포는 네트워크를 개재하여 에칭 장치 내의 컴퓨터(113)가 자동적으로 얻는다. 구체적으로는 막 두께 간섭계의 데이터가 로트 번호로 검색할 수 있도록 간섭계 내의 컴퓨터에 보존되어 있다. 간섭계 내의 컴퓨터는 http 서버로 되어 있고, 컴퓨터(113)는 간섭계 내의 컴퓨터로부터 데이터를 입수할 수 있다. 이 경우, 데이터의 기밀성이 필요한 경우, 암호화, 접속 컴퓨터에 대한 액세스 권한의 설정을 행할 수 있다.
컴퓨터(113)에 의한 막 두께 분포 데이터의 입수는 컴퓨터(107)에 있는 스케쥴 및 처리 상황의 참조에 의해서 막 두께 측정 직후에 데이터를 입수할 수 있다.
다결정 Si의 에칭 조건은 입수한 분포에 부합하도록 솔레노이드 코일(14)과 (42)의 전류를 조정한다. 이 조정은 로트가 흘러 오기 전에 행해진다. 예를 들면, 대응하는 로트의 노광 현상 처리 중에 행해진다. 이 에칭 조건 조정 중에도 컴퓨터(113)는 별도의 로트의 웨이퍼에 대하여 에칭 처리를 하고 있는 경우도 있다. 또, 컴퓨터(113)를 2대 이상으로 분할하여 처리 분담을 분리해도 된다.
코일 전류값의 최적화는 가스 유량, 가스 압력, 투입 파워에 미소하게 의존하기 때문에 재현성이라고 하는 의미에서 정도가 요구된다. 먼저, 컴퓨터(113)의 기억 장치에는 코일 조건의 데이터 베이스가 구축되어 있다. 먼저, 내부 데이터를 참조하여, 코일 조건을 결정한다. 적절한 코일 조건을 검색할 수 없는 경우, 데이터가 보간된다. 대개 통상의 양산이면 이 레벨에 대응할 수 있다.
또한, 코일 조건을 설정할 수 없는 경우나 정도가 불확실한 경우는 전화 회선을 개재하여 제조 장치 메이커의 컴퓨터(112)에 접속한다. 컴퓨터(112)에는 각종 에칭 프로세스 개발에 이용된 데이터베이스가 있고, 이것을 참조하여 코일 조건을 결정한다. 또한, 제조 장치 메이커로부터 최신의 데이터 베이스의 입수도 가능하다. 컴퓨터(112)에 접속하기 전에, 다른 라인에 있는 에칭 장치 내의 컴퓨터로부터 데이터를 입수 할 수도 있다.
컴퓨터(112)를 이용해도, 코일 조건이 결정되지 않은 경우, 제조 장치 메이커의 에칭 장치에서 프로세스를 검토하고, 컴퓨터(112)에 데이터를 추가한다. 추가후, 컴퓨터(112)는 컴퓨터(113)에 데이터를 전송한다. 24시간 가동하는 양산 라인에 대응하기 위해서, 2 지점에서 프로세스를 검토할 수 있는 체제로 하는 것이 바람직하다. 예를 들면, 제조 장치 메이커는 일본 독일 및 미국 서해안에 프로세스 검토의 지점을 두고, 컴퓨터(113)으로부터의 요구에 대응하는 것이다.
컴퓨터(113)에서는 웨이퍼 주변부에 비하여 2% 정도 에칭 속도가 웨이퍼 중심에서 빠르게 되도록 솔레노이드 코일(14)과 제2 솔레노이드 코일(42)의 전류를 각각 5.0A와 0.8A로 설정한다. 로트 내에서의 막 두께의 변동은 양산 장치로서 사용되는 장치이면 거의 없다. 가령 변동이 있는 경우는, 웨이퍼 마다 막 두께를 측정하고 에칭 조건을 변경하면 된다.
첫 번째의 로트 내의 웨이퍼는 동일한 조건으로 처리한다. 게이트 에칭에서는 게이트 산화막이 나타나기 직전까지는 수직 가공성이 높은 조건(메인 에칭 조건)으로 에칭하고, 게이트 산화막이 나타난 직후 부터는 게이트 산화막에 대한 선택성이 높은 조건(과에칭 조건)으로 전환하여 에칭한다. 따라서, 게이트 산화막이나타나는 시간(타이밍)은 웨이퍼 면내에서 동시인 것이 바람직하다.
도 5의 형상을 이용하여, 게이트 에칭을 간단히 설명한다. 웨이퍼 면내에서 에칭 속도나 막 두께에 오차가 있으면, 어떤 부분은 게이트 산화막이 메인 에칭 조건으로 에칭되고, 수직하나 극단적인 경우, 게이트 산화막(S18)이 제거되어 버린다. 다른 어떤 부분에서는 과에칭 조건으로 다결정 Si를 에칭한다. 이 때문에 게이트 전극의 로브(lobe) 부분이 도 5에 도시한 테이퍼 형상(S32)으로 되어 버린다. 즉, 에칭 속도나 막 두께의 오차에 의해서 CD(critical dimension) 시프트량(가공 상태중 하나)이 오차로 된다. 또한, 복수의 다른 도즈량의 다결정 Si막이 웨이퍼 상에 있는 경우, n형의 도즈량이 많은 다결정 Si막에 도 5에 도시한 노치(S31)가 발생하는 경우가 있다.
여기서, 테이퍼 형상(S32)은 CD 시프트량으로 표현되는 경우가 있다. CD 시프트량은 에칭 가공후의 다결정 Si막의 저변부의 폭B와 마스크(산화막)(S15)의 폭A의 차(B-A)이다.
본 발명에서는 산화막이 나타나는 타이밍이 웨이퍼 면내에서는 거의 동시에 이루어 지도록 에칭 속도에 분포를 설치하기 때문에 게이트 산화막이 에칭으로 손실되지 않고 게이트 전극의 가공 형상은 웨이퍼 면내에서 거의 균일하게 된다. 얻어지는 가공 형상은 대개 도 4b와 같이 된다.
첫 번째의 로트 처리 중에, 두 번째의 로트에서도 동일하게 다결정 Si의 분포에 맞추어 코일 전류값을 결정한다. 그 후의 로트에 대해서도 동일하다.
다결정 Si 성막 장치는 웨이퍼의 처리 매수가 증가하면 장치내 벽면의 상태가 변화하고, 웨이퍼의 주변부의 퇴적 속도가 빠르게 된다. 20로트째에서는 다결정 Si 성막 분포는 웨이퍼 중심에서 151㎚/min, 웨이퍼 주변에서 155㎚/min이 된다. 이것에 맞추어 코일 전류가 5.5A와 1.2A로 조정된다. 이 때문에 처리 매수가 증가해도 안정된 가공 상태가 얻어지고, 50로트까지는 CD시프트량이라고 불리우는 형상의 마스크로부터의 어긋남의 오차가 3㎚이하로 된다. 이 때문에 게이트 폭 30㎚의 가공에서 ±5% 이하의 가공 정밀도로 된다.
종래의 방법(poly-Si막 두께 분포에 마춘 에칭 속도 분포 조정을 행하지 않는 경우)에서는 막 두께 분포와 에칭 속도 분포의 부정합에 의해서 CD 시프트량은 10㎚정도 어긋나 버린다.
실시예2
도 6에 도시하는 기구를 이용한 다른 실시예를 설명한다. 도 6에서는 반도체 장치의 제조 라인의 일부를 나타낸 것이며, 처리 웨이퍼는 실리콘 산화막 성막 장치(401), 노광 장치(104)를 거쳐 에칭 장치(402)로 반송 로봇에 의해서 반송된다. 에칭 장치(402)에는 도 2에 도시하는 산화막 처리부가 있고, 또한 1개의 엣싱 처리실 및 제어용의 컴퓨터(113)가 있다. 성막 처리와 에칭 처리후에는 세정 공정이 있다. 로트 내의 웨이퍼의 일부는 막 두께 간섭계(102)와 검사용의 주사형 전자 현미경(106)으로 반송된다. 마스크 정보(피에칭 면적, 산화막 막 두께, 마스크 막 두께, 산화막 막 종류, 가공 치수 등), 처치 이력, 로트 번호 및 처리 스케쥴 등은 라인 관리 컴퓨터(107)에 격납되어 있다. 장치간에서 데이터 통신할 수 있도록 각 장치에는 이더넷 네트워크(108)에 TCP/IP 접속되어 있다. 각 장치가 처리하는 웨이퍼의 로트 번호는 웨이퍼를 복수매 격납하고 있는 게이스에 바코드로 표시되고, 바코드는 자동적으로 장치내의 컴퓨터에서 판독되고, 컴퓨터(107)와 통신하고 웨이퍼 이력 등의 정보를 각 장치 내의 컴퓨터가 얻을 수 있다. 컴퓨터(107)에는 처리 스케쥴이 있기 때문에 각 제조 장치는 로트가 흘러 오기 이전에 로트 정보를 얻는 것도 가능하다.
여기서는 에칭 장치에 착안하여 실시의 형태를 설명한다. 에칭 장치의 컴퓨터(113)는 도면 참조 번호(108)와는 다른 별도의 네트워크 회선(409)을 개재하여 에칭 장치의 메이커의 컴퓨터(112)에 접속되어 있다. 에칭 장치에는 발광 모니터가 접속되고 에칭 처리시에 컴퓨터(113)에서 감시된다. 컴퓨터(112)는 다른 에칭 장치(403)의 컴퓨터(404)에도 네트워크 접속되어 있는 경우도 있다.
도 6의 라인은 반도체 생산 라인의 일부이며, 웨이퍼 상에는 이미 트랜지스터가 형성되어 있다. 이 라인에 8인치 웨이퍼를 도입한다. 웨이퍼는 성막 장치(401)에 의해서 약 2000㎚의 산화막이 형성되고, 반사 방지막(S14), 레지스트 도포후, 노광 장치에 의해서 130㎚의 홀 패턴을 레지스트에 전사한다. 처리후의 웨이퍼는 소성된 후, 반사 방지막(S14)을 에칭하고, 에칭 장치(402)로 반송된다. 반송된 웨이퍼의 단면 형상은 대개 도 7a와 같이 된다. 도면중 도면 참조 번호(S41)는 산화막이고, 도면 참조 번호(S42)는 게이트 전극을 나타낸다. 그 외의 도면 참조 번호(S13, S14, S17 내지 S19)는 도 4의 경우와 동일하다.
에칭 장치에는 Ar가스 유량 1200ml/min, C4F6가스 유량 25ml/min, O2유량36ml/min의 혼합 가스가 도입되고, 안테나로부터 450MHzUHF 파워를 600W, 웨이퍼에는 2MHz2000W의 고주파가 인가된다. 웨이퍼는 약 3분간 처리되고, 컨택트홀이 형성된다. 에칭후의 가공 상태는 도 7b와 같이 된다. 도면중, 도면 참조 번호(S43)는 산화막 스페이서, 도면 참조 번호(S44)는 컨택트홀을 나타낸다.
에칭 시간은 로트마다, 막 두께 측정기(102)에서 측정한 막 두께를 기초로 에칭 시간을 결정할 수도 있다. 2000㎚의 막 두께로 에칭 시간을 180초로 설정하는 경우, 최대의 산화막 막 두께가 2100㎚로 이루어진 경우, 에칭 시간을 5%증가한 189초로 하고, 1900㎚의 경우, 171초로 한다. 이것에 의해서 성막 장치가 오차에 맞추어 가공하게 된다. 예를 들면, 막 두께가 표준(예를 들면, 2000㎚)보다 두껍게 되는 경우, 컨택트홀이 관통하지 않는 것에 의한 반도체 장치의 불량을 회피할 수 있다.
또한, 산화막의 막 두께 분포를 기초로 실시예1과 같이, 자장 제어(솔레노이드 코일의 전류 제어)에 의해, 막 두께에 맞추어 에칭 속도에 분포를 설치할 수도 있다. 자장이 영구 자석에 의해서 형성되는 장치의 경우, 영구 자석의 위치를 조정하여 분포 조정할 수도 있다. 자장이 없는 경우, 예를 들면, 유도 결합형의 장치에 2개 이상의 고주파를 인가하는 안테나(도전체)가 있는 경우, 에칭 속도 분포가 막 두께 분포에 일치하도록 2개의 안테나에 대한 고주파 파워의 배분 또는 개별의 전원의 파워 밸런스를 조정할 수도 있다.
에칭후, 웨이퍼 상의 레지스트 및 반사 방지막은 에싱에 의해서 제거된다. 처리 웨이퍼의 일부는 검사용 전자 현미경(검사 SEM)(106)으로 조사된다. 로트의첫 번째 만, 나머지의 웨이퍼가 에칭 처리되는 시간을 이용하여 검사한다. 에칭 가스 조건은 상기 이외에, Ar 유량 500ml/min, C5F8유량 15ml/min, O2유량 22ml/min의 가스 조건으로 할 수 있다. 가스 종류는 C6F6, C4F8, C2F4, C4F6등의 가스를 이용해도 동일하다. Ar 유량에 대해서는 200ml/min 이상이어야 한다.
에칭 동안의 플라즈마 발광은 분주기에서 파장 분해되고, 냉각된 CCD에 의해 계측된다. C2발광 강도(약 516 ㎚)와 발광 강도(약 777 ㎚)를 측정한다. 장치의 세정 후, 웨이퍼 처리 매수가 증가함에 따른발광 강도의 변화를 모니터한다. C2발광 강도가 강해지면 비개구가 발생하고, O의 발광 강도가 강해지면 개구성이 강해지지만 마스크 선택비가 저하한다. 따라서, 노이즈 저감 효과도 고려하여 C2/O의 발광 강도비에 의해 비개구를 모니터한다.
처리된 웨이퍼 수가 증가하면, 장치 내벽으로의 최적물이 부착됨으로써 C2발광 강도가 증가한다. 처리된 웨이퍼 수가 3000매 정도가 되면 C2/O의 강도비가 15% 정도까지 증가하고, 비개구가 발생하기 시작한다 (웨이퍼 당 처리 시간을 3분으로 가정한 경우). 비개구 형상의 단면이 도 7c에 도시되어 있다. 도면에서, 참조번호 S45는 비개구 홀을 나타낸다.
거의 동시에, 내벽의 퇴적물의 박리가 시작되고, 이물질들이 비개구를 발생시키게 한다. 웨이퍼수가 2000매 정도 (100 시간 정도 처리)에서, 장치 세정후의 발광 강도에 비해 C2/O의 발광 강도비는 대략 10% 정도 증가한다.
장치의 메인터넌스를 행한 후, 장치 내의 컴퓨터(113)는 라인 관리 컴퓨터(107)로 액세스하여 로트의 처리 상황을 파악한다. 로트의 처리 상황에 기초하여 처리시간 100 시간 내지 120 시간 동안에 라인 관리 컴퓨터에 메인터넌스가 스케쥴된다. 동시에, 컴퓨터(113)가 제조 장치 벤더 (반도체 장치 제조 장비 제작자)의 컴퓨터(112)에 액세스하여 스케쥴을 가설정한다. 메인터넌스 스케쥴이 도 8에 도시되어 있다.
도 8에 도시된 메인터넌스의 플로우를 이하에서 좀 더 상세히 설명하기로 한다. 장비의 메인터너스가 완료되는 순간 또는 장비가 새로 설치되는 순간에 개시점이 주어진다. 플로우의 시작부에서, 메인터넌스된 에칭 장비 또는 새로이 설치된 에칭 장비가 기동된다 (단계 801). 그 후, 에칭 장비의 메인터넌스 스케쥴 (타임 테이블)이 웨이퍼를 연속처리한 경우로부터의 평균 메인터넌스 주기에 기초하여 가설정될 것이다 (단계 802). 평균 메인터넌스 사이클은 전체 방전 시간으로부터 결정된다. 다음, 에칭 장비에 의한 웨이퍼의 에칭 처리가 개시될 것이다 (단계 803). 에칭 동안, 하나 이상의 사전설정된 파장의 발광 스펙트럼 및 전원의 반사파, 가변 밸브 (배기량을 제어할 수 있는 배기 밸브)의 개구 각도, 고주파의 전압 등이 모니터된다. 이 모니터링된 측정값은 발광 및 고주파로부터 모니터링된 값이 규정값의 범위 내에 있는 지를 판정하기 위해 감시될 것이다 (단계 804).
전체 방전 시간 (단계 801의 장치의 개시후의 가동 시간)이 소정의 트레스홀드 타임을 초과하는 지 여부를 결정할 것이다 (단계 805). 감시된 측정값과 전체 방전 시간이 규정된 범위 내에 있다면 (예), 다음 웨이퍼가 처리될 것이다 (단계803). 만약 모니터링된 측정값 및/또는 전체 방전 시간 중 하나 또는 둘다가 규정된 트레시홀드를 초과한다면 (아니오), 컴퓨터는 반도체 장치 제조 라인의 웨이퍼가 흘러들어오는 스케쥴 정보를 입수할 것이다 (단계 806). 이 스케쥴은 대부분에 경우에 라인 관리 컴퓨터에서 관리될 수 있다.
다음으로, 컴퓨터는 수시간 이내에 에칭 장치가 있는 일정 시간(메인터넌스를 위해 충분한 지속 시간) 제품 웨이퍼가 유입되지 않는 시간(무가동 시간)이 있는지 제품 라인의 스케쥴에 기초하여 확인하는, 즉 에칭 장치를 메인터넌스하기에 충분한 무가동 시간이 있는지를 판정한다(스텝 807). 충분한 무가동 시간이 있는 경우(예), 다가올 다음 메인터넌스는 그 시간에 스케쥴되고 제품 라인의 관리자 또는 관리용 컴퓨터에 통지한다. 메인터넌스를 스케쥴한다(일시를 설정한다)(스텝 810). 다음으로, 장비 관리자 또는 장비 관리업자에게 메인터넌스를 의뢰한다(스텝 811). 이후 메인터넌스는 실제적으로 수행될 것이다(스텝 812).
메인터넌스하기에 충분한 무가동 시간이 있는지를 판정하는 스텝(807)에서, 여유 시간이 없다면(아니오), 에칭 장비는 구동 시간을 연장하기 위하여 처리량의 감소를 감수하고, 작업 조건의 조절 또는 클리닝을 지원할 것이다(스텝 808). 다음으로 제품 라인에 대한 메인터넌스가 요구될 것이다(스텝 809). 제품 라인에 대한 요구는 제품 라인 관리 컴퓨터에 전송되어 웨이퍼 처리가 비교적 적은 여유 시간이 있는지 또는 급한 처리가 있는지의 여부를 문의한다. 라인 관리자에게 문의하여 메인터넌스 시간테이블을 설정할 수 있다. 다음으로 메인터넌스는 스케쥴될 것이다(스케쥴이 설정될 것이다(스텝 810).
메인터넌스후, 일단 장비가 구동되기 시작하면, 에칭 장비의 메인터넌스 스케쥴(시간테이블)은 재차 미리 할당될 것이며(스텝 802), 도 8의 흐름은 반복될 것이다.
충분한 개수의 웨이퍼를 처리한 후, 강도비가 10％ 이상 증가될 때, 장비내의 컴퓨터는 네트워크를 통하여 벤더(vendor)의 컴퓨터에 메인터넌스의 요구를 전송할 것이다. 이에 병행하여, 장비 내의 컴퓨터는 라인의 로트(lot) 스케쥴을 관리하는 라인 관리 컴퓨터(107)에, 모든 로트의 처리 상황과 직전 단계까지의 제조 장치의 메인터넌스 스케쥴을 문의할 것이다. 처리 상황의 처리에 기초하여, 에칭 장비에 대한 메인터넌스 스케쥴의 일시가 재차 설정될 것이다. 정상적인 동작에서는, 메인터넌스가 미리 설정된 바대로 수행될 것이지만, 이러한 상황은 급한 로트가 일련의 처리를 점프하고, 반도체 장치의 납기가 변경되는 등의 내용에 따라 변화될 수 있다. 스케쥴될 메인터넌스일은 발광 스펙트럼 C2/O의 강도비가 10％ 이상에 도달한 시점으로부터 4 내지 48 시간이내로 설정되고, 메인터넌스 스케쥴은 처리 로트들 간의 간격 1시간 이상인 경우, 로트들 간의 간격에 대한 비활동이 가장 긴 시간으로 재차 설정될 것이다. 장비가 처리해야 할 다수의 웨이퍼들이 대기하고 있으며, 메인터넌스는 48 시간 내에 설정될 수 없는 경우, 웨이퍼 처리 상황을 체크하여 48 시간과 96 시간 사이의 기간에서 메인터넌스를 설정 변경해야 할지를 확인한다. 이 상황에서 메인터넌스 스케쥴은 48 시간 내지 96 시간의 기간의 범위 이내에서, 비활동 중지 기간이 가장 긴 지점으로 설정될 것이다. 이에 병행하여,컴퓨터는 메인터넌스 스케쥴을 벤더의 컴퓨터(112)에 전송하여 에칭 처리의 수명을 연장하기 위한 측정을 행한다.
에칭 프로세스의 수명을 연장하기 위하여, 소스 파워(UHF 파워)가 감소될 것이다. C2/O의 발광 강도비는 소스 전력에 비례하여 증가할 것이기 때문에, 강도비는 소스 파워가 감압될 때 감소될 수 있다. 소스 파워의 감소된 출력은 개구성을 향상시킬 것이다. 장치의 세척 후에, UHF 파워가 40W 감소되는 경우, 발광 라인 C2/O의 강도비는 대략 11％ 감소될 것이다. 웨이퍼 장치가 많은 웨이퍼를 처리해야 하는 경우, 강도 비의 감소 효과는 장비의 내부 벽에 부착되는 적층물의 영향으로 인해 단축될 수 있다. 대략 2000개의 웨이퍼들이 처리될 때, 대략 40W의 전력의 감소로 인해, 발광 C2/O의 강도비는 약 9％ 감소될 수 있다. 이는 2000개의 웨이퍼들의 처리(대략 100시간의 방전에 상당)후, 소스 파워를 40W로 저감하면 개구성이 메인터넌스될 수 있다는 것을 가리킨다.
소스 파워가 40 W 감소되어 560 W가 될 경우, 플라즈마 밀도가 감소된다. 이는 또한, 에칭 속도를 다소 감소시킨다. 700 nm/min의 에칭 속도는 4 % 정도 감소하기 때문에, 에칭 속도는 대략 4 % 정도 연장되어야 한다. 요컨대, 에칭 장치의 수명 연장은 에칭 장치의 작업량을 다소 저감시킨다.
도 9는 연장 측정에 따른 발광 강도비의 시간에 따른 변화를 나타낸다. 도면에서, 참조 번호(701)는 발광 강도비의 처리 웨이퍼 수의 의존성을 나타내고, 참조 번호(702)는 연장 측정이 수행되지 않았을 경우에 발광 강도비의 처리 웨이퍼수의 의존성을 나타내고, 참조 번호(703)는 에칭 조건을 변경시키는데 따라 발광 강도비의 시간에 따른 변화를 나타낸다.
도 9에 도시된 바와 같이, 감소된 소스 파워가 발광 강도비를 저감시킨다. 그러나, 내벽 표면에 부착된 퇴적물이 영향을 미쳐, C2/O 발광 강도비의 증가가 소스 파워가 감소되기 전에 비하여 커진다. 그 결과, C2/O 발광 강도비가 초기 10 % 증가를 초과할 경우에, 소스 파워가 40 W 만큼 따라서 감소된다면, 개방의 개시 없이 3600 정도의 웨이퍼가 처리될 수 있다. 그러나, 내벽 표면에 부착된 퇴적물의 양이 많아서 연장 측정의 영향이 중요해지고 에칭 속도가 늦어진다.
수명을 연장하기 위한 다른 측정으로서 벽 표면을 세정하는 방법이 있다. 이는 더미 웨이퍼를 전송하고 Ar 가스 유량 1200 ml/min, C4F6가스 유량 10 ml/min, O2가스 유량 60 ml/min의 혼합 가스를 주입하고 30분 동안 방전하여 수행될 수 있다.
세정 공정은 내벽면에 부착된 퇴적물의 대략 25 %를 제거하여 C2/O 발광 강도비가 감소된다. 이로서 개방성이 확보된다. 그러나, 초과된 세정은 내벽에 부착된 퇴적물 부분이 완전히 제거되어 내벽 자체가 깨져서 파티클을 생성한다.
전술된 바와 같이, 연장 측정은 웨이퍼 로트(lot)의 수가 폭주될 경우에 효과적이고 장치의 동적의 실질적인 듀티 속도를 향상시키기 위하여 로트 처리 공정 환경에 대응하여 메인터넌스 스케줄을 조절하는 것이 효과적이다. 종래의 기술 부분에서, 측정은 주기적으로 적용되어 방전 시간 관리용 또는 파티클 모니터링용 더미 공정에 의해 규칙적인 간격에 기초하여 관리를 수행한다. 본 발명은 실제 동작 속도를 향상시키고, 반도체 소자 생산에서 에칭 공정의 처리량을 대략 10 내지 20 % 향상시킨다. 본 발명에 따라서 제조 장치 제조업자에게 지시를 하도록 관리 스케줄이 자동적으로 조절되고, 제조 장치 제조업자가 한 자리에서 서비스 엔지니어가 조절을 제공하게 한다. 이는 반도체 소자 생산 라인에서 장치 관리자의 짐을 덜고 관리에 필요한 사람을 줄이거나 없앴다. 또한, 확대될 수 있는 공급의 보충 또는 교체가 제조 장치 제조업자에게 남겨진다. 본 발명에 따라, 반도체 생산 라인의 전체 비용이 크게 저감될 수 있다. 노동비만을 고려할 때, 대략 2천만 엔이 한 라인에서 절감될 수 있다.
여기서는, 비개구를 모니터 발광으로부터 예측하는 수단을 이용하였지만, 도 10의 플로와 같이 검사 SEM을 이용하는 방법이 있다. 로트의 제1 웨이퍼를 에칭 처리한 후, 애싱 및 세정한 웨이퍼를 검사 SEM으로 검사하고, 비개구율을 구한다. 비개구율이 20.0ppb 이상이 되면, 에칭 장치 내 컴퓨터를 통하여, UHF 파워를 40W 저감한다. 이와 동시에, 상기와 같이 메인터넌스의 스케줄링을 한다. 이에 따라, 비개구에 의한 불량 발생을 억제할 수 있으므로, 수율이 향상된다.
도 10에 도시하는 메인터넌스의 플로를 상세히 설명한다. 장치의 메인터넌스가 완료 또는 새로 도입된 시점을 플로의 개시점으로 하여 설명한다. 플로의 개시부에서 메인터넌스된 에칭 장치, 또는 새로 도입된 에칭 장치가 시동(A01) 후, 에칭 장치에 의한 웨이퍼의 에칭 처리(A02)를 실시한다. 에칭 처리 후, 외관 검사, 또는 임의의 비파괴 검사에 의해 에칭의 불량 유무를 검사한다(A03). 검사 장치로서는, 주사형 전자 현미경(SEM), 또는 광학적인 검사 장치 등이 이용되고, 가공의 마무리 정확도, 불량, 입자 수 등을 검사한다. 에칭과 검사의 사이에는, 애싱, 세정 등의 프로세스가 들어가는 경우도 있다.
검사에서 문제없으면(yes), 후속 웨이퍼의 처리(A02)를 행한다. 검사에서 에칭에 의해 야기되는 불량이 드러나면(no), 불량의 종류에 따라서, 에칭 장치를 클리닝하거나 또는 조건을 변경함으로써 연명 조치를 취할 것이다(A04). 통상적으로는 발생하지 않지만, 치명적인 불량의 경우, 장치를 정지하고, 메인터넌스를 긴급히 행한다. 연명 조치가 시행된 후, 신뢰할 수 있는 범위 내(검사에서 확인하는)에서, 웨이퍼의 처리가 속행된다. 이와 병행하여, 반도체 제조 라인의 제품 웨이퍼가 흐르는 스케줄 정보를 입수한다(A05). 많은 경우 스케줄은 라인 관리의 컴퓨터에서 관리된다.
다음으로, 수 시간 이내에 에칭 장치가 있는 일정 시간(메인터넌스에 충분한 시간) 제품 웨이퍼가 흐르지 않는 시간(무가동 시간)이 있는지 제품 라인의 스케줄에 따라서 확인한다. 즉, 메인터넌스에 충분한 무가동 시간이 있는지 판정한다(A06). 무가동 시간이 잇는 경우(yes), 무가동 시간에 에칭 장치의 메인터넌스를 스케줄하고, 제품 라인의 관리자 또는 관리자의 컴퓨터에 연락한다. 이것이 메인테넌스 스케쥴링이다(시간표를 결정)(단계 A07). 다음에, 장치 관리자 또는 장치 관리업자는 메인테넌스를 실행하도록 의뢰를 받는다 (단계 A08). 그 후, 메인테넌스가 실제로 실행될 수 있다 (단계 A09).
메인테넌스에 충분한 무가동 시간이 있는 지의 여부를 판정하는 판정 단계(A06)에서, 무가동 시간이 없는 경우(no), 에칭 장치는 조작 시간을 연장하기 위해 작업실시 조건의 조정, 또는 클리닝이 지원될 수 있다 (단계 A10). 그 다음, 제조 라인은 메인테넌스를 요청받을 수 있다 (단계 A11). 제조 라인으로의 메인테넌스의 요청은 제조 라인 내의 컴퓨터에 보내져서, 웨이퍼 처리가 비교적 비어 있는 시간대, 또는 긴급 처리의 유무 등을 문의한다. 메인테넌스 스케쥴은 라인 관리자에게 문의함으로써 결정될 수 있다. 그 다음, 메인테넌스는 스케쥴링될 수 있다(스케쥴이 결정될 수 있다)(단계 A07).
메인테넌스 후, 장치가 가동하면, 웨이퍼는 평소와 같이 에칭될 수 있고, 도 10의 플로우가 반복될 수 있다.
<제3 실시에>
본 발명의 또 다른 양호한 실시예에 대하여 도 11에 도시된 장치를 참조하여 더욱 상세하게 설명하겠다. 도 11에 도시된 장치는 에칭 처리실(901, 902), 반송실(903) 외에, 이와 관련된 디텍터(905)를 포함한다. 에칭실은 도 3에 도시된 구조를 갖는다. 디텍터는 웨이퍼 표면에 광 빔을 경사지게 조사하여, 반사된 빔의 강도를 검출해서, 에칭될 표면적을 결정한다. 에칭 장치의 컴퓨터(113) 내에는 이제까지 처리되어 온 웨이퍼에 관한 입력 항목을 포함하는 많은 성막 조건과, 에칭 조건이 저장되고, 함께 대응되어 있다. 컴퓨터 내에는 벤더가 개발한 데이터베이스가 있고, 데이터 베이스는 에칭될 표면적, 도즈량 및 어닐링 온도를 포함하는 몇가지 데이터를 저장한다. 데이터베이스는 또한 가공형상(노치, CD 시프트)에 관해서 개스 유량, 개스 압력 등의 의존 데이터를 포함한다. 데이터의 각 항목(실험 데이터)은 가공형상에 관해 결정된 미분치를 갖는다. 더욱 구체적으로, 데이터의 미분치는 CD 시프트량, 소밀 라인 간의 CD 바이어스 및 노치에 대한 에칭된 영역의 표면적비, 도즈량, 어닐링 온도, HBR 개스 유량, O2개스 유량, Cl2개스 유량, 개스 압력, UHF 파워 출력, 웨이퍼 RF 파워, 웨이퍼 전극 온도, 웨이퍼 이면의 He 개스 압력, 및 웨이퍼 직경 등을 포함한다. 컴퓨터는 데이터베이스로부터 에칭 조건을 유출하도록 인스톨된 해석 소프트웨어를 갖는다.
웨이퍼에 관한 정보로서, 장치 내의 컴퓨터는 마스크 재료, 마스크 성막 방법, 에칭된 표면적, 에칭된 막의 구조(막 두께), 최소 피치(라인 간격), 성막 개스 종류, 성막 장치명, 폴리실리콘의 불순물 농도, 불순물 종류, 도즈 방법, 성막 온도, 어닐링 온도, 어닐링 시간, 요구 가공 정밀도(CD 시프트량, 및 소밀 라인 간의 CD 바이어스) 등과 같은 입력 데이터로부터, 개스 유량, 개스 압력, RF 파워, 스텝 전환 타이밍 등을 포함하는 에칭 조건을 자동적으로 생성할 수 있다.
또한, 상술된 성막 조건은 적절한 라인의 로트 관리 컴퓨터에 등록되어 있는 로트 관리 데이터로부터 네트워크를 통해 자동적으로 얻어질 수 있다. 마스크 정보의 기밀성으로 인해 에칭된 표면적을 이용할 수 없는 경우, 표면적은 디텍터에 의해 표면적을 측정하여 자동적으로 설정될 수 있다.
에칭 조건의 자동 생성은 도 12에 도시된 플로우에 따라 실행될 수 있다. 장치 내의 컴퓨터는 이제까지 처리해 온 웨이퍼에 관한 입력 항목을 포함하는 많은성막 조건과 에칭 조건을 저장하고 이들을 함께 대응시킨다. 또한, 상술된 입력 항목에 관한 데이터베이스뿐만 아니라, 제조 장비의 제조업자가 개발한 에칭 조건이 저장될 수 있다. 입력 항목이 과거에 입력한 항목(웨이퍼 사양, 가공 정밀도)과 일치하지 않는 경우, 에칭 조건의 가장 최신의 입력 항목이 현재의 조건으로 사용될 수 있다. 가공 형상만이 일치하지 않는 경우, 에칭 조건은 과거의 조건에서 이것 이외에 일치된 항목과 데이터베이스에 기초하여 도출될 수 있다. 소밀 라인 간의 CD 바이어스가 억제되어야 하는 경우, 소밀 라인 간의 CD 바이어스를 저감시키고 SiO2층과의 계면에서 언터컷트(노치)가 발생하지 않는 조건은 과거의 조건을 참조하여 도출될 수 있다.
도 12에 도시된 에칭 조건을 생성하는 플로우에 대해 더욱 상세하게 설명하겠다. 웨이퍼는 신규 로트(제품)의 착공(단계 C02) 후, 몇가지 처리를 거쳐, 에칭 장치에서 처리된다. 에칭 장치는 교대로 착공 로트의 공정 단계와, 에칭 직전 단계까지의 처리 이력, 검사 결과에 기초하여 에칭 조건을 생성할 수 있다. 제품 웨이퍼에 관한 제조 라인의 정보, 가공 치수 제어 및 에칭의 요구 사양을 얻은 후(단계 C03), 이들 항목은 에칭 장치의 컴퓨터에 입력될 수 있다. 제조 라인에 관한 정보는 웨이퍼의 처리 이력, 에칭된 막의 막 두께의 검사 결과 등을 나타내고, 에칭의 요구 사양은 마스크 선택비, 가공 형상의 균일성 등을 나타낸다.
웨이퍼 정보에 기초하여, 에칭 장치 내의 컴퓨터는 저장된 데이터를 검색할 수 있다. 컴퓨터의 기억 장치는 장치가 과거에 처리한 에칭 조건(레시피)과 그 웨이퍼의 처리 이력 정보, 웨이퍼 사양을 데이터베이스로서 저장한다. 컴퓨터는 과거의 데이터를 검색하여 처리해야 할 웨이퍼에 관한 기록의 유무를 판정한다(단계 CO4). 웨이퍼 정보(처리 이력, 웨이퍼 사양 등)가 과거의 데이터와 일치하면, 과거 기록의 조건이 현재의 조건으로서 선택될 수 있다. 그 후, 웨이퍼는 에칭 처리될 수 있다.
다음에, 프로필이 과거의 데이터와 일치하지 않으면(no), 웨이퍼 처리 이력이 과거에 처리한 웨이퍼와 동일한 지의 여부가 판정될 수 있다(단계 C06). 사용된 웨이퍼 처리 이력은 에칭될 층의 타입, 에칭될 표면적, 마스크 재료, 하부 기판의 재료 등과 같은 항목을 포함할 수 있다. 에칭에 영향을 미치지 않는 소정의 처리에 대해서는, 그 이력이 무시될 수 있다. 처리 이력이 일치하면(yes), 가공 치수 제어 또는 선택비를 포함하는 요구 사양이 과거 데이터와 다르게 될 수 있다. 처리 이력이 일치하지 않으면(no), 컴퓨터는 데이터베이스를 검색하여, 과거의 웨이퍼 사양, 웨이퍼의 처리 이력에 가까운 조건을 추출한다(단계 C07). 데이터가 에칭 장치의 컴퓨터로 검색하기에 불충분한 경우, 컴퓨터는 에칭 프로세스를 관리하는 컴퓨터, 또는 장치 제조업자가 관리하는 컴퓨터 상의 데이터 베이스를 검색하여, 처리 웨이퍼에 가까운 정보를 얻어서, 더 넓은 범위의 데이터에서 에칭 조건의 도출이 용이해진다.
다음에, 검색된 데이터에 기초하여 수치 해석이 실행될 수 있다(단계 C08). 수치 해석은 컴퓨터에서 행해질 수 있다. 사용된 해석 방법은 실험계획법, 타그치(Taguchi) 방법, 에칭 프로세스 시뮬레이터 등을 포함하는 수치 해석을 포함할 수 있다. 그 후, 수치 해석에 의해 에칭 조건이 완료될 수 있는 지의 여부를 판정할 수 있다(단계 C09). 에칭 조건이 완전하게 도출되면(yes), 이들 에칭 조건은 웨이퍼를 에칭하기 위한 현재의 프로세스에 사용될 수 있다. 그러나, 이 실시예에서는, 웨이퍼를 처리한 후의 가공 형상 제어의 검증(단계 C10)에 대해 이하에 설명하겠다. 가공 형상 제어의 검증은 웨이퍼를 파괴하여 단면 형상을 주사형 전자 현미경(SEM)으로 체크하여 실행될 수 있다. 그러나, 측정 SEM과 같은 비파괴 검사 장치로 가공 형상 제어를 검증하는 것이 더욱 바람직하다.
가공 형상 제어 및 선택비에 문제가 없으면(yes), 도출된 에칭 조건은 현재의 웨이퍼 에칭 조건으로서 정해질 수 있다(단계 C12). 가공 형상 제어 또는 선택비가 요구 사항을 만족시키지 않거나(no), 또는 에칭 조건이 수치 해석으로 도출될 수 없는 경우, 새로운 에칭 프로세스가 개발될 필요가 있다(단계 C13).
에칭 프로세스의 개발은 많은 경우에 제조 라인이 아니라, 개발 라인, 또는 장치 제조업자의 장치에서 행해진다. 에칭 프세스가 개발된 후, 이렇게 개발된 에칭 프로세스는 제조 라인의 장치에 전송될 수 있다(단계 C14). 통신 네트워크는 데이터를 전송하는데 편리한 수단이다. 데이터는 전송 시에 암호화함으로써 안전하게 될 수 있다. 데이터 전송 후, 에칭 조건이 결정될 수 있고(단계 C15), 그 에칭 조건에 따라 웨이퍼가 처리될 수 있다. 프로세스가 개발될 때, 제품 웨이퍼는 개발 중 에칭 처리되지 않고, 에칭 조건이 미리 결정된 웨이퍼가 먼저 처리될 수 있다. 프로세스가 착공 직후에 개발될 필요가 있는 경우, 낮은 우선 순위로 웨이퍼를 처리하여 에칭 프로세스가 준비될 때까지의 시간을 버는 경우도 있다.
에칭 조건의 도출 방법에 대해 설명하겠다. 과거의 실시 조건에 있어서의 노치량, CD 시프트, 소밀 라인 간의 CD 바이어스, SiO2선택비, 에칭 속도에 관한 데이터, 및 그 각각의 에칭 조건에 대한 경사 데이터가 있는 경우, 조건은 이들 데이터로부터 도출될 수 있고, 경사 데이터가 없는 경우에는 후술하는 방법에 의해 경사를 구한다. CD 시프트의 소밀 라인 간의 CD 바이어스가 기존의 데이터베이스 내의 데이터에 기초하여 15 nm이고, 소밀 라인 간의 요구된 CD 바이어스가 10 nm이면, HBr 개스 유량, Cl2개스 유량, O2개스 유량, 개스 압력, RF 파워 등의 에칭 파라미터에 대해 소밀 라인 간의 CD 바이어스의 값과 경사로부터, 각 파라미터에 대해 요구되는 소밀 라인 간의 CD 바이어스가 될 수 있는 에칭 조건이 구해질 수 있다.
예를 들어, 가스압력에 대하여, 도 13 에 도시된 대로, 기존 데이타 P01 의 소밀(疎密) 라인 사이의 CD 바이어스 경사 P03 은 기존의 에칭 데이타 P02 에 의해 결정되어 소밀 라인 사이의 CD 바이어스의 요구 조건을 만족시키는 포인트 P04 에서의 압력이 도출된다. 도면에서서 P05 는 결정될 에칭 조건의 허용 범위를 나타내어 준다.
새로운 가스압력 P 에서의 소밀 라인들 'x' 사이의 CD 바이어스는 선형 근사에 의하여 다음 등식으로 주어진다.
x = C(P-P0) + x0.
여기서 C 는 가스압력에 대하여 소밀 라인 사이의 CD 바이어스의 경사이고,x0 는 그 경사에서의 소밀 라인사이의 CD 바이어스이고, P0 는 기존 에칭 조건에서의 가스 압력이다.
따라서,
P = (x - x0) /C + P0.
가 된다. 다른 파라미터도 비슷한 방식으로 도출된다. 소밀 라인들 'x0' 사이의 CD 바이어스가 14 nm 이기 때문에 가스 압력은 0.5 Pa 이고, 1Pa 당 경사는 30 nm 이고, x 는 10nm이고, 가스 압력은 0.37 Pa 이다.
이렇게 결정된 에칭 조건은 주어진 장치 구성으로는 실현하기 힘들 수 있다. 따라서, 파라미터의 각각에 대해서 상한 및 하한이 설정된다. 이런 한계치들은 장치의 배기능력, 사용된 전원 구성 등에 의해 규정된다. 예를 들어, 상기 설명한 상황에서, 가스 압력의 하한이 0.3 Pa 이면 x=0.37 이다. 그러나, 배기 능력이 충분치 못하여 하한이 0.4 Pa 이면, x는 0.4 와 가 될 필요가 있다. 또는, 경사가 너무 작다면 선형 근사가 잘 맞지 않기 때문에 그 예측치는 에러가 날 수 있다. 따라서, 기존의 조건을 변화시키고자 할 때 제한이 가해질 필요가 있다. 어떤 파라미터에 대해 대부분의 경우에 경사를 결정하기 위해 파라미터 크기의 전후의 값을 갖는 실험값들이 있다. 어떤 기존 값의 0.5 에서 1.5 배를 곱한 범위내에서는 충분한 정확도가 획득될 수 있다. 따라서, 제한되는 범위는 기존 조건의 0.5 배 이상에서 1.5 배 이하의 범위가 된다. 예를 들어, 상기 설명한 가스 압력의 경우에 기존 데이타가 0.5 Pa 이면 예측 범위(P05) 는 0.25 Pa 에서 0.75 Pa 이다. 배기 성능은 0.3 Pa 로 제한되므로 최종 범위는 0.3 Pa 에서 0.75 Pa 사이가 된다.
도출된 조건에 대해서 SiO2선택비, 노치들, CD 시프트 등과 같은 값들이 경사도를 이용하여 예측될 수 있다. 예를 들어, SiO2선택비 'y' 은 다음 등식에 의하여 선택비 경사 D 와 기존 데이타 y0 를 사용하여 계산될 수 있다.
y = D (P-P0) + y0.
다른 파라미터들도 비슷한 방식으로 계산된다.
이런 방식으로, 에칭 파라미터의 개수와 동일한 개수의 에칭 조건이 도출된다. 만일 이런 에칭 조건 중에서 정밀 가공 제어 요구와 합치되는 것이 있다면, 이는 실제 에칭 조건에 대해서 사용될 수 있다. 두개 또는 그 이상의 조건이 선택되었다면, 가장 유리한 것이 SiO2선택비, 노치량, 및 CD 시프트에 대해 추가로 선택될 것이다. 유리한 지에 대한 판단은 SiO2선택비가 더 높은지에 따라, 노치 및 CD 시프트가 더 작은지에 따라 결정된다. 이런 파라미터들의 우선 순위는 독립적으로 설정될 수 있거나 성능 데이타(CD 시프트 및 노치)를 형량한 후에 비교될 수 있다.
소밀 라인 사이의 CD 바이어스를 감축함으로써 다른 성능이 요구되는 사양에서 벗어났다면 경사 및 이탈된 성능의 예측치를 사용해 새로운 조건이 다시 도출된다. 이 경우에 예측치의 정확한 경사가 없기 때문에 기존 데이타의 경사가 전환되어 사용된다.
조건들이 앞의 처리에 의해서도 아직 도출되지 않았다면 처리는 에러가 난 것으로 하여 종료된다. 에러 메시지는 로트(lot) 관리자 및 장치 엔지니어에게 전달된다. 이는 아주 가혹한 정밀 가공 제어가 요구될 때에만 발생할 수 있고, 보통의 대량 생산에서는 일어나지 않는다.
높은 정밀 가공 제어 처리의 개발 과정에 있어서 직면하는 그런 에러들은 대량 생산 체제로 가기 전에 제거될 것이다. 에러가 발생했을 때, 신규의 처리과정 개발이 요구된다. 이런 경우에 도 12에 도시된 것처럼, 에러 내용이 제조 장비 제공자(벤더) 들에게 전달되어 이들이 문제를 풀도록 요구한다.
다음으로, 경사 데이타가 없다면 요구되는 웨이퍼 사양과 유사한, 에치될 표면 영역, 도우즈(dosage) 량, 어닐 온도 등과 같은 것을 포함하는 웨이퍼 정보 기록을 구비한 몇몇 조건들이 그로부터 경사 정보를 사용하기 위해 선택된다. 대부분의 경우에 노치 및 CD 시프트의 절대값들은 다를 수 있는데, 경사는 크게 변화하지 않는다. 따라서, 적합한 상한 및 하한을 설정함으로써 에러를 회피할 수 있다. 근사적인 사양을 선택하는 방법이 다음에 설명된다.
웨이퍼 사양 데이타가 존재하는 경우가 상기에서 설명되었다. 반대로 그런 데이타가 없을 때 데이타는 데이타베이스로부터 검색해야 한다.
웨이퍼의 요구 사양에 근접한 에치될 표면 영역, 도시지, 어닐 온도 등의 사양이 선택된다. 합치되는 웨이퍼 정보가 데이타베이스상에서 발견될 때 그 정보가 사용될 것이다. 그렇지 않다면 인접 데이타 세트의 정보도 사용될 것이다.
인접 데이타 세트를 선택하는 것이 노치의 예를 들어 설명될 것이다. 간단히 하기 위해 다음의 설명에서 에치될 표면 영역의 경사(감도) 및 노치에 대한 도시지가 사용될 것이다. 다음 설명에서 에치될 영역의 경사의 절대값은 'A'이고,도우즈에 대한 노치의 경사의 절대값의 평균은 'B' 이고, 처리용 웨이퍼의 에치될 표면 영역은 'x' 이고, 도시지는 'y' 이다. 실험적인 데이타 포인트의 경사가 경사 평균으로 사용된다. 특정한 경사가 없을 때, 하한값을 절대 값의 평균으로 설정함으로써 극단적으로 다른 조건들은 인접한 포인트들로 인식되지 않을 것이다.
데이타베이스 상에서 에치될 표면 영역은 'u' 로 표시되고 도시지는 'w' 로 표시된다. 데이타베이스 상의 웨이퍼 정보로부터 웨이퍼의 처리 정보 까지의 거리를 규정한 후에 근사 조건들이 거리에 기초하여 선택된다.
거리 'd' 는 다음 등식으로 규정된다.
d = A2(x-u)2+ B2(y-w)2+ ...
이 거리를 사용함으로써 노치에 대한 모든 에칭 파라미터들이 동등하게 취급될 수 있다.
상기 거리에 기초하여 소밀 라인 사이의 노치, CD 시프트, 및 CD 바이어스에 대한 데이타베이스의 인접한 데이타 항목들이 픽업된다. 본 예에서 최인접 데이타 항목(최소값 'd' 의 데이타 포인트)이 사용된다.
입력 정밀 가공 제어를 만족시키는 에칭 조건이 웨이퍼의 바로 이웃 프로세스 데이타 상에서 선택된다. 요구 조건을 만족시키는 데이타가 없다면, SiO2선택비를 허용치 정도로 가지며, CD 시프트 량이 작고, 노치가 없는 데이타 세트가 우선적으로 선택된다. 이는 노치에 대해서 도 14 의 기존 데이타 포인트 P01 에 상응한다.
처음에, 가장 인접한 포인트의 웨이퍼 성능값(노치 및 CD 시프트) 뿐만이 아니라 에치될 표면 영역에 대한 경사, 도시지, 어닐 온도 등이 에치될 표면 영역, 도시지, 처리용 기판의 어닐 온도의 차이에 기초하여 성능을 예측하기 위해 사용된다. 이는 노치에 대해서 도 14의 기존 데이타 포인트 P06 에 상응한다.
이 예측 방법은 상기 설명한 경우와 비슷하게 선형 근사이다. 예를 들어, 그 차이가 에치될 표면 영역만이라면 노치량 h는 다음과 같이 주어진다.
h = (G - G0)/ J + h0.
여기서, G0 는 데이타베이스의 데이타의 표면적비이고, J 는 노치의 경사이고, h0 는 노치량이고, G 는 처리될 웨이퍼의 표면적비이다. 다른 성능값도 비슷한 방식으로 주어진다. 에칭 파라미터에 대한 경사에 대해 가장 인접한 포인트 P01 에서의 값이 사용될 것이다. 도 14 에서의 경사는 P03 이다. 도면에서 P07은 포인트 P01 과 P06 사이의 노치량의 차이이다. 에칭 파라미터에 대한 경사와 함께 어떤 에칭 조건의 성능 값은 이런 식으로 설정될 수 있다. 이는 선행의 경우와 비슷한 방식으로 최적의 적합 에칭 조건을 도출하기 위한 에칭 결과로서 과거에 사용되었다(비록 높은 정밀 가공 제어가 요구된다는 것이 경험상으로 알려져 있지만). 어떤 노치도 특정되지 않았다면, 에칭 조건은 도 14 의 P04 에 상응하는 포인트가 된다.
이렇게 도출된 에칭 조건이 그대로 사용될 수 있지만 에칭 형태는 새로운 웨이퍼에 대해서 검증된다. 검증은 상기 설명한 대로 형태가 소망하는 것과 다르다면 데이타를 데이타베이스에 더함으로써 상기 설명한 과정에 따라서 새로운 에칭조건이 도출되도록 한다. 이는 동시에 데이타베이스의 정확도를 향상시킨다.
이런 장치에서 200 nm 의 지름을 갖는 웨이퍼가 반송된다. 200 nm 의 두께를 갖는 폴리실리콘 층이 웨이퍼 상에 피착되고 실리콘 질화막이 그 위에서 패턴화되어 형성된다. 에칭될 표면 영역은 70 % 이고, 폴리실리콘의 불순물은 P 이고, 그것의 농도는 1019/cm3이고, 피착 온도와 어닐 온도는 600 ℃ 이다. 최소 정밀 가공 제어 수준은 100 nm 이다. 이런 데이타 항목들이 컴퓨터(113)로 입력된 후에 정밀 가공 제어에 돌입한다. 10 nm 보다 작은 고밀도의 CD 시프트, 20 nm 보다 작은 소밀 라인들 사이의 CD 바이어스, 0 의 노칭, 100 nm/min 이상의 에칭 속력, 100 이상의 SiO2선택비가 실현된다. 이런 사양의 웨이퍼는 유형 "A"로 지칭된다. 이런 웨이퍼는 과거에 기록을 가졌기 때문에 과거의 조건이 선택된다. 주요 에칭 조건은 HBr에 대해 70 ml/min 의 기체 유량, Cl2에 대한 20 ml/min, O2에 대한 4ml/min, 0.4 Pa의 가스 압력, 500 W의 UHF 파워, 50 W 의 웨이퍼 바이어스 파워 등을 포함한다. 조건은 HBr에 대해 100 ml/min 의 기체 유량, O2에 대한 5 ml/min, 1.6 Pa 의 가스 압력이라는 과잉 에칭에 의해 변화될 수 있다. 정밀 가공제어는 도 4b에 도시된 것에 근사된다.
다음에, 에칭이 1021/㎤의 다른 도즈량으로 웨이터에 대해 수행될 것이다. 에칭 조건은 (위에 설명된 것과 같은) 데이터베이스내의 데이터에 기초하여 자동적으로 생성될 것이다. 에칭 조건은 메인 에칭 조건에서, HBr, Cl2, 및 O2에 대해 각각 60, 40, 5 ml/min의 가스 유량, 오버-에칭 조건에서, HBr 및 O2에 대해 각각 100 및 7 ml/min의 가스 유량 및 1.2 Pa의 가스 압력으로 상기 조건과 다를 것이다. 자동 셋팅에서의 CD 시프트량은 약 9.5 ㎚에서 노칭이 없고, 오버-에칭 조건에서의 SiO2선택 비는 약 130일 것이다.
웨이퍼 A에 대해 에칭될 표면적이 60%로 될 때, 메인 에칭 조건에서의 O2유량은 3.5ml/min일 것이고, 오버-에칭 조건에서의 O2유량은 4.5 ml/min일 것이다.
웨이퍼 A에 대한 어닐링 온도가 400℃로 될 때, HBr 및 Cl2의 가스 유량은 각각 80 및 20 ml/min일 것이다.
웨이퍼 A에 대한 CD 시프트량의 조밀하고 분리된 라인 간의 CD 바이어스가 15㎚미만일 때, 메인 에칭 조건에 대한 가스 압력은 0.32 Pa일 것이고, 오버-에칭조건에 대한 가스 압력은 1.2 Pa이고, O2유량은 6 ml/min일 것이다.
웨이퍼 A의 웨이퍼 직경이 다른 웨이퍼 규격에서 200㎜의 데이터와 300㎜의 데이터간의 비교에 기초하여, 300㎜일 때, 메인 및 오버-에칭 둘다에 대한 가스 유량은 1.4배이고, UHF 전력은 1.7이고, 웨이퍼 바이어스는 2이다. 임계 치수 제어는 200㎜의 웨이퍼 직경과 거의 동일할 것이다.
위의 설명으로부터 알 수 있는 바와 같이, 웨이퍼 규격이 주어졌을 때, 그에 대응하는 에칭 조건은 미세하고 정밀한 에칭을 용이하게 하도록 자동적으로 결정될 수 있다. 소량 다품종의 종래의 LSI 제품에서, 한세대 전의 쇠퇴한 임계 치수 제어가 미세한 임계 치수 제어를 댓가로, 각 제품에 대한 에칭 조건의 최적화를 피하기 위해 사용되었다. 또는 각 제품에 대한 미세 에칭은 비용 개발 주기의 기간이 중요한 우선순위를 갖지 않은 경우에만 최적화되었다.
상기 종래의 방식과는 대조적으로, 본 발명에 따르면, 웨이퍼 규격에 대응하는 에칭 조건이 자동적으로 생성될 수 있다. (맞춤 및 임계 치수 제어에 대하여) 컷팅 에지 기술에서의 에칭 공정은 낮은 비용 및 짧은 제품 주기로, 소량 다품종의 반도체 장치 제품에 대해서도 제공될 것이다.
상기 설명에서, 폴리실리콘 게이트 전극의 에칭이 인용되었지만, 본 발명은 폴리실리콘 게이트 전극 뿐만 아니라, W/WN/폴리실리콘, 실리사이드(Co/폴리실리콘)을 포함하는 다른 구조에 대해 에칭 조건의 자동 생성을 또한 제공할 수 있다.
본 발명은 데이터베이스에 기초하여 에칭 조건의 자동 생성을 제공할 수 있기 때문에, 실리콘 기판 처리(STI 에칭 트렌치 에칭), 산화물 에칭, 및 유기막 에칭에 대한 동일한 효과가 에칭 공정의 개발 비용을 낮추고 반도체 장치를 개발하기 위한 시간을 절약하는 것을 가능하게 한다.
상기 설명으로부터 알 수 있는 바와 같이, 에칭 조건은 데이터베이스에 기초하여 유도될 수 있다. 그러나, 정량적 모델링(시뮬레이션)이 에칭 조건과 임계 치수 제어 뿐만 아니라 웨이퍼 규격간의 관계에 유용하다면, 에칭 조건의 생성은 효율을 개선하기 위해 상당히 간단해질 것이다. 모델링이 실험적 데이터와 잘 매치되는 것은 중요하다. 특히, 모델링은 한편 데이터베이스가 오류 데이터로 구성될 수 있는 반면, 에러가 없고 고정밀하다. 모델링은 알고 있는 그리고 모르는 에칭조건 또는 에칭 규격에 대한 등식에 기초하여 임계 치수 제어의 평가를 가능하게 한다. 그러므로, 에칭 조건은 데이터베이스를 사용하는 것과 유사한 방식으로 모델링 계산에 의해 자동적으로 생성될 수 있다.
[제4 실시예]
도 15에 도시한 CVD(화학 증착) 장치는 폴리실리콘 증착의 설명을 위해 사용될 것이다. 도시된 CVD 장치는 두께 계측기(102)와 결합된 도 1의 폴리실리콘 증착 장치에 대응한다. P-도핑된 폴리실리콘층은 표면상에 증착된 게이트 산화층 및 소자 분리층을 갖는 실리콘 웨이퍼 상에 형성될 것이다. 200㎜의 직경의 웨이퍼는 장치내로 이동되어, 증착 온도 530℃, 1000 ml/min의 SiH4의 유량, 40ml/min의 PH33, 가스 압력 70Pa, UHF 전력 200W, 및 기간 120초의 조건에서 처리된다. 공급 가스가 유량을 제어하기 위해 가스 유동 제어기(10 및 53)를 통해 콘덕턴스 밸브(9)로부터 중심 노즐(51) 및 주변 노즐(52) 둘다를 통해 챔버내로 유입된다. 웨이퍼 표면 평면 상에는 약 60㎚의 폴리실리콘막이 증착될 것이다.
처리될 웨이퍼의 수가 증가함에 따라, 장치의 내벽 표면 상의 증착은 증가한다. 생성물 H(수소)가 주변에서의 증착 속도를 저하시키도록 내벽 표면으로부터 방출된다. 모든 로트의 제1 웨이퍼가 두께 측정을 위해 사용될 것이다.
장치를 세척한 후에, 가스의 40%가 중심 노즐(51)로부터 유입되고 60%가 주변 노즐(52)로부터 유입될 때, 두께 분포는 약 200개의 처리 웨이퍼에 대해 거의 평면일 것이다. 그러나, 약 400개의 웨이터에 대해서는 주변의 막 두께가 웨이퍼중심의 두께에 비해 약 10%만큼 약 55㎚로 얇아질 것이다. 따라서 장치는 약 400개의 처리 웨이퍼에 대해 세정할 필요가 있다.
두께 계측기 및 CVD 장치는 CVD 내의 컴퓨터가 자동적으로 측정 결과를 얻을 수 있도록 이더넷 네트워크(108)에 의해 보정된다. CVD 장치의 두께 분포에 관련한 처리 챔버의 중심 및 주변 노즐을 통해 유입된 가스의 유량에 관한 데이터는 컴퓨터내에 데이터베이스로서 저장된다. 두께 측정 결과에 기초하여, 컴퓨터는 각 노즐을 통해 유입된 가스의 공급 가스 유량을 조정하도록 프로그램된다.
웨이퍼의 초기 처리를 위해, 두께의 분포는 중심 노즐을 통해서는 가스의 40% 그리고 주변 노즐을 통해서는 가스의 60%로 거의 균일하게 될 것이다. 중심 두께에 대해 주변 두께의 매 2%마다, 중심 노즐을 통한 공급 가스 유량은 1%만큼 감소될 것이다. 200개의 처리 웨이퍼에서, 중심 노즐을 통한 공급 가스는 약 35%이라서, 두께 균일성이 메인터넌스된다. 균일한 두께 분포는 약 100개의 웨이퍼에 대해 균일하다.
두께 측정 결과를 CVD에 피드백시키면 장치의 세정 빈도는 연장되어 반도체 장치의 쓰루풋이 개선된다.
제조 장치에 장치된 컴퓨터를 제조 장치 제조자에 접속시키고 이들을 모니터함으로써, 에칭 장치와 유사한 방식으로, 반도체 장치 제조 라인에서 메인터넌스하는데 필요한 사람이 불필요하다. 가동율이 웨이퍼 처리 상황에 따라 메인터넌스(세정)를 스케쥴함으로써 개선될 수 있다.
소량 다품종의 반도체 장치 제조에서, 제조 기간이 낮은 비용으로 단축될 것이다. 제조 장치 제조자에 의해 수행된 반도체 장치 제조 장치의 메인터넌스는 반도체 장치 제조시의 인적 비용을 감소시킨다.
또한, 제조 장치에 모니터 또는 검사 장치에 의해 얻어진 데이터를 피드백하면, 공정에 의해 발생된 불량(예를 들어, 콘택트 불량)을 감소시켜, 제조된 반도체 장치의 수율을 향상시킨다. 장치의 세정, 리필 및 소모품 교환을 포함하는 메인터넌스의 타이밍이 제조 라인의 스케쥴된 듀티를 수용하도록 설정될 수 있기 때문에, 장치의 가동율이 반도체 장치의 쓰루풋이 개선되면서 증가될 것이다. 동시에, 메인터넌스의 스케쥴을 제조 장치 제조자에게 알림으로써, 메인터넌스는 반도체 장치 제조자에 의해 보내진 엔지니어에 의한 사이트상에서 수행될 것이다. 이것은 반도체 장치 제조 라인에 메인터넌스를 위한 인원을 보낼 필요를 없애 주어, 제조 라인의 인적 비용이 절약된다.
본 발명에 따르면, 해당 웨이퍼의 전공정의 처리 이력에 기초하여, 데이터베이스 또는 모델링을 사용하여, 반도체 장치 제조에서 처리 조건의 자동 생성을 가능하게 하고, 수율 및 스루풋이 제조 장치 간의 매칭을 포함하는 통신 라인을 통한 라인의 단일화된 관리를 수행함으로써 개선되게 하는 반도체 제조 장치 및 제조 시스템이 달성된다.
결정적인 처리 조건이 결정되지 않는 경우에, 공정 조건의 최적화가 제조 장치 제조자에 의해 용이하게 지지될 것이다. 이것은 낮은 비용의 공정 개발과 소량 다품종의 반도체 장치 대량 제조에서 보다 짧은 주기에서 반도체 장치의 제조를 할수 있게 한다.
본 발명은 그 정신 또는 본질적 특징을 벗어나지 않고서, 반도체 장치 제조 장치에서 일반적으로 다른 특정 형태로 실시될 수 있고 수행될 수 있다. 예를 들어, 드라이 에칭 공정이 그것의 선행 공정에 의해 용이하게 영향받을 수 있고, 장기간 런닝시 변동을 용이하게 개발할 수 있다. 따라서 본 발명은 에칭 공정에서 가장 현저한 효과를 갖는다.
본 기술에 숙련된 자는 상기 설명이 개시된 장치의 양호한 실시예이고 다양한 변화 및 변형이 그 정신 및 범위를 벗어나지 않고서 본 발명에서 이루질 수 있다는 것을 이해할 것이다.

Claims (11)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 장치의 제조 프로세스 중 한 제조 단계에서, 상기 반도체 장치의 제조 프로세스 중 상기 한 제조 단계 이전에 행해진 제조 단계의 프로세스 이력 및 검사 결과를 컴퓨터로 판독가능한 기록 매체에 기록하는 단계와,
    상기 컴퓨터로 판독가능한 기록 매체에 기록된 상기 프로세스 이력 및 검사 결과에 기초하여 상기 한 제조 단계에서의 처리 조건들을 결정하는 단계
    를 포함하며,
    상기 단계들은 적어도 하나의 컴퓨터로 수행되는 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법에 있어서,
    반도체 장치의 제조 프로세스에 사용되는 복수의 제조 장비를 통신망을 통해 적어도 하나의 컴퓨터에 접속시키는 단계와,
    상기 반도체 장치의 제조 프로세스에서 반도체 장치의 제조 단계의 한 제조 단계 이전에 행해진 프로세스 이력 및 검사 결과를 상기 적어도 하나의 컴퓨터에 기록하는 단계와,
    기록된 상기 프로세스 이력 및 검사 결과에 기초하여 상기 한 제조 단계에서 사용되는 처리 조건들을 결정하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 한 제조 단계는 공급 가스 및 고주파수를 플라즈마 챔버 내로 도입시켜 플라즈마를 발생시킴으로써 플라즈마에 의해 반도체 웨이퍼를 처리하기 위한 반도체 장치의 제조 프로세스 단계이며,
    상기 적어도 하나의 컴퓨터는 상기 웨이퍼를 플라즈마에 의해 처리하는 제조 장비에 통신망을 통해 접속되고,
    상기 웨이퍼에 대한 상기 플라즈마 처리 이전에 이용된 피착 조건 및 마스크 정보에 기초하여 상기 공급 가스의 가스 유속 및 가스 압력과 상기 고주파수의 출력 전력을 결정하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 웨이퍼 제조 프로세스의 출발 시점에서의 프로세스 흐름에 기초하여 상기 플라즈마 처리의 처리 조건들을 결정하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 플라즈마 처리는 건식 에칭인 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 컴퓨터는 또한 제조 장비 제조자의 컴퓨터에 통신망을통해 접속되는 반도체 장치의 제조 방법.
  7. 반도체 장치의 제조 시스템에 있어서,
    반도체 장치 제조의 한 제조 단계에서 이용되는 제조 장비를 제어하도록 제공되어진 제1 컴퓨터와,
    상기 반도체 장치의 한 제조 라인에서 반도체 장치 제조 단계를 관리하도록 제공되어진 제2 컴퓨터와,
    상기 제조 장비의 처리실의 데이타를 측정하도록 제공되어진 측정 장비
    를 포함하고,
    상기 제1 컴퓨터는 상기 제2 컴퓨터에 통신망을 통해 접속되어 있으며,
    상기 측정 장비는 상기 제1 컴퓨터에 동작가능하게 접속되어 있으며,
    상기 제1 컴퓨터는 상기 제조 장비에서의 처리 시간 및 측정 데이타의 변동을 모니터링하는 반도체 장치의 제조 시스템.
  8. 제7항에 있어서,
    상기 반도체 장치 제조의 상기 한 제조 단계는 공급 가스 및 고주파수를 플라즈마 챔버 내로 도입시켜 플라즈마를 발생시킴으로써 플라즈마에 의해 반도체 웨이퍼를 처리하기 위한 반도체 장치의 제조 프로세스 단계이며,
    상기 제1 컴퓨터는 상기 웨이퍼를 플라즈마에 의해 처리하는 제조 장비에 통신망을 통해 접속되고,
    상기 웨이퍼에 대한 상기 플라즈마 처리 이전에 이용된 피착 조건 및 마스크 정보에 기초하여 상기 공급 가스의 가스 유속 및 가스 압력과 상기 고주파수의 출력 전력을 결정하는 반도체 장치의 제조 시스템.
  9. 제7항에 있어서,
    상기 반도체 장치 제조의 상기 한 제조 단계는 공급 가스 및 고주파수를 플라즈마 챔버 내로 도입시켜 플라즈마를 발생시킴으로써 플라즈마에 의해 반도체 웨이퍼를 처리하기 위한 반도체 장치의 제조 프로세스 단계이며,
    상기 측정 장비는 상기 플라즈마로부터 기원하는 광 방출 라인의 스펙트럼을 측정하기 위한 간섭계인 반도체 장치의 제조 시스템.
  10. 제7항에 있어서,
    상기 반도체 장치 제조의 상기 한 제조 단계는 공급 가스 및 고주파수를 플라즈마 챔버 내로 도입시켜 플라즈마를 발생시킴으로써 플라즈마에 의해 반도체 웨이퍼를 처리하기 위한 반도체 장치의 제조 프로세스 단계이며,
    상기 제조 장비는 상기 웨이퍼를 플라즈마에 의해 처리하기 위한 플라즈마 에칭 장비인 반도체 장치의 제조 시스템.
  11. 반도체 장치의 제조 시스템에 있어서,
    진공 상태로 메인터넌스되며 공급 가스를 도입시키기 위한 처리실을 포함하는 플라즈마 처리 장비로서, 상기 처리실에 도입되어진 상기 공급 가스로부터 플라즈마를 발생시킴으로써 상기 처리실에 배치된 기판을 처리하기 위한 플라즈마 처리 장비와,
    상기 플라즈마 처리 장비에 연관되며, 다른 처리 장비에 연관된 제2 컴퓨터에 통신망 케이블링에 의해 동작가능하게 접속되는 제1 컴퓨터
    를 포함하며,
    상기 플라즈마 처리 장비에 연관된 상기 제1 컴퓨터는 다른 통신망 케이블링에 의해 제3 컴퓨터에 동작가능하게 접속되는 반도체 장치의 제조 시스템.
KR1020010010409A 2001-02-01 2001-02-28 반도체 장치의 제조 방법 및 제조 시스템 KR100702565B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001-025171 2001-02-01
JP2001025171A JP4213871B2 (ja) 2001-02-01 2001-02-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20020064621A true KR20020064621A (ko) 2002-08-09
KR100702565B1 KR100702565B1 (ko) 2007-04-04

Family

ID=18890208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010010409A KR100702565B1 (ko) 2001-02-01 2001-02-28 반도체 장치의 제조 방법 및 제조 시스템

Country Status (4)

Country Link
US (1) US6842658B2 (ko)
JP (1) JP4213871B2 (ko)
KR (1) KR100702565B1 (ko)
TW (1) TW486738B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835276B1 (ko) * 2006-10-23 2008-06-05 삼성전자주식회사 반도체 장비 제어 시스템 및 제어 방법
KR100845990B1 (ko) * 2005-03-29 2008-07-11 도쿄엘렉트론가부시키가이샤 기판 처리 장치, 이력 정보 기록 방법, 이력 정보 기록프로그램, 및 이력 정보 기록 시스템
KR100950788B1 (ko) * 2002-08-27 2010-04-02 가부시키가이샤 히다치 하이테크놀로지즈 시료처리장치 및 시료처리제어장치
KR101027183B1 (ko) * 2002-10-01 2011-04-05 도쿄엘렉트론가부시키가이샤 플라즈마 처리로부터 데이터를 분석하는 방법 및 시스템

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782632B1 (ko) * 2000-12-21 2007-12-06 동경 엘렉트론 주식회사 절연막의 에칭 방법
KR100438771B1 (ko) * 2001-06-30 2004-07-05 삼성전자주식회사 반도체 장치용 원부자재 품질 보증 및 공정 연계 시스템
US6616759B2 (en) * 2001-09-06 2003-09-09 Hitachi, Ltd. Method of monitoring and/or controlling a semiconductor manufacturing apparatus and a system therefor
JP4147017B2 (ja) * 2001-10-19 2008-09-10 東京エレクトロン株式会社 マイクロ波プラズマ基板処理装置
US20030225474A1 (en) * 2002-05-31 2003-12-04 Gustavo Mata Specialization of active software agents in an automated manufacturing environment
TW564513B (en) * 2002-10-21 2003-12-01 Au Optronics Corp Testing apparatus for polysilicon thin film crystal quality, test and control method thereof
JP3656627B2 (ja) * 2002-10-23 2005-06-08 セイコーエプソン株式会社 企業間の情報共有方法及びシステム、並びにコンピュータプログラム
JP4131813B2 (ja) * 2002-10-24 2008-08-13 株式会社半導体エネルギー研究所 プラズマエッチング方法及び半導体装置の作製方法
JPWO2004038780A1 (ja) * 2002-10-28 2006-02-23 株式会社日立製作所 半導体製造装置システム及びそれを用いた半導体装置の製造方法
US7265382B2 (en) * 2002-11-12 2007-09-04 Applied Materials, Inc. Method and apparatus employing integrated metrology for improved dielectric etch efficiency
JP4363861B2 (ja) * 2003-02-04 2009-11-11 株式会社日立ハイテクノロジーズ 半導体製造装置
JP4363863B2 (ja) * 2003-02-06 2009-11-11 株式会社日立ハイテクノロジーズ 半導体処理装置における処理制御方法
KR100949563B1 (ko) * 2003-03-04 2010-03-25 가부시키가이샤 히다치 하이테크놀로지즈 반도체처리장치에 있어서의 처리제어방법
US6864174B2 (en) * 2003-03-20 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd Iteratively selective gas flow control and dynamic database to achieve CD uniformity
JP2004295348A (ja) * 2003-03-26 2004-10-21 Mori Seiki Co Ltd 工作機械の保守管理システム
JP2006523913A (ja) 2003-04-18 2006-10-19 ターゲット・テクノロジー・カンパニー・エルエルシー 光蓄積媒体の反射層または半反射層のための合金
JP2005026292A (ja) * 2003-06-30 2005-01-27 Fujitsu Ltd 半導体装置及びその製造方法、半導体製造装置
US6879866B2 (en) * 2003-08-04 2005-04-12 Asml Netherlands B.V. Method, computer program product and apparatus for scheduling maintenance actions in a substrate processing system
TWI280603B (en) 2003-09-08 2007-05-01 Toshiba Corp Manufacturing system of semiconductor device and manufacturing method of semiconductor device
KR100640093B1 (ko) * 2003-10-29 2006-11-02 (주)아이세미콘 제품 생산 라인의 제품 정보 처리 방법
US20070282480A1 (en) 2003-11-10 2007-12-06 Pannese Patrick D Methods and systems for controlling a semiconductor fabrication process
US8639489B2 (en) 2003-11-10 2014-01-28 Brooks Automation, Inc. Methods and systems for controlling a semiconductor fabrication process
US8639365B2 (en) 2003-11-10 2014-01-28 Brooks Automation, Inc. Methods and systems for controlling a semiconductor fabrication process
US20070089113A1 (en) * 2003-11-28 2007-04-19 Matsushita Electric Industrial Co., Ltd. Circuit substrate production method and system, substrate used therein, and circuit substrate using the same
US7151975B2 (en) * 2004-02-09 2006-12-19 Macronix International Co., Ltd. System and method for monitoring wafer furnace production efficiency
US6999897B2 (en) * 2004-03-11 2006-02-14 Powerchip Semiconductor Corp. Method and related system for semiconductor equipment early warning management
EP1760769A4 (en) * 2004-05-31 2009-05-13 Nat Inst Of Advanced Ind Scien DRYING GASES AND METHOD OF DRYING
KR100553713B1 (ko) * 2004-06-03 2006-02-24 삼성전자주식회사 플라즈마 식각 장치 및 이 장치를 이용한 포토 마스크의제조 방법
US7951262B2 (en) 2004-06-21 2011-05-31 Tokyo Electron Limited Plasma processing apparatus and method
KR101247857B1 (ko) * 2004-06-21 2013-03-26 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치
US7988816B2 (en) 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
JP4550507B2 (ja) 2004-07-26 2010-09-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
JP4612412B2 (ja) 2004-08-06 2011-01-12 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2006018741A2 (en) * 2004-08-20 2006-02-23 Pdf Solutions Sa A method for improving efficiency of a manufacturing process such as a semiconductor fab process
US7955797B2 (en) * 2004-10-25 2011-06-07 Advanced Technology Materials, Inc. Fluid storage and dispensing system including dynamic fluid monitoring of fluid storage and dispensing vessel
US7263408B1 (en) * 2004-11-02 2007-08-28 Advanced Micro Devices, Inc. Method and system for converting tool process ability based upon work in progress characteristics
US20080275582A1 (en) * 2004-11-19 2008-11-06 Nettles Steven C Scheduling AMHS pickup and delivery ahead of schedule
JP4601439B2 (ja) * 2005-02-01 2010-12-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
JP2007088429A (ja) 2005-08-26 2007-04-05 Toshiba Corp 電力供給システム、電力供給方法及びロット処理方法
US20070059938A1 (en) * 2005-09-15 2007-03-15 Hanako Kida Method and system for etching silicon oxide and silicon nitride with high selectivity relative to silicon
US7655572B2 (en) 2005-10-24 2010-02-02 Tokyo Electron Limited Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, control program and computer storage medium
JP2007116031A (ja) * 2005-10-24 2007-05-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP4990548B2 (ja) 2006-04-07 2012-08-01 株式会社日立製作所 半導体装置の製造方法
JP5165878B2 (ja) * 2006-10-20 2013-03-21 東京エレクトロン株式会社 基板処理装置の制御装置、制御方法および制御プログラムを記憶した記憶媒体
JP5132967B2 (ja) * 2007-03-30 2013-01-30 株式会社ダイヘン インピーダンス整合装置
JP4971050B2 (ja) * 2007-06-21 2012-07-11 株式会社日立製作所 半導体装置の寸法測定装置
JP4917527B2 (ja) * 2007-12-21 2012-04-18 東京エレクトロン株式会社 情報処理装置、情報処理方法、およびプログラム
WO2009104379A1 (ja) * 2008-02-18 2009-08-27 三井造船株式会社 原子層成長装置および原子層成長方法
US8986561B2 (en) * 2008-12-26 2015-03-24 Tokyo Electron Limited Substrate processing method and storage medium
JP5604063B2 (ja) * 2008-12-26 2014-10-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
US8236700B2 (en) * 2009-08-17 2012-08-07 Tokyo Electron Limited Method for patterning an ARC layer using SF6 and a hydrocarbon gas
JP5397215B2 (ja) * 2009-12-25 2014-01-22 ソニー株式会社 半導体製造装置、半導体装置の製造方法、シミュレーション装置及びシミュレーションプログラム
US8268184B2 (en) 2010-06-29 2012-09-18 Tokyo Electron Limited Etch process for reducing silicon recess
US9117767B2 (en) * 2011-07-21 2015-08-25 Lam Research Corporation Negative ion control for dielectric etch
US8501630B2 (en) 2010-09-28 2013-08-06 Tokyo Electron Limited Selective etch process for silicon nitride
US9911836B2 (en) 2011-02-25 2018-03-06 Qorvo Us, Inc. Vertical ballast technology for power HBT device
US9897512B2 (en) * 2011-04-15 2018-02-20 Qorvo Us, Inc. Laminate variables measured electrically
US9031684B2 (en) * 2011-11-01 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-factor advanced process control method and system for integrated circuit fabrication
JP6549917B2 (ja) * 2015-06-26 2019-07-24 株式会社日立ハイテクノロジーズ プラズマ処理装置およびそのデータ解析装置
US10295979B2 (en) * 2015-09-15 2019-05-21 Applied Materials, Inc. Scheduling in manufacturing environments
JP6875224B2 (ja) * 2017-08-08 2021-05-19 株式会社日立ハイテク プラズマ処理装置及び半導体装置製造システム
JP2019046836A (ja) * 2017-08-30 2019-03-22 パナソニックＩｐマネジメント株式会社 生産システムおよび生産方法ならびに生産ライン管理装置
JP2019109980A (ja) * 2017-12-15 2019-07-04 株式会社日立ハイテクノロジーズ プラズマ処理装置
JP7291515B2 (ja) * 2019-03-27 2023-06-15 東京エレクトロン株式会社 基板処理システム、基板処理方法、記憶媒体及び基板処理システムの制御装置
CN112992637A (zh) * 2019-12-02 2021-06-18 Asm Ip私人控股有限公司 衬底支撑板、包括它的衬底处理设备以及衬底处理方法
CN111272458B (zh) * 2020-02-20 2022-01-04 台州市产品质量安全检测研究院 一种暖风烘干器测试系统和方法
CN113703411B (zh) * 2021-08-31 2022-08-30 亚洲硅业(青海)股份有限公司 多晶硅生长过程监测系统、方法及多晶硅生产系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3071299D1 (en) * 1979-07-31 1986-01-30 Fujitsu Ltd Dry etching of metal film
US5450205A (en) * 1993-05-28 1995-09-12 Massachusetts Institute Of Technology Apparatus and method for real-time measurement of thin film layer thickness and changes thereof
JPH07141005A (ja) * 1993-06-21 1995-06-02 Hitachi Ltd 半導体集積回路装置の製造方法および製造装置
US6004865A (en) * 1993-09-06 1999-12-21 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
US5576629A (en) * 1994-10-24 1996-11-19 Fourth State Technology, Inc. Plasma monitoring and control method and system
JPH118170A (ja) * 1997-06-13 1999-01-12 Canon Inc 半導体処理システムおよびデバイス製造方法
EP0932194A1 (en) * 1997-12-30 1999-07-28 International Business Machines Corporation Method and system for semiconductor wafer fabrication process real-time in-situ interactive supervision
US6081334A (en) * 1998-04-17 2000-06-27 Applied Materials, Inc Endpoint detection for semiconductor processes
KR100585684B1 (ko) * 1999-07-20 2006-06-02 엘지전자 주식회사 인버터 시스템의 전원전압 주파수에 따른 역률개선 및 팜 제어회로
US6424880B1 (en) * 1999-09-10 2002-07-23 Applied Materials, Inc. Multi-computer chamber control system, method and medium
JP2001308065A (ja) * 2000-04-19 2001-11-02 Nec Corp ドライエッチング装置およびドライエッチング方法
US6560506B2 (en) * 2000-12-04 2003-05-06 Advanced Micro Devices, Inc. Method and apparatus for control for semiconductor processing for reducing effects of environmental effects

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950788B1 (ko) * 2002-08-27 2010-04-02 가부시키가이샤 히다치 하이테크놀로지즈 시료처리장치 및 시료처리제어장치
KR101027183B1 (ko) * 2002-10-01 2011-04-05 도쿄엘렉트론가부시키가이샤 플라즈마 처리로부터 데이터를 분석하는 방법 및 시스템
KR100845990B1 (ko) * 2005-03-29 2008-07-11 도쿄엘렉트론가부시키가이샤 기판 처리 장치, 이력 정보 기록 방법, 이력 정보 기록프로그램, 및 이력 정보 기록 시스템
KR100835276B1 (ko) * 2006-10-23 2008-06-05 삼성전자주식회사 반도체 장비 제어 시스템 및 제어 방법
US7689315B2 (en) 2006-10-23 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor equipment control system and method

Also Published As

Publication number Publication date
US6842658B2 (en) 2005-01-11
JP2002231596A (ja) 2002-08-16
KR100702565B1 (ko) 2007-04-04
TW486738B (en) 2002-05-11
JP4213871B2 (ja) 2009-01-21
US20020103563A1 (en) 2002-08-01

Similar Documents

Publication Publication Date Title
KR100702565B1 (ko) 반도체 장치의 제조 방법 및 제조 시스템
US7341644B2 (en) Method for predicting consumption of consumable part, method for predicting deposited-film thickness, and plasma processor
JP5636486B2 (ja) 多層／多入力／多出力（ｍｌｍｉｍｏ）モデル及び当該モデルの使用方法
US8501499B2 (en) Adaptive recipe selector
US20150004721A1 (en) Plasma processing apparatus and plasma processing method
US20100081285A1 (en) Apparatus and Method for Improving Photoresist Properties
EP1733325A2 (en) Method and system for run-to-run control
WO2001088966A2 (en) Method of adjusting the thickness of an electrode in a plasma processing system
KR101066971B1 (ko) 시료의 에칭처리방법
US6553332B2 (en) Method for evaluating process chambers used for semiconductor manufacturing
JP2008034877A (ja) 半導体装置の製造方法および製造システム
JP5853087B2 (ja) プラズマ処理方法
JP4869551B2 (ja) プロセス制御システム及びプロセス制御方法
US20040221869A1 (en) Method of removing PECVD residues of fluorinated plasma using in-situ H2 plasma
JP2007088497A (ja) プロセス制御システム、プロセス制御方法およびプロセス処理装置
JP4745273B2 (ja) 半導体装置の製造方法及び半導体製造装置
US6939433B2 (en) Sample processing apparatus and sample processing system
US7354778B2 (en) Method for determining the end point for a cleaning etching process
US7110845B2 (en) Method for managing semiconductor manufacturing equipment and system for managing semiconductor manufacturing line
JP4520820B2 (ja) 試料処理装置及び試料処理システム
US20230081862A1 (en) Focus Ring Regeneration
KR100950788B1 (ko) 시료처리장치 및 시료처리제어장치
Smith et al. Optimizing chamber cleans for better film deposition performance
Hannah Diagnostic and statistical modelling techniques applied to an aluminium plasma etch process
Cho Real-time in-situ chemical sensing in aluminum gallium nitride/gallium nitride metal-organic chemical vapor deposition processes for advanced process control

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee