KR20020052960A

KR20020052960A - 반도체장치의 제조방법 및 반도체장치의 설계방법

Info

Publication number: KR20020052960A
Application number: KR1020010082825A
Authority: KR
Inventors: 오타노리유키; 가쓰키노부유키
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 2000-12-26
Filing date: 2001-12-21
Publication date: 2002-07-04
Also published as: GB2374460A; JP2002198419A; KR100430377B1; TW519718B; GB0130923D0; US20020168833A1; US6583027B2

Abstract

복수개의 트렌치(12)에 의하여 구획된 더미패턴(13)이 소자분리영역(11) 내에 배열되고, CMP에 의하여 평탄화를 수행하는 경우, 주변영역(10)의 수평돌출면적에 대하여 피연마막의 철부가 가지는 총 상면 면적의 비(주변영역(10)에 있어서 피연마막의 점유밀도)에 기초하여, 복수의 더미패턴(13)이 가지는 상면 면적(上面面積)과 복수의 트렌치(12)가 가지는 폭이 설정됨으로써, 디싱과 침식이 억제될 수 있어서 높은 평탄성이 실현될 수 있다.

Description

반도체장치의 제조방법 및 반도체장치의 설계방법{Manufacturing method of semiconductor device and designing method of semiconductor device}

본 발명은 연마된 표면에 대하여 우수한 평탄성을 얻을 수 있는 화학적기계적연마를 제공하는 반도체장치의 제조방법과 설계방법에 관한 것으로, 보다 상세하게는, 매입된 트렌치 구조를 제조하는 방법에 관한 것이다.

반도체장치에서 고집적화를 달성하기 위하여, LOCOS(Local Oxidation of Silicon)법과 같은 종래의 방법이 종종 소자분리영역을 형성할 때 이용된다. 그러나, 그러한 방법은 소자들 사이에 만족스러운 전기적 절연을 달성할 수 없는 예들이 알려져 있다. LOCOS법을 대신하여 소자분리영역을 제조하는 방법으로서, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation; 이하 STI라 한다.)법이 실용화되고 있다.

STI에 있어서, 트렌치가 반도체기판에 형성된 후, 절연막이 트렌치를 매입(埋入)하도록 성장된다. 그 후, 화학적기계적연마(이하, CMP라 한다.)법에 의하여, 트렌치의 내부를 제외한 영역에 존재하는 절연물질막이 제거됨으로써, 절연물질로 채워져 매입된 트렌치구조가 제조된다.

도 6은 복수의 트렌치들에 의하여 구획된 메모리셀형성영역(77)이 제공된 메모리셀영역(75)과 소자분리영역(71)에 의하여 구획된 인접한 소자형성영역(74)이 제공된 주변영역(70)이 배설된 레이아웃의 예를 나타낸다. 또한, 도 7D는 도 6에 나타낸 그러한 레이아웃을 가지는 반도체장치를 제조하는 방법을 나타낸다. 먼저, 도 7a에 나타낸 바와 같이, 넓은 폭을 가진 트렌치(79)가 소자분리영역(71) 상에 형성된다. 다음, 도 7b에 나타낸 바와 같이, 피연마막(被硏磨膜; 78)이 절연물질로부터 성장되어 트렌치(79)를 충진한다. 트렌치(79)의 내부를 제외한 영역에 존재하는 피연마막은 그 후에 CMP에 의하여 제거됨으로써, 큰 폭을 가지고 매입된 트렌치구조으로 이루어진 (절연막으로 충진된)소자분리영역이 형성된다.

그러나, 도 6에 나타낸 레이아웃의 경우, 피연마막(78)의 성장이 완성되고 CMP가 시작될 때, 비록 메모리셀영역(75)에서 피연마막이 큰 면적을 가진 연마패드와 접촉하더라도, 주변영역(70)에서 피연마막과 연마패드 사이의 접촉면적은 좁다. 피연마막의 큰 면적이 연마패드와 접촉하는 부분에서는 연마속도가 느리고, 작은 면적이 접촉하는 부분에서는 연마속도가 빠르기 때문에, 연마속도들 사이의 차이로 인하여 상당한 연마 편차가 일어난다. 이 때문에, 도 7c에 나타낸 바와 같이, CMP의 완성 후, 디싱(dishing)과 침식 등이 기판의 표면상에 남겨져 만족할 만한 평탄성을 얻지 못한다. 여기서 사용되는 디싱이란 트렌치 내의 절연물질이 연마되어버려 트렌치 내의 절연물질의 중앙부분이 잠식된 상태를 말한다. 한편, 여기서 사용되는 침식이란 전영역에 대한 연마가 과도하게 진행되어 전영역의 표면이 잠식된 상태를 말한다.

이러한 부작용을 피하기 위하여, 다양한 검토가 지금까지 이루어졌으며, 예를 들면, 소자형성영역 내의 더미패턴의 형성이 제안되었다.

예를 들면, 일본 특허공개공보 제107028/1997호에는, 트랜지스터의 성능에 영향을 미치지 않는 범위 내에서 넓은 트렌치를 가지는 필드영역의 셀부위에 형성된 패턴과 동일한 더미패턴과 같은 레이아웃을 설정하고, 더미패턴의 주부분(主部分)의 높이를 CMP하기 직전의 셀부위 높이와 같게 함으로써, 디싱이 방지될 수 있다는 것이 개시되어 있다. 그러나, 이 공보에 개시된 방법은, 셀부위 내의 패턴이 미세하게 형성되기 때문에, 당해 패턴과 동일한 더미패턴을 필드영역 내에 삽입함으로써 레티클(reticle) 제조시에 데이터량이 상당히 증가하게 되어, 매우 실용적이지 못하다.

또한, 일본 특허공개공보 제107028/1997호에는, 더미패턴이 셀영역의 패턴과 동일하지 않고 CMP의 관점으로부터 셀부위와 더미패턴부위 사이의 단차(斷差)를 감소시킬 수 있는 라인/스페이스패턴을 포함하는 경우가 개시되어 있다. 그럼에도 불구하고, 여기서, 더미패턴이 셀영역에 패턴과 동일하지 않은 경우 더미패턴을 설정하는 방법에 대하여 구체적으로 개시하고 있지 않다.

또한, 일본 특허공개공보 제92921/1998호에는, 제2 영역에 더미구조의 패턴을 형성함으로써, 제2 영역의 연마속도를 제1 영역의 연마속도와 거의 동일하도록 조정하여, 디싱의 발생을 방지한다. 특히, 점유밀도가 제1 영역의 전표면적에 대하여 제1 영역내의 더미패턴에 의하여 점유되는 면적비라고 정의된다. 또한, 더미구조의 점유밀도가 제2 영역 내에 존재하는 구조의 밀도와 잘 일치하도록 조정되어 야 하며, 바람직하게는 5 내지 40%라고 개시되어 있다.

사실, 이 공보에 의하면, 도 8에 나타낸 바와 같이, 복수의 트렌치(82)들에 의하여 구획된 복수의 더미패턴(83)들이 소자분리영역(81)에서 형성될 때, 더미패턴들은 주변영역(80)의 수평돌출면적에 대한 복수의 더미패턴(83)들의 상면 면적의 총합 비(이하, 더미패턴의 점유밀도라고 한다.)에 기초하여 설계되는 것이 제안된다. 이러한 설계방법은, 더미패턴의 점유밀도를 적당한 범위내로 설정함으로써 데이터량이 부당하게 증가하는 것을 방지하면서, 메모리셀영역(85)과 다른 점유밀도를 가진 더미패턴(83)들을 제조할 수 있기 때문에, 디싱과 부식을 억제할 수 있다.

그러나, 전술한 점유밀도를 가진 더미패턴들이 소자분리영역에서 형성되더라도 기판표면이 만족할 만한 평탄성을 가질 수 없는 예가 있다.

그러한 상태를 도 9를 참조하면서 설명한다. 먼저, 도 9a에 나타낸 바와 같이, 복수의 제1 트렌치(82)에 의하여 구획된 더미패턴(83)들은 주변영역(80) 내에 있는 소자분리영역(81) 내에서 제조된다. 이 때, 메모리셀영역(87)들과 인접한 소자형성영역(84)의 각 패턴들이 갖는 점유밀도를 고려하면, 더미패턴(83)들의 점유밀도는 데이터량의 결과적인 증가를 억제될 수 있는 범위내로 소정의 값을 가지도록 제조된다. 또한, 필요하면, 더미패턴(83)들의 점유밀도는 메모리셀형성영역(87)들의 점유밀도와 다를 수 있다.

다음, 도 9b에 나타낸 바와 같이, 피연마막(88)이 절연물질에 의하여 형성되어 제1 트렌치(82)와 제2 트렌치(86)를 충진한다. 그러나, 피연마막(88)은 형성시에 더미패턴(83)의 상면에서 뿐만 아니라 제1 트렌치의 측벽상에서도 성장하기 때문에, 더미패턴(83) 상에 놓이도록 증착된 각각의 막은 수평으로 확장되어 아래에 있는 더미패턴들의 상면보다 넓은 면적을 피복한다. 따라서, 더미패턴(83)의 점유밀도가 소정의 값을 가지더라도, 피연마막의 상승부(철부)에 대한 총 윗면적(상면 면적)이 주변영역(80)을 점유하는 비(이하, 피연마막의 점유밀도라고 한다.)는 더미패턴(83)들의 점유밀도와 다르게 된다.

그 결과, CMP가 시작될 때, CMP의 연마패드와 접촉하게 되는 피연마막의 점유밀도는 더미패턴의 점유밀도와 다르게 되기 때문에, 더미패턴들의 점유밀도를 통하여 CMP 내의 각 영역에 대한 연마속도 및 영역들 사이의 연마속도비와 같은 연마거동을 제어하기 어렵게 된다. 따라서, 소정의 점유밀도를 가진 더미패턴(83)들이 소자분리영역(81)에 형성되더라도, 도 9c에 나타낸 바와 같이, CMP가 끝날 무렵 디싱과 침식의 발생으로 인하여 기판의 표면상에 만족할 평탄성을 얻지 못할 수도 있다.

소자분리영역에서 더미패턴을 형성함으로써 CMP의 평탄성을 향상시키기 위한 다양한 검토에도 불구하고, 전술한 바와 같이 아직도 개선되어야 할 여지가 남아 있다.

본 발명의 목적은 소자분리영역에 형성되는 더미패턴을 설계하는 새로운 방법을 제공함으로써, CMP의 디싱과 침식을 억제하여 높은 평탄성을 얻을 수 있도록 하는 것이다.

도 1은 본 발명에 따른 반도체기판 상에 소자의 레이아웃을 설명하기 위한 개략적인 평면도;

도 2는 본 발명에 따른 반도체기판의 제조방법에 대한 공정을 설명하기 위한 일련의 개략적인 단면도;

도 3은 본 발명에 따른 더미패턴을 설명하기 위한 개략적인 평면도 및 개략적인 단면도;

도 4는 더미패턴의 평면구성을 설명하기 위한 개략적인 평면도;

도 5는 CMP의 연마방법을 설명하기 위한 개략적인 도면;

도 6은 종래 반도체장치를 설명하기 위한 개략적인 평면도;

도 7은 종래 반도체기판의 제조방법에 대한 공정을 설명하기 위한 일련의 개략적인 단면도;

도 8은 다른 종래의 반도체장치를 설명하기 위한 개략적인 평면도; 및

도 9는 종래 반도체기판의 제조방법에 대한 공정을 설명하기 위한 일련의 개략적인 단면도이다.

*도면의 주요부분에 대한 부호의 설명

10:제1 영역

11:소자분리영역

12:제1 트렌치

13:더미패턴

14:제1 소자형성영역

15:제2 영역

16:제2 트렌치

17:제2 소자형성영역

상기 문제점을 해결하기 위하여, 본 발명은 반도체기판상의 제1 영역에 복수개의 제1 트렌치를 형성하며, 복수개의 상기 제1 트렌치에 의하여 구획되는 복수개의 더미패턴을 형성하는 단계;

복수개의 상기 더미패턴상에 철부(凸部)를 제공하고 복수개의 상기 제1 트렌치상에 요부(凹部)를 제공하도록 상기 제1 영역상에 적어도 피연마막을 형성하는 단계; 및

복수개의 상기 제1 트렌치 내부에 상기 피연마막이 잔존하도록 연마에 의하여 복수개의 상기 더미패턴상에 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 제1 영역의 수평돌출면적에 대하여 상기 피연마막의 철부가 가지는 총 상면 면적(上面面積)의 비에 기초하여 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법을 제공한다.

또한, 본 발명은 메모리셀영역 및 소자분리영역에 의하여 구획된 주변소자형성영역을 가지는 주변영역을 포함하며:

상기 소자분리영역 및 상기 메모리셀영역에서, 복수개의 제1 트렌치에 의하여 구획된 복수개의 더미패턴 및 복수개의 상기 제1 트렌치보다 폭이 좁은 복수개의 제2 트렌치에 의하여 구획된 복수개의 메모리셀형성영역을 각각 형성하는 단계;

상기 주변소자형성영역 뿐만 아니라 복수개의 상기 더미패턴상에 철부를 제공하며, 복수개의 상기 제1 트렌치상에 요부를 제공하도록 상기 주변영역 및 상기 메모리셀영역상에 피연마막을 형성하는 단계; 및

복수개의 상기 제2 트렌치의 내부뿐만 아니라 복수개의 상기 제1 트렌치의 내부에서 상기 피연마막이 잔존하도록 연마에 의하여 상기 주변영역 및 상기 메모리셀영역 상에 놓여 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 주변영역의 수평돌출면적에 대한 복수개의 더미패턴상에 있는 상기 피연마막의 철부와 상기 주변소자형성영역상에 있는 상기 피연마막의 철부의 총 상면 면적의 비에 기초하여, 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법을 제공한다.

또한, 본 발명은 반도체기판상의 제1 영역에 복수개의 제1 트렌치를 형성하며, 복수개의 상기 제1 트렌치에 의하여 구획된 복수개의 더미패턴을 형성하는 단계;

복수개의 상기 더미패턴상에 철부를 제공하며 복수개의 상기 제1 트렌치상에 요부를 제공하도록 상기 제1 영역상에 적어도 피연마막을 형성하는 단계; 및

상기 피연마막이 복수개의 상기 제1 트렌치내에 잔존하도록 연마에 의하여 복수개의 상기 더미패턴상에 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 제1 영역의 수평돌출면적에 대한 상기 피연마막의 철부의 총 상면 면적의 비에 기초하여, 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법을 제공한다.

상기 방법에 있어서, 더미패턴의 점유밀도 뿐만 아니라 피연마막의 점유밀도에 대하여 연마시 피연마막의 실제 형상도 고려하여, 더미패턴을 설계한다. 이렇게 하여,

CMP시에 각 영역의 연마속도 및 영역들 사이의 연마속도비와 같은 연마거동을 높은 정확도로 제어할 수 있게 되어 디싱과 침식이 CMP시에 발생되는 것을 방지할 수 있게 된다. 따라서, CMP의 종료 후, 매우 평탄한 연마표면을 실현시킬 수 있다.

여기서 이용되는 큰 폭의 트렌치는 반도체기판의 단면에서 보았을 때 트렌치형상을 말하며, 평면형상으로는 큰 수평돌출영역(수평돌출면적)을 가진 트렌치를 구비한다.

전술한 바와 같이, 복수의 트렌치에 의하여 구획된 더미패턴이 소자분리영역 내에서 배열된 반도체기판상에 피연마막이 형성되고 그 위에 CMP에 의하여 평탄화가 수행되는 경우, 제1 영역의 수평돌출면적에 대한 피연마막의 철부가 가지는 총 상면 면적의 비에 기초하여, 복수의 더미패턴이 가지는 상면 면적(上面面積)과 복수의 트렌치가 가지는 폭이 설정됨으로써, 디싱과 침식이 억제될 수 있어서 높은 평탄성이 실현될 수 있다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명에 따라 제조된 반도체장치의 소자 레이아웃의 예를 나타낸다. 메모리셀(제2 영역; 15)에는, 소자분리영역으로 되는 복수의 제2 트렌치(16)들이 형성되며, 이러한 복수의 제2 트렌치(16)들에 의하여 구획된 채 메모리셀형성영역(제2 소자형성영역; 17)들이 형성된다. 또한, 제2 영역을 제외한 다른 영역인 주변영역(제1 영역; 10)에는, 복수의 주변소자형성영역(제1 소자형성영역; 14)이 소자분리영역(11)에 의하여 구획된 채 배설된다. 또한, 복수의 제1 트렌치(12)들에 의하여 구획된 소자분리영역(11)에는, 복수의 더미패턴들이 형성된다.

도 2는 도 1에 나타낸 그러한 레이아웃을 가진 반도체장치의 제조방법에 대한 공정을 설명하기 위한 것이다.

먼저, 도 2a에 나타낸 바와 같이, 복수의 제1 트렌치(202)들에 의하여 구획된 채, 복수의 더미패턴(203)들이 제1 영역(200)의 소자분리영역(201) 내에 제조된다. 여기서, 더미패턴(203)의 점유밀도를 고려하는 외에, 피연마막의 형성이 완성될 때 피연마막(208)의 철부(凸部; 209)가 소정의 값을 가지도록 복수의 더미패턴(203)들의 상면 면적과 복수의 제1 트렌치(202)들의 폭이 결정된다.

다음, 도 2b에 나타낸 바와 같이, 복수의 더미패턴(203) 상에 철부(209)가 형성되고 복수의 제1 트렌치(202) 상에 요부(凹部; 210)가 형성되도록 피연마막(208)이 절연물질로 형성되어 절연물질로 제1 트렌치(202)를 충진한다. 이 때, 피연마막(208)이 더미패턴(203)과 제2 소자형성영역(메모리셀형성영역; 207)의 상면 뿐만 아니라 제1 트렌치(202)와 제2 트렌치(206)의 안측에 있는 측벽상에도 형성되기 때문에, 더미패턴(203)과 제2 소자형성영역(메모리셀형성영역; 207) 상의 각 증착막은 수평으로 확장되어 아래에 있는 그것들의 상면보다 넓은 면적을 피복하게 된다. 따라서, 더미패턴상에 놓인 피연마막의 철부(209)의 상면 면적은 더미패턴의 상면 면적보다 크게 된다.

또한, 제2 영역(메모리셀영역; 205)에는, 제2 트렌치(206)의 폭이 제1 트렌치(202)의 폭보다 좁기 때문에, 인접한 더미패턴들 상에 놓인 피연마막의 확장부분은 제2 트렌치(206) 상에서 서로 접촉하게 되어 제2 영역상의 피연마막(212)의 상면이 거의 평탄하게 된다. 따라서, 제2 영역(메모리셀영역; 205)에는, 피연마막(212)이 갖는 철부의 상면 면적이 제2 영역(메모리셀영역; 205)을 점유하는 비(점유밀도)가 실제 100%로 고려될 수 있다.

지금, 본 발명에 있어서, 제1 영역(주변영역; 200)의 더미패턴(203)이 갖는 점유밀도를 고려하는 외에 제1 영역(주변영역; 200)의 더미패턴(203) 상에 있는 피연마막의 철부(209)의 점유밀도가 소정의 값을 갖도록 더미패턴(203)이 설계된다. 간단히 말하면, 제1 영역(주변영역; 200)에 있는 피연마막의 점유밀도와 제2 영역(메모리셀영역; 205)에 있는 피연마막의 점유밀도 사이의 차가 작아지게 되도록 더미패턴(203)이 설계된다.

이렇게 하여, CMP가 시작될 때 CMP의 연마패드가 접촉하는 제2 영역(메모리셀영역; 205)상의 피연마막의 면적과 CMP의 연마패드가 접촉하는 제1 영역(주변영역; 200)상의 피연마막의 면적 사이의 차가 작게 될 수 있다.

따라서, 높은 정확도로 CMP에 있어서 각 영역의 연마속도 및 영역들 사이의 연마속도의 비와 같은 연마거동을 제어할 수 있게 되며, 제1 영역(주변영역)과 제2 영역(메모리셀영역) 사이의 연마편차를 억제할 수 있게 되어, CMP가 완성될 때 기판의 표면상에 디싱이나 침식 등이 나타나는 것을 방지할 수 있다. 그 결과, 도 2c에 나타낸 바와 같이 높은 평탄성을 얻을 수 있다.

또한, 제1 소자형성영역(주변소자형성영역; 204) 상에 피연마막의 철부(211)도 형성된다는 점을 고려하면, 제1 영역(주변영역; 200)의 수평돌출면적에 대한 제1 소자형성영역(주변소자형성영역)상의 피연마막철부(211) 뿐만 아니라 복수의 더미패턴상의 피연마막철부(209)가 갖는 상면 면적의 총합비가 소정의 값을 갖도록 복수의 더미패턴(203)의 상면 면적과 복수의 제1 트렌치(202)의 폭을 결정하는 것이 바람직하다.

이 때, 제1 소자형성영역(주변소자형성영역)상의 피연마막철부(211) 뿐만 아니라 복수의 더미패턴상의 피연마막철부(209)가 가지는 상면의 총합이 제1 소자형성영역(주변소자형성영역; 204) 뿐만 아니라 복수의 더미패턴(203)이 갖는 상면 면적의 총합보다 크다.

더미패턴의 상면 면적과 제1 트렌치의 폭을 설계하는 방법을 이하에서 상세히 설명한다.

(실시예)

주변영역의 소자분리영역에는, 복수의 제1 트렌치(32)에 의하여 구획된 상태에서 복수의 더미패턴(31)이 도 3a에 나타낸 바와 같이 형성된다. 도 3b는 도 3a의 AA선에 대한 단면도이다. 모든 더미패턴은 길이가 각각 Xd와 Yd인 직사각형의 평면모양이며, 상면 면적은 Ad=Xd×Yd이다. 또한, 모든 제1 트렌치의 평면모양은 폭이 Xs와 Ys인 L자형이다.

여기서, 주변영역의 수평돌출면적에 대한 복수의 더미패턴(31)의 상면 면적과 주변소자형성영역의 상면 면적의 총합의 비(주변영역의 점유밀도)를 P(%)로 나타낼 때, P(%)는 복수의 더미패턴(31)의 상면 면적의 총합이 주변영역의 수평돌출면적을 점유하는 비(더미패턴의 점유밀도)와 주변소자형성영역의 상면 면적의 총합이 주변영역의 수평돌출면적을 점유하는 비(주변소자형성영역의 점유밀도)의 총합이며, 따라서, P(%)는 P(%)=(더미패턴의 점유밀도)+(주변소자형성영역의 점유밀도)로 나타낼 수 있다.

또한, (더미패턴의 점유밀도)는 100×(복수의 더미패턴의 상면 면적의 총합)/(주변영역의 수평돌출면적)이고, (주변영역의 수평돌출면적)는 (소자분리영역의 수평돌출면적)/[1-(주변소자형성영역의 점유밀도)/100]이므로,

P(%)=100×[1-(주변소자형성영역의 점유밀도)/100]×(복수의 더미패턴의 상면 면적의 총합)/(소자분리영역의 수평돌출면적)+(주변소자형성영역의 점유밀도)이다.

따라서, 더미패턴이 도 3a와 도 3b에 나타낸 바와 같은 모양을 가지는 경우,

P(%)=100×[1-(주변소자형성영역의 점유밀도)/100]×(Xd×Yd)/[(Xd+Xs)×(Yd+Ys)]+(주변소자형성영역의 점유밀도)이다(식(1)).

또한, 본 발명에 의하면, 더미패턴의 상면 면적과 더미패턴을 구획하는 트렌치의 폭이 설계되는 경우, 더미패턴의 점유밀도와 주변소자형성영역의 점유밀도 뿐만 아니라 도 3c에 나타낸 바와 같이 형성된 피연마막(33)에 있어서, 연마초기의 피연마막이 갖는 점유밀도를 고려한다.

도 3c의 경우, 피연마막(33)이 더미패턴(31)의 상면(34)에 수직한 방향으로막두께 T를 가지도록 형성되며, 이 때, 피연마막은 제1 트렌치(32) 내의 측벽(35)에 수직한 방향으로 두께 CㆍT로 성장된다. 그 결과, 피연마막(33)의 증착은 아래에 있는 더미패턴(31)의 상면(34)에 대하여 수평방향으로 δ만큼 연장(확장)된다. 또한, 커버리지(coverage)로 언급되는 C는 증착방향의 막두께에 대하여 피연마막의 증착방향에 수직한 방향의 막두께의 양을 말한다.

한편, 주변영역의 수평돌출면적에 대하여 복수의 더미패턴상의 피연마막철부의 상면 면적과 주변소자형성영역상의 피연마막철부의 상면 면적의 총합의 비(주변영역의 피연마막이 갖는 점유밀도)를 Q(%)로 나타낼 때, Q(%)는 복수의 더미패턴상에 있는 피연마막철부의 총 윗면적이 주변영역의 수평돌출면적을 점유하는 비(더미패턴상에 있는 피연마막의 점유밀도)와 주변소자형성영역상에 있는 피연마막철부의 총 윗면적이 주변영역의 수평돌출면적을 점유하는 비(주변소자형성영역상의 피연마막이 갖는 점유밀도)의 합이며, 따라서, Q(%)는 Q(%)=(더미패턴상의 피연마막이 갖는 점유밀도)+(주변소자형성영역상의 피연마막이 갖는 점유밀도)로 나타낼 수 있다.

또한, (더미패턴상에 있는 피연마막의 점유밀도)는 100×(복수의 더미패턴상에 있는 피연마막철부의 총 윗면적)/(주변영역의 수평돌출면적)이므로, P(%)와 마찬가지로, Q(%)는

Q(%)=100×[1-(주변소자형성영역의 점유밀도)/100]×(복수의 더미패턴상에 있는 피연마막철부의 총 윗면적)/(소자분리영역의 수평돌출면적)+(주변소자형성영역상에 있는 피연마막의 점유밀도)로 된다.

따라서, 피연마막은 도 3c에 나타낸 바와 같은 형상을 가지는 경우,

Q(%)=100×[1-(주변소자형성영역의 점유밀도)/100]×(Xd+2δ)×(Yd+2δ)/[(Xd+Xs)×(Yd+Ys)]+(주변소자형성영역상에 있는 피연마막의 점유밀도)이다.

또한, 일반적으로 δ는 δ=C×T로 고려될 수 있기 때문에, Q(%)는

Q(%)=100×[1-(주변소자형성영역의 점유밀도)/100]×(Xd+2CㆍT)×(Yd+2CㆍT)/[(Xd+Xs)×(Yd+Ys)]+(주변소자형성영역상에 있는 피연마막의 점유밀도)로 표현될 수 있다(식(2)).

여기서, 메모리셀을 구획하는 제2 트렌치의 폭은 0.1 내지 0.5㎛로 설정되며, 주변소자형성영역의 점유밀도는 10%로 설정된다. 피연마막의 막두께 T와 커버리지 C는 0.6㎛와 80%로 각각 설정되며, 주변소자형성영역상에 있는 피연마막의 점유밀도는 12%로 설정된다.

또한, 일예로서, P(%)는 54%로 한다. 또한, Q(%)는 메모리셀상에 있는 피연마막의 점유밀도와 주변영역상에 있는 피연마막의 점유밀도 사이의 차이가 작도록 그러한 소정의 값을 갖는다. 여기서, Q(%)는 소정의 값으로서 70%로 한다. 이러한 대입에 의하여, 식(1)과 식(2)는

0.54=0.9×(Xd×Yd)/[(Xd+Xs)×(Yd+Ys)]+0.1 (식(3))

0.70=0.9×(Xd+0.96)×(Yd+0.96)/[(Xd+Xs)×(Yd+Ys)]+0.12 (식(4))로 각각 된다.

더미패턴의 평면형상이 정사각형인 경우, 식(3)과 식(4)를 풀 때, Xd=Yd=6㎛와 Xs=Ys=3㎛로 얻어진다. 즉, 한 변이 6㎛인 정사각형의 더미패턴이 3㎛의 간격으로 형성되는 소자분리영역에 대한 레이아웃이 설계된다.

(비교예)

실시예와 동일한 메모리셀영역과 주변소자형성영역의 레이아웃을 가진 반도체기판에 있어서, 한 변의 길이가 28㎛인 정사각형의 더미패턴이 소자분리영역에서 주변영역의 점유밀도(P%)가 실시예와 동일하게 54%로 되도록 12㎛(Xd=Yd=28㎛, Xs=Ys=12㎛)의 간격으로 형성된다.

(실시예와 비교예의 대비)

도 5는, 각각 연마정지막이 제공되고 연마처리를 받는 상기 실시예나 비교예 중의 어느 하나에 의하여 설계된 더미패턴을 가진 반도체기판에 대하여, 연마정지막이 노출되기 전후 연마에 의하여 제거된 막부분의 두께의 변화를 시간에 따라 나타낸다. 도 5에 있어서, 실선은 개략적으로 메모리셀영역에서 CMP의 진행을 나타내며; 이점쇄선은 더미패턴이 없는 주변영역에서 CMP의 진행을 나타내며; 점선은 실시예와 비교예에서 나타낸 더미패턴을 가진 주변영역에서 CMP의 진행을 나타낸다. CMP가 진행함에 따라, 피연마막의 제거된 부분의 두께는 증가한다. 연마정지막이 노출된 후, CMP는 필요에 따라 소정의 시간 동안 행해지며, 그 후 연마는 종료된다.

연마정지막을 노출시키기 전의 CMP에 있어서, 주변영역상에 있는 피연마막의 점유밀도가 메모리셀상에 있는 피연마막의 점유밀도와 동일하거나 그보다 작기 때문에, 주변영역의 연마속도는 메모리셀영역의 연마속도와 동일하거나 그보다 높게된다. 또한, 연마정지막을 노출시킨 후의 CMP에 있어서, 주변영역상의 점유밀도가 메모리셀상의 점유밀도와 동일하거나 그보다 작기 때문에, 주변영역의 연마속도도 메모리셀영역의 연마속도와 동일하거나 그보다 높게 된다.

여기서, 더미패턴이 주변영역의 소자분리영역에서 형성되는 경우, 도 5에서 이점쇄선으로부터 점선으로 변하는 것으로 나타낸 바와 같이, 주변영역상에 있는 피연마막의 점유밀도 뿐만 아니라 주변영역의 점유밀도도 증가하여 연마정지막이 노출되기 전후에 있어서 주변영역의 연마속도가 감소된다.

다음, 실시예와 비교예에서 설명된 더미패턴이 각각 형성되는 두 경우들 사이에 대한 비교를 이하에서 설명한다. 두 경우에 있어서 더미패턴에 대한 점유밀도들이 동일하기 때문에, 연마정지막을 노출시킨 후 주변영역에서의 연마속도는 거의 동일하게 된다. 이에 반하여, 연마를 시작할 무렵, 주변영역상에 있는 피연마막의 점유밀도는 실시예가 비교예보다 크며 메모리셀영역상에 있는 피연마막의 점유밀도에 다소 가깝다. 따라서, 더미패턴을 실시예와 같이 설계함으로써, CMP의 주변영역과 메모리셀영역들 사이의 편차가 억제될 수 있다. 그 결과, CMP가 완료될 때, 기판표면은 높은 평탄성을 얻을 수 있다.

이와 반대로, 비교예의 경우, 더미패턴의 설계시 주변영역에서 피연마막의 점유밀도Q(%)가 전혀 고려되지 않는다. 따라서, 실시예의 Q(%)가 70%로 설정되는 반면, Xd=Yd=28㎛, Xs=Ys=12㎛를 식(2)에 대입함으로써 얻어진 비교예의 Q=59%로 된다. 그 결과, 비교예에 있어서, 주변영역상에 있는 피연마막의 점유밀도는 메모리셀영역상에 있는 피연마막의 점유밀도보다 작게되기 때문에, 이 영역들 사이의편차가 상당히 커지게 되어 CMP가 완성될 때 연마표면이 만족스러운 평탄성을 가지지 못한다.

또한, 상기 영역에서 연마가 끝날 때 총 연마량은 메모리셀영역, 실시예의 더미패턴이 형성된 주변영역, 비교예의 더미패턴이 형성된 주변영역 및 더미패턴이 형성되지 않은 주변영역의 순서대로 증가한다. 따라서, 연마가 완료될 때, 주변영역과 메모리셀영역 사이의 연마량(도 5의 Δ)의 차이는 실시예의 더미패턴이 형성된 경우, 비교예의 더미패턴이 형성된 경우, 및 더미패턴이 형성되지 않은 경우의 순서대로 증가한다.

이 때, 주변영역과 메모리셀영역 사이의 연마편차를 억제하기 위하여, Δ를 가능한 작게 하는 것이 바람직하다. 특히, Δ가 피연마막이 가지는 막두께의 10%보다 크지 않게 하는 것이 바람직하며, 보다 바람직하게는 피연마막이 가지는 막두께의 5%보다 크지 않게 하는 것이다. 주변영역과 메모리셀영역 사이에서 연마량의 차이가 피연마막이 가지는 막두께의 10%보다 크지 않으면, CMP를 완료한 후 비평탄성은 증착정확도의 10% 이내로 유지되어, 그 때의 평탄성은 만족스러울 정도로 높게 되는 것을 나타낸다.

예를 들면, 두께가 600nm이고 도핑되지 않은 실리콘유리(이하, NSG라고 한다.)가 피연마막으로 제조되는 경우, Δ는 더미패턴이 없을 때 150nm가 된다. 이에 반하여, 비교예의 경우, Δ는 65nm가 된다. 그러나, NSG의 막두께가 600nm인 경우, Δ는 바람직하게 60nm보다 크지 않으며, 보다 바람직하게 30nm보다 크지 않다. 실시예의 경우, Δ는 25nm로 되어 우수한 평탄성을 제공한다.

전술한 설명은, CMP의 종료시 만족스러울 정도로 평탄한 연마표면을 얻기 위하여, 더미패턴을 설계할 때, 주변영역의 점유밀도 뿐만 아니라 주변영역상에 있는 피연마막의 점유밀도를 고려할 필요가 있다.

또한, 주변영역에 있는 피연마막의 점유밀도를 높게 설정하는 것이 일반적으로 바람직하다. 그 이유는 피연마막의 점유밀도를 증가시킴에 따라, 주변영역에서 연마되는 피연마막의 수평돌출영역부분이 증가하여, 이 영역의 연마속도가 감소된다는 사실에 기인한다. 따라서, 디싱과 침식 등이 주변영역에서 발생되는 것이 방지될 수 있어 매우 평탄하게 연마된 면이 CMP의 종료시에 실현될 수 있다. 이러한 관점에서, 주변영역에 있는 피연마막의 점유밀도는 바람직하게는 60% 이상 설정되는 것이 좋으며, 보다 바람직하게는 65% 이상 설정되는 것이 좋으며, 보다 더 바람직하게는 70% 이상 설정되는 것이 좋다.

또한, 주변영역에 있는 피연마막의 점유밀도가 증가함에 따라, 주변영역에 있는 피연마막의 수평돌출면적이 메모리셀영역의 점유밀도에 가까워져 연마편차가 억제된다.

또한, 메모리셀형성영역을 구획하는 제2 트렌치의 폭이 0.1 내지 0.5㎛정도로 충분히 협소한 경우, 제2 트렌치상에서 피연마막의 확장부분이 서로 접촉하게 되기 때문에 메모리셀영역상에 있는 피연마막의 상면이 거의 평탄하게 되어 메모리셀영역상에 있는 피연마막의 점유밀도가 거의 100%가 된다. 이러한 상황하에서, 주변영역상에 있는 피연마막의 점유밀도가 충분히 큰 경우, 예를 들면 80% 이상인 경우, 반도체기판이 거이 피연마막으로 피복되는 상태를 실현할 수 있다.

그러한 경우, 큰 표면적을 가진 의사피연마층(pseudo layer for polishing)이 반도체기판상에 형성되는 것이 고려될 수 있다. CMP가 그러한 조건하에서 수행될 때, 트렌치 등이 형성되지 않은 평탄한 반도체기판상에 균일하게 형성되는 피연마층에 연마가 적용되는 상태에 매우 가깝게 된다. 그 결과, CMP가 영역들 사이에 있어서 연마속도의 편차가 억제되는 CMP를 수행할 수 있으며, 디싱과 침식과 같은 부작용을 피할 수 있다.

또한, 전술한 모드에서 더미패턴의 평면형상을 직사각형과 정사각형으로 예로 나타내었지만, 더미패턴의 평면형상은 특별히 제한되지 않으며, 도 4a에 나타낸 바와 같이, 원형이나 타원형 등의 형상일 수도 있다는 것이 이해될 수 있다. 또한, 도 4b에 나타낸 바와 같이 다른 평면형상을 함께 가진 더미패턴을 형성할 수도 있다.

또한, 더미패턴의 설계가 주변영역상에 있는 피연마막의 점유밀도 뿐만 아니라 주변영역의 점유밀도를 고려하여 이루어지는 한, 더미패턴을 구획하는 트렌치의 폭은 특별히 제한되지 않는다. 그러나, 그 폭은 바람직하게는 1㎛ 이상으로 설정되는 것이 좋으며, 보다 바람직하게는 2㎛ 이상으로 설정되는 것이 좋으며, 바람직하게는 30㎛ 이하로 설정되는 것이 좋으며, 보다 바람직하게는 15㎛ 이하로 설정되는 것이 좋다. 즉, 이러한 조건하에서, 더미패턴을 구획하는 트렌치의 폭은 메모리셀형성영역을 구획하는 트렌치의 폭(예를 들면, 0.1 내지 0.5㎛)보다 크게 되어, 더미패턴이 메모리셀영역보다 더미패턴의 미세성이 낮다. 이 때문에, 레티클의 제조시에 취급되는 데이터량이 부당하게 증가하는 것을 방지할 수 있다.

또한, 트렌치의 깊이는 일반적으로 0.2 내지 0.5㎛로 설정된다.

실제로, 도 2 및 도 3c에 나타낸 바와 같이, 더미패턴이 Si기판상에 제조되는 경우, 연마정지막(36)으로 기능을 하는 Si질화막 등이 형성된다. Si질화막을 형성하는 방법에는 열질화법, 저압CVD법(화학증착법), 통상CVD법, 플러즈마CVD법 및 고밀도CVD법 등이 있다. 원료가스로는, SiH₂Cl₂, NH₃, SiH₄NH₃, N₂O 등이 채용될 수 있다.

또한, STI의 경우, 특히, 피연마막(33)으로는, 도핑되지 않은 실리콘유리층(이하, NSG라 한다.)이 주어질 수 있다. NSG는 저압CVD법, 통상CVD법 등으로 제조되어도 좋으며, 원료가스로는 SiH₄, Si(OC₂H₅)₄, O₂, O₃등이 이용되어도 좋다. 이것들 가운데에서, 고품질의 NSG를 형성할 수 있는 이유로 인하여, 저압CVD법을 채용하는 것이 좋다. 저압CVD법의 경우, 원료가스로서 Si(OC₂H₅)₄와 O₂를 이용하여, NSG가 예를 들면, 커버리지가 20 내지 100%의 조건으로 700℃정도의 기판온도에서 300 내지 900nm의 두께로 형성된다.

본 발명에 대해서 절연물질로 충진되는 매입형 트렌치구조(STI)의 제조방법을 이용하여 설명하였지만, 당업자에게 있어서, 본 발명은 이것에 제한되지 않으며, 매입된 알루미늄계 배선과 매입된 구리계 배선 등과 같은 다른 매입형 트렌치구조의 제조방법에도 적용될 수 있다는 것은 명백하다.

상술한 바와 같이, 본 발명에 의하면, 연마된 표면에 대하여 우수한 평탄성을 얻을 수 있는 화학적기계적연마를 제공하는 반도체장치의 제조방법과 설계방법을 제공할 수 있다.

Claims

반도체기판상의 제1 영역에 복수개의 제1 트렌치를 형성하며, 복수개의 상기 제1 트렌치에 의하여 구획되는 복수개의 더미패턴을 형성하는 단계;

복수개의 상기 더미패턴상에 철부(凸部)를 제공하고 복수개의 상기 제1 트렌치상에 요부(凹部)를 제공하도록 상기 제1 영역상에 적어도 피연마막을 형성하는 단계; 및

복수개의 상기 제1 트렌치 내부에 상기 피연마막이 잔존하도록 연마에 의하여 복수개의 상기 더미패턴상에 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 제1 영역의 수평돌출면적에 대하여 상기 피연마막의 철부가 가지는 총 상면 면적(上面面積)의 비에 기초하여 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법.
제1항에 있어서, 상기 피연마막의 철부에 대한 총 상면 면적은 복수개의 상기 더미패턴에 대한 총 상면 면적보다 큰 반도체장치의 제조방법.
제1항에 있어서, 상기 피연마막은 도핑되지 않은 실리콘유리로 이루어진 반도체장치의 제조방법.
제1항에 있어서, 상기 반도체장치는 상기 제1 영역내에서 소자분리영역에 의하여 구획되는 제1 소자형성영역을 가지며, 복수개의 상기 더미패턴은 상기 소자분리영역에서 형성되는 반도체장치의 제조방법.
제4항에 있어서, 상기 피연마막은 상기 제1 소자형성영역상에서도 피연마막의 철부를 가지며, 복수개의 상기 더미패턴에 대한 상면 면적과 복수개의 상기 제1 트렌치의 폭은, 상기 제1 영역의 수평돌출면적에 대하여 상기 제1 소자형성영역상에 있는 피연마막의 철부와 복수개의 더미패턴상에 있는 상기 피연마막의 철부가 가지는 총 상면 면적의 비에 기초하여, 설정되는 반도체장치의 제조방법.
제5항에 있어서, 상기 제1 소자형성영역상에 있는 피연마막의 철부와 복수개의 상기 더미패턴상에 있는 피연마막의 철부가 가지는 총 상면 면적이 상기 제1 소자형성영역과 복수개의 상기 더미패턴이 가지는 총 상면 면적보다 큰 반도체장치의 제조방법.
제1항에 있어서, 상기 반도체장치는, 상기 제1 영역과 다른 제2 영역에서, 복수개의 상기 제1 트렌치보다 폭이 좁은 복수개의 제2 트렌치, 및 상기 제2 트렌치에 의하여 구획된 복수개의 제2 소자형성영역을 구비하며;

상기 피연마막은 상기 제2 영역상에서도 형성되며 상기 제2 영역상에 놓인 상기 피연마막의 상면(上面)은 거의 평탄한 반도체장치의 제조방법.
메모리셀영역 및 소자분리영역에 의하여 구획된 주변소자형성영역을 가지는 주변영역을 포함하며:

상기 소자분리영역 및 상기 메모리셀영역에서, 복수개의 제1 트렌치에 의하여 구획된 복수개의 더미패턴 및 복수개의 상기 제1 트렌치보다 폭이 좁은 복수개의 제2 트렌치에 의하여 구획된 복수개의 메모리셀형성영역을 각각 형성하는 단계;

상기 주변소자형성영역 뿐만 아니라 복수개의 상기 더미패턴상에 철부를 제공하며, 복수개의 상기 제1 트렌치상에 요부를 제공하도록 상기 주변영역 및 상기 메모리셀영역상에 피연마막을 형성하는 단계; 및

복수개의 상기 제2 트렌치의 내부뿐만 아니라 복수개의 상기 제1 트렌치의 내부에서 상기 피연마막이 잔존하도록 연마에 의하여 상기 주변영역 및 상기 메모리셀영역 상에 놓여 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 주변영역의 수평돌출면적에 대한 복수개의 더미패턴상에 있는 상기 피연마막의 철부와 상기 주변소자형성영역상에 있는 상기 피연마막의 철부의 총 상면 면적의 비에 기초하여, 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법.
제8항에 있어서, 복수개의 상기 더미패턴상에 있는 상기 피연마막의 철부와 상기 주변소자형성영역상에 있는 상기 피연마막의 철부의 총 상면 면적이 복수개의 상기 더미패턴과 주변소자형성영역의 총 상면 면적보다 큰 반도체장치의 제조방법.
제8항에 있어서, 상기 피연마막은 도핑되지 않은 실리콘유리로 이루어진 반도체장치의 제조방법.
제8항에 있어서, 상기 메모리셀영역상에 놓인 상기 피연마막의 상면이 거의 평탄한 반도체장치의 제조방법.
제8항에 있어서, 상기 주변영역의 수평돌출면적에 대한 복수개의 더미패턴상에 있는 상기 피연마막의 철부와 상기 주변소자형성영역상에 있는 상기 피연마막철부의 총 상면 면적의 비가 60% 이상인 반도체장치의 제조방법.
반도체기판상의 제1 영역에 복수개의 제1 트렌치를 형성하며, 복수개의 상기 제1 트렌치에 의하여 구획된 복수개의 더미패턴을 형성하는 단계;

복수개의 상기 더미패턴상에 철부를 제공하며 복수개의 상기 제1 트렌치상에 요부를 제공하도록 상기 제1 영역상에 적어도 피연마막을 형성하는 단계; 및

상기 피연마막이 복수개의 상기 제1 트렌치내에 잔존하도록 연마에 의하여 복수개의 상기 더미패턴상에 있는 상기 피연마막을 제거하는 단계를 포함하며:

상기 제1 영역의 수평돌출면적에 대한 상기 피연마막의 철부의 총 상면 면적의 비에 기초하여, 복수개의 상기 더미패턴의 상면 면적과 복수개의 상기 제1 트렌치의 폭이 설정되는 반도체장치의 제조방법.