KR20020049372A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 하부 폴리 패턴과 상부 폴리 플러그간의 숏트(Short)를 방지하기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 일영역에 하부 폴리 패턴을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 증착하고 상기 층간 절연막을 선택적으로 제거하여 상기 반도체 기판의 일영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출되는 상기 하부 폴리 패턴을 포함한 전면에 에 절연막과 유기 반사방지막을 차례로 형성하는 단계와, 상기 콘택홀 측면에 남도록 상기 유기 반사방지막을 선택적으로 제거하여 보호막 측벽을 형성하는 단계와, 상기 보호막 측벽을 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계와, 상기 보호막 측벽을 제거하는 단계와, 상기 콘택홀 내부에 플러그를 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 하부 폴리 패턴과 상부 폴리 플러그간의 전기적 숏트(Short) 내지 누설 전류를 방지하여 소자의 수율(Yield)을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
0.25㎛ TFT SRAM(Thin Film Transistor Static Random Access Memory) 제조공정에서는 Vss 라인으로 상부 폴리 패턴을 사용하고 있어 트랜지스터(Transistor)인 억세스 트랜지스터(Access Tr)와 드라이브 트랜지스터(Drive Tr)간의 숏트 발생시 소자를 버려야 하는 문제점이 있다.
종래에는 상부 폴리 플러그의 측면에 절연막 측벽을 형성하여 하부 폴리 패턴과 상부 폴리 플러그간의 전기적 숏트를 방지하고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 폴리 실리콘막을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역상에 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 하부 폴리 패턴(12)을 형성한다.
그리고, 상기 하부 폴리 패턴(12)을 포함한 반도체 기판(11)의 전면에 층간 절연막(13)을 증착한다.
그리고, 상기 반도체 기판(11)의 일영역이 노출되도록 상기 층간 절연막(13)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
이때, 상기 하부 폴리 패턴(12)과의 오버랩 마진이 충분하지 않음으로 인하여 상기 콘택홀(14)을 형성할 때 상기 하부 폴리 패턴(12)이 소정 부분 노출되게 된다.
그리고, 도 1b에 도시된 바와 같이 상기 콘택홀(14)을 포함한 반도체기판(11)의 표면상에 절연막(15)을 증착한다.
여기서, 상기 절연막(15)은 산화막 또는 질화막 또는 산화막과 질화막의 이중막으로 형성한다.
이때, 상기 콘택홀(14)과 접한 하부 폴리 패턴(12)의 측면에 형성되는 절연막(15)과 층간 절연막(13)의 측면에 형성되는 절연막(15)간에 미세한 단차(A)가 발생된다.
그리고, 도 1c에 도시된 바와 같이 전면을 에치백(Etch-back)하여 상기 콘택홀(14) 내부의 층간 절연막 (13) 및 하부 폴리 패턴(12)의 측면에 절연막 측벽(15a)을 형성한다.
이때, 상기 미세한 단차(A)로 인하여 상기 에치백 공정에서 상기 하부 폴리 패턴(12)의 숄더(Shoulder) 즉, B 영역이 심하게 식각되게 되어 이 부분의 절연막 측벽(15a)의 두께가 얇아지게 되고 경우에 따라서는 상기 하부 폴리 패턴(12)이 노출되게 된다.
그리고, 상기 콘택홀(14)을 포함한 반도체 기판(11)상에 플러그용 금속막을 증착하고 전면을 에치백하여 상기 콘택홀(14) 내부에 플러그(16)를 성한다.
그리고, 도면에는 도시하지 않았지만 이후 공정으로 상기 플러그(16)에 전기적으로 연결되는 상부 폴리 패턴을 형성하여 종래의 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 하부 폴리 패턴 숄더 부분의 절연막 측벽 두께가 얇아지므로 펀치스루(Punch-Through)가 발생하여 누설 전류가 증가된다.
둘째, 경우에 따라서 상기 하부 폴리 패턴이 노출되게 됨으로 인하여 하부 폴리 패턴과 상부 폴리 패턴간의 전기적 숏트가 유발된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 유기 반사방지막(Organic Anti Reflective Coating)을 이용하여 하부 폴리 패턴과 상부 폴리 패턴간의 누설 전류 증가 현상 및 숏트 현상을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 하부 폴리 패턴
23 : 층간 절연막 24 : 콘택홀
25 : 절연막 25a : 절연막 측벽
26 : 유기 반사방지막 26a : 보호막 측벽
27 : 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 반도체 소자의 제조방법은 도 2a에 도시된 바와 같이, 반도체 기판(21)상에 폴리 실리콘막을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(21)의 일영역상에 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 하부 폴리 패턴(22)을 형성한다.
그리고, 상기 하부 폴리 패턴(22)을 포함한 반도체 기판(21)의 전면에 층간 절연막(23)을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(21)의 일영역이노출되도록 상기 층간 절연막(23)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
이때, 상기 하부 폴리 패턴(22)과의 오버랩 마진이 충분하지 않음으로 인하여 상기 콘택홀(24)을 형성할 때 상기 하부 폴리 패턴(22)이 소정부분 노출되게 된다.
그리고, 도 2b에 도시된 바와 같이 상기 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 절연막(25)을 증착한다.
여기서, 절연막(25)은 질화막 또는 산화막 또는 질화막과 산화막의 이중막으로 구성된다.
그리고, 도 2c에 도시된 바와 같이 상기 절연막(25)상에 유기 반사방지막(Organic Anti Reflective Coating)(26)을 증착한다.
여기서, 상기 유기 반사방지막(26)은 컨포멀 타입(Conformal Type) 유기 반사방지막으로, 상기 콘택홀(24)에 의하여 노출되는 상기 하부 폴리 패턴(22) 폭(C)의 1.5∼2배의 두께로 증착한다.
여기서, 상기 유기 반사방지막(26)은 일종의 폴리머(Polymer)로써 코팅(Coating) 공정으로 증착되게 되며 코팅시 플로잉(Flowing) 특성을 나타내게 되어 상기 노출된 하부 폴리 패턴(22)의 숄더 부분(D)의 단차를 완화시키는 역할을 수행한다.
또한, 상기 유기 반사방지막(26)은 상기 절연막(25)에 대해 25 : 1 이상의 높은 선택비를 나타내므로 보호(Passivation)막의 역할을 충분히 수행할 수 있다.
그리고, 도 2d에 도시된 바와 같이 25∼30mT의 압력하에서 40∼50sccm의 산소와 25∼30sccm의 CFx류(CF4, C2F6, C4F8, CHF3등) 가스를 플로우시키어 상기 유기 반사방지막(26)을 이방성 식각 공정으로 제거하여 상기 콘택홀(24) 측면에 보호막 측벽(26a)을 형성한다.
여기서, 상기 CFx류(CF4, C2F6, C4F8, CHF3등) 가스는 유기 반사방지막(26)의 측벽 보호막 특성 강화시키기 위하여 추가적으로 플로우시키는 가스이다.
그리고, 도 2e에 도시된 바와 같이, 상기 보호막 측벽(26a)을 마스크로 이용한 등방성 식각 공정으로 상기 절연막(25)을 선택적으로 제거하여 절연막 측벽(25a)을 형성한다.
여기서, 상기 절연막(25)의 식각 공정은 10∼15mT의 압력하에서 50∼55sccm의 플루오르(Fluorine) 가스를 플로우시키는 동시에 유기 반사방지막의 선택비를 높이기 위하여 C4H8, C3H8, C5H8등과 같이 높은 C/H 비율을 갖는 가스 또는 CHF3, CH3F, CH2F2와 같이 수소가 포함되는 가스를 첨가한 분위기에서 실시한다.
그리고, O2산화(Ashing) 공정으로 상기 보호막 측벽(26a)을 제거한다.
그리고, 상기 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 플러그용 금속막을 증착하고 전면을 에치백하여 상기 콘택홀(24) 내부에 플러그(27)를 형성한다.
그리고, 도면에는 도시하지는 않았지만 상기 플러그(27) 및 그에 인접한 층간 절연막(23)상에 상부 플러그 패턴을 형성하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 유기 반사방지막을 이용하여 하부 폴리 패턴과 상부 폴리 패턴 플러그간의 누설 전류 현상 및 전기적 숏트 현상을 방지할 수 있으므로 소자의 수율을 향상시킬 수 있다.
둘째, 유기 반사방지막은 코팅 공정 및 제거 공정이 단순하여 적은 비용으로도 수율을 크게 향상시킬 수 있으므로 경쟁력을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판의 일영역에 하부 폴리 패턴을 형성하는 단계;
    상기 반도체 기판의 전면에 층간 절연막을 증착하고 상기 층간 절연막을 선택적으로 제거하여 상기 반도체 기판의 일영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 노출되는 상기 하부 폴리 패턴을 포함한 전면에 에 절연막과 유기 반사방지막을 차례로 형성하는 단계;
    상기 콘택홀 측면에 남도록 상기 유기 반사방지막을 선택적으로 제거하여 보호막 측벽을 형성하는 단계;
    상기 보호막 측벽을 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 단계;
    상기 보호막 측벽을 제거하는 단계;
    상기 콘택홀 내부에 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 유기 반사방지막은 상기 콘택홀에 의해 노출되는 하부 폴리 패턴 폭의 1.5∼2배의 두께로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 보호막 측벽은 25∼30mT의 압력하에서 45∼50sccm의 O2가스와 25∼30sccm의 CFx가스를 플로우시키면서 상기 유기 반사방지막을 이방성 식각하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 절연막 측벽은 10∼15mT의 압력하에서 50∼55sccm의 플루오르(Fluorine) 가스 및 CF계열의 가스 분위기에서 상기 보호막 측벽을 마스크로 이용하여 상기 절연막을 등방성 식각하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 보호막 측벽은 산소 산화(Ashing) 공정으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
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