KR20020036148A - 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법 - Google Patents
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Abstract
본 발명은 2단 메탈콘택구조를 가진 반도체 메모리 장치에 관한 것으로서, 특히 본 발명의 장치는 비트라인과 메탈콘택용 중간패드를 포함하는 반도체 메모리 장치에 있어서, 상기 비트라인과 상기 메탈콘택용 중간패드가 서로 다른 높이로 오버랩되지 않게 형성된다. 따라서, 본 발명에서는 비트라인과 다른 층에 스터드를 형성함으로써 충분한 스터드 형성공간을 확보함으로써 주변영역에서 메탈콘택의 정렬마진을 여유있게 가져갈 수 있다.
Description
본 발명은 2단 메탈 콘택구조를 가진 반도체 메모리 장치 및 방법에 관한 것으로서, 특히 주변영역에서 메탈콘택의 정렬마진을 향상시키기 위하여 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
디램 등의 반도체 메모리 장치를 구성하는 요소 중 메탈 콘택은 액티브, 게이트, 비트라인, 캐패시터의 상부전극 등과 메탈 라인과의 연결을 위한 콘택으로 주로 셀을 제외한 주변 영역에 존재하게 된다.
도 1을 참조하면, 반도체 메모리 장치는 셀영역(100)과 주변영역(200)으로 구성된다. 셀영역(100)에는 기판(10)의 액티브영역(12)에 게이트(14)가 형성되고, 그 상부에 비트라인(16) 및 캐패시터(18)가 차례로 형성된다. 이들 도전 구조물 사이는 옥사이드와 같은 절연물(22)이 채워져 전기적으로 절연시킨다.
주변영역(200)에는 게이트(14) 및 액티브영역(12)에 비트라인콘택(24)과 비트라인(16) 상부에서 비트라인(16)을 사이의 공간을 통해 메탈콘택홀이 형성되어 하부의 액티브영역(12)이나 게이트(14)에 메탈콘택(26)이 이루어진다.
메탈콘택은 주로 셀영역의 캐패시터의 상부전극을 형성한 후에 형성된다. 이 때, 메탈콘택은 콘택되는 하부구조인 액티브, 게이트, 비트라인 등과 정밀한 정렬이 요구된다.
일반적으로 셀영역에서는 메탈콘택의 정렬마진이 상대적으로 많기 때문에 정밀한 정렬이 요구되지 않으나, 정렬정밀도 측면에서는 셀영역이 주변영역 보다 더 엄격한 정밀도를 요구하고 있으며, 특히 주변영역에서는 칩사이즈가 작아지면서 주변영역도 셀영역과 동일한 정도로 정밀한 정렬도를 요구하고 있다.
도 2를 참조하면, 주변영역에서 메탈라인(28)은 액티브영역(12), 게이트(14), 비트라인(16) 등과 메탈콘택(26)을 통하여 상호 연결된다. 그러나, 액티브영역(12) 및 게이트(14)의 메탈콘택(26)은 비트라인 패턴을 회피하여 형성되어야 하기 때문에 침사이즈가 줄어듬에 따라서 정렬마진이 감소되고 이에 미스 얼라인먼트 발생으로 비트라인과 쇼트되는 불량 발생이 증가하게 되었다.
도 3에 도시한 바와 같이, 메타콘택의 미스 얼라인먼트를 줄이고 정렬마진을 향상시킥 위하여 비트라인 패턴 사이의 공간에 비트라인과 동일한 공정으로 메탈콘택을 위한 스터드(STUD)를 형성한 메탈 콘택기술이 소개되었다. 도시한 바와 같이, 1차로 비트라인 형성 전에 1차 메탈콘택(26A)를 형성한 후, 비트라인(16) 형성시 비트라인과 동시에 스터드(26B)를 형성한다. 이후에 2차 메탈콘택(26C)을 형성함으로써 메탈콘택의 정렬마진을 증가시키는 기술이다.
그러나, 도 4에 도시한 바와 같이, 칩 사이즈가 감소되어감에 따라 비트라인(16) 사이에 스터드(26B)를 설치할 충분한 공간적 여유를 확보할 수 없게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 비트라인과 다른 층에 스터드를 형성함으로써 충분한 스터드 형성공간을 확보함으로써 주변영역에서 메탈콘택의 정렬마진을 여유있게 가져갈 수 있는 2단 메탈콘택을 가진 반도체 메모리 장치 및 그 제조방법을 제공하는 데 있다.
도 1은 일반적인 반도체 메모리 장치의 단면 구조를 나타낸 도면.
도 2는 반도체 메모리 장치의 주변영역에서 메탈 콘택구조를 나타낸 도면.
도 3은 종래의 반도체 메모리 장치의 주변영역에서 스터드를 가진 메탈 콘택구조를 나타낸 도면.
도 4는 종래의 반도체 메모리 장치의 주변영역에서 스터드를 가진 메탈 콘택구조를 나타낸 도면.
도 5는 본 발명에 의한 2단 메탈 콘택구조를 가진 반도체 메모리 장치의 주변영역에서 메탈 콘택 구조를 나타낸 도면.
도 6 내지 도 19는 본 발명에 의한 2단 메탈 콘택구조를 가진 반도체 메모리 장치의 제조공정을 나타낸 도면들.
<도면의 주요부분에 대한 부호의 설명>
100 : 셀영역200 : 주변영역
10 : 기판12 : 액티브 영역
14 : 게이트16 : 비트라인
18 : 캐패시터20, 22, 30, 40 : 절연막
24 : 비트라인 콘택26 : 메탈콘택
26A : 1차 메탈콘택26B : 스터드
26C : 2차 메탈콘택28 : 메탈라인
32, 42 : 포토레지스트패턴34 : 스터드 형성공간
36 : 1차 메탈콘택홀44 : 비트라인 콘택홀
38, 46 : 도전물질48 : 층간절연막
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 비트라인과 메탈콘택용 중간패드를 포함하는 반도체 메모리 장치에 있어서, 상기 비트라인과 상기 메탈콘택용 중간패드가 서로 다른 높이로 오버랩되지 않게 형성된 것을 특징으로 한다.
본 발명의 제조방법은 반도체 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 반도체 기판 상에 표면이 평탄하게 제 1 절연막을 형성하는 단계와, 등방성식각 및 이방성식각을 연속적으로 진행하여 상기 제 1 절연막에 스터드 형성공간 및 1차 메탈 콘택홀을 형성하는 단계와, 상기 스터드 형성공간 및 1차 메탈 콘택홀에 도전물질을 채워서 스터드 및 1차 메탈콘택을 형성하는 단계와, 상기 스터드가 형성된 반도체 기판 상에 표면이 평탄하게 제 2 절연막을 형성하는 단계와, 상기 제 1 및 제 2 절연막에 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀이 형성된 제 2 절연막 상에 비트라인을 형성하는 단계와, 상기 비트라인이 형성된 반도체 기판 상에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막층이 형성된 반도체 기판 상의 셀영역에 캐패시터를 형성하는 단계와, 상기 캐패시터가 형성된 반도체 기판 상에 제 4 절연막을 형성하는 단계와, 상기 스터드가 노출되도록 제 2 내지 4 절연막에 2차 메탈 콘택홀을 형성하는 단계와, 상기 제 4 절연막 상에 메탈을 증착하여 2차 메탈콘택홀 내에 2차 메탈 콘택을 형성하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 5는 본 발명에 의한 2단 메탈 콘택구조를 가진 반도체 메모리 장치의 주변영역에서 메탈 콘택 구조를 나타낸다.
도 5에서 본 발명의 메탈콘택(26)은 비트라인(16)과 메탈콘택용 중간패드(26B), 즉 스터드가 서로 다른 높이로 오버랩되지 않게 형성한다. 바람직하기로는 비트라인(16)의 하부에 스터드(26B)를 형성한다. 스터드(26B)는 1차 메탈콘택(26A)와 2차 메탈콘택(26C)의 중간에 콘택 바닥보다 넓은 면적을 가지도록 형성된다.
도 6 내지 도 19는 본 발명에 의한 2단 메탈 콘택구조를 가진 반도체 메모리 장치의 제조공정을 나타낸다.
도 6을 참조하면, 액티브영역(12) 상에 게이트(14)를 형성한 후 절연막(30)을 덮고 절연막(30)의 표면을 CMP 공정으로 평탄화시킨다.
도 7을 참조하면, 절연막(30) 상에 메탈콘택을 형성하기 위한 포토레지스트 패턴(32)을 사진공정에 의해 형성한다.
도 8을 참조하면, 포토레지스트 패턴(32)를 식각마스크로 사용하여 절연막(30)을 등방성 식각 또는 습식 식각하여 스터드 형성공간(34)을 마련한다. 이 등방성 식각공정에 의해 스터드의 면적이 결정된다.
도 9를 참조하면, 상기 등방성 식각공정 이후에 이방성 식각공정을 진행하여 액티브 영역이나, 게이트의 콘택영역까지 절연막(30)을 식각하여 1차 메탈콘택홀(36)을 완성하고 포토 레지스트 패턴(32)은 제거한다.
도 10을 참조하면, 콘택홀(36)이 형성된 절연막(30) 상에 텅스텐 또는 폴리 실리콘 등과 같은 도전물질(38)을 증착하여 스터드 형성공간(34) 및 콘택홀(36)을 채운다.
도 11을 참조하면, CMP공정으로 절연막(30) 상부의 도전물질을 제거하여 1차 메탈 콘택(26A) 및 스터드(26B)를 형성한다.
도 12를 참조하면, 절연막(30) 상에 절연막(40)을 덮고 CMP 공정으로 표면을 평탄화시킨다.
도 13을 참조하면, 절연막(40) 상에 비트라인콘택을 형성하기 위한 포토레지스트 패턴(42)을 사진공정에 의해 형성한다.
도 14를 참조하면, 포토레지스트 패턴(42)를 식각마스크로 사용하여 이방성 식각공정을 진행하여 액티브 영역이나, 게이트의 콘택영역까지 절연막(40, 30)을식각하여 비트라인 콘택홀(44)을 완성하고 포토 레지스트 패턴(42)은 제거한다.
도 15를 참조하면, 콘택홀(44)이 형성된 절연막(40) 상에 폴리 실리콘 또는 텅스텐 등과 같은 도전물질을 증착하여 콘택홀(44)을 채운다.
도 16을 참조하면, CMP공정으로 절연막(40) 상부의 도전물질을 제거하여 비트라인 콘택(24)을 형성한다.
도 17을 참조하면, 평탄화된 절연막(40) 상에 폴리 실리콘 또는 텅스텐 등과 같은 도전물질(46)을 증착한다.
도 18을 참조하면, 도전물질(46)을 사진식각공정으로 패터닝하여 비트라인(16)을 형성한다.
도 19를 참조하면, 비트라인(16)을 형성한 후, 셀영역에 캐패시터를 형성한 후에 층간절연막(48)을 덮는다. 층간절연막(48) 상에 2차 메탈콘택을 형성하기 위한 포토 레지스트 패턴을 형성하고 포토 레지스트 패턴을 식각 마스크로 사용하여 층간절연막(48) 및, 절연막(40)을 이방성 식각하여 스터드(26B)의 콘택표면이 오픈되도록 하여 2차 메탈 콘택홀을 형성한다.
2차 메탈 콘택홀이 형성된 층간절연막(48) 상에 폴리 실리콘 또는 텅스텐 등과 같은 도전물질을 증착하여 콘택홀을 채운다. 에치백 공정으로 층간 절연막(48) 상부의 도전물질을 제거하여 2차 메탈콘택(26C)을 형성한다. 이어서, 층간 절연막(48) 상에 텅스텐 또는 알루미늄 등과 같은 도전물질을 증착하고, 도전물질을 사진식각공정으로 패터닝하여 메탈라인(28)을 형성한다.
상술한 바와 같이, 본 발명에서는 주변영역에서 액티브 영역 및 게이트의 메탈콘택 형성시 비트라인 및 캐패시터 형성 전에 1차 메탈콘택 및 스터드를 미리 형성하고, 스터드와 다른 층에 비트라인을 형성하고 캐패시터 형성 후에 스터드까지 2차 메탈콘택을 형성하는 2단 메탈콘택을 형성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상, 설명한 바와 같이 본 발명에서는 비트라인패턴과 다른 층에 주변 영역에서 액티브 영역 및 게이트의 메탈콘택을 위한 스터드를 비트라인 형성 전에 미리 형성함으로써 2차 메탈콘택시 정렬마진을 충분히 여유있게 가져갈 수 있다. 따라서, 칩사이즈 감소에 대비하여 메탈콘택의 충분한 정렬마진을 확보할 수 있으므로 메탈콘택시 미스 얼라인먼트로 인한 비트라인과 쇼트발생으로 인한 불량발생을 줄일 수 있어서 수율을 향상시킬 수 있다.
Claims (4)
- 비트라인과 메탈콘택용 중간패드를 포함하는 반도체 메모리 장치에 있어서,상기 비트라인과 상기 메탈콘택용 중간패드가 서로 다른 높이로 오버랩되지 않게 형성된 것을 특징으로 하는 2단 메탈콘택구조를 가진 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 비트라인과 메탈콘택용 중간패드는비트라인 하층에 형성된 것을 특징으로 하는 2단 메탈 콘택구조를 가진 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 메탈콘택용 중간패드는상부 면적이 콘택 면적보다 넓은 면적을 가진 것을 특징으로 하는 2단 메탈 콘택구조를 가진 반도체 메모리 장치.
- 반도체 기판 상에 게이트 전극을 형성하는 단계;게이트 전극이 형성된 반도체 기판 상에 표면이 평탄하게 제 1 절연막을 형성하는 단계;등방성식각 및 이방성식각을 연속적으로 진행하여 상기 제 1 절연막에 스터드 형성공간 및 1차 메탈 콘택홀을 형성하는 단계;상기 스터드 형성공간 및 1차 메탈 콘택홀에 도전물질을 채워서 스터드 및 1차 메탈콘택을 형성하는 단계;상기 스터드가 형성된 반도체 기판 상에 표면이 평탄하게 제 2 절연막을 형성하는 단계;상기 제 1 및 제 2 절연막에 비트라인 콘택홀을 형성하는 단계;상기 비트라인 콘택홀이 형성된 제 2 절연막 상에 비트라인을 형성하는 단계;상기 비트라인이 형성된 반도체 기판 상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막층이 형성된 반도체 기판 상의 셀영역에 캐패시터를 형성하는 단계;상기 캐패시터가 형성된 반도체 기판 상에 제 4 절연막을 형성하는 단계;상기 스터드가 노출되도록 제 2 내지 4 절연막에 2차 메탈 콘택홀을 형성하는 단계; 및상기 제 4 절연막 상에 메탈을 증착하여 2차 메탈콘택홀 내에 2차 메탈 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 2단 메탈콘택 구조를 가진 반도체 메모리 장치의 제조방법.
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