KR20020032742A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 셀 영역의 오버 폴리싱에 의한 부식을 방지함과 동시에 글로벌 평탄화(global planarization)가 가능한 반도체 소자의 제조방법에 관한 것으로서, 셀 영역과 주변 영역으로 정의된 반도체 기판상에 게이트 절연막을 개재하여 도전층 및 캡 절연막을 차례로 형성하는 단계와, 상기 셀 영역의 캡 절연막 및 도전층을 제 1 스페이스를 갖도록 패터닝하는 단계와, 상기 주변 영역의 캡 절연막 및 도전층을 상기 제 1 스페이스보다 좁은 제 2 스페이스를 갖도록 패터닝하는 단계와, 상기 패터닝된 캡 절연막 및 도전층의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 ILD막을 형성하는 단계와, 상기 ILD막의 표면을 평탄화시키는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀(cell) 영역의 부식(erosion)과 평탄화를 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면다음과 같다.
도 1a 내지 도 1b는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 셀(cell) 영역과 주변(periphery) 영역으로 정의된 반도체 기판(11)상에 게이트 절연막(도시되지 않음)을 개재하여 폴리 실리콘막(12), 텅스텐 실리사이드(WSix)막(13), 캡 절연막(14)을 차례로 형성한다.
이어, 셀 영역의 캡 절연막(14), 텅스텐 실리사이드막(13), 폴리 실리콘막(12)을 일정한 스페이스를 갖도록 패터닝한다.
그리고 상기 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백하여 상기 선택적으로 패텅닝된 캡 절연막(14), 텅스텐 실리사이드막(13), 폴리 실리콘막(12)의 양측면에 절연막 측벽(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 절연막 측벽(15)을 포함한 반도체 기판(11)의 전면에 ILD막(16)을 증착한 후, 전면에 CMP 공정으로 ILD막(16)의 표면을 폴리싱하여 셀 영역과 주변 영역간에 평탄화한다.
즉, 상기 ILD막(16)을 증착하면, 셀 영역과 주변 영역간의 단차가 3000Å이상 발생하므로 셀 에치백(cell etch back) 공정에서 셀 영역의 ILD막(16)을 낮추도록 폴리싱(polishing)한다.
한편, 타임 폴리싱(time polishing)으로 CMP 공정을 진행하는 경우 셀 영역이 주변 영역보다 ILD막(16)이 높은 구조에서는 공정의 특성상 셀 영역부터 폴리싱이 되기 시작하며, 특히 밀도 측면에서도 셀 영역이 주변 영역보다 월등히 높으므로 오버 폴리싱이 발생할 우려가 있다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 밀도(density) 측면에서 셀 영역이 주변 영역보다 높아 ILD막의 폴리싱시 셀 영역이 오버 폴리싱됨으로서 셀 영역이 부식될 우려가 있다.
둘째, 잔막 모니터링(monitoring)을 위한 주변 영역의 TEG(Test Element Group)들은 100㎛＊100㎛정도의 큰 사이즈(large size) 패턴으로 단순히 잔막 측정 역할만 한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 셀 영역의 오버 폴리싱에 의한 부식을 방지함과 동시에 글로벌 평탄화(global planarization)가 가능한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 반도체 소자를 나타낸 레이아웃도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 폴리 실리콘막
23 : 텅스텐 실리사이드막 24 : 캡 절연막
25 : 절연막 측벽 26 : ILD막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 셀 영역과 주변 영역으로 정의된 반도체 기판상에 게이트 절연막을 개재하여 도전층 및 캡 절연막을 차례로 형성하는 단계와, 상기 셀 영역의 캡 절연막 및 도전층을 제 1 스페이스를 갖도록 패터닝하는 단계와, 상기 주변 영역의 캡 절연막 및 도전층을 상기 제 1 스페이스보다 좁은 제 2 스페이스를 갖도록 패터닝하는 단계와, 상기 패터닝된 캡 절연막 및 도전층의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 ILD막을 형성하는 단계와, 상기 ILD막의 표면을 평탄화시키는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀(cell) 영역과 주변(periphery) 영역으로 정의된 반도체 기판(21)상에 게이트 절연막(도시되지 않음)을 개재하여 폴리 실리콘막(22), 텅스텐 실리사이드막(23), 캡 절연막(24)을 차례로 형성한다.
여기서 상기 폴리 실리콘막(22)은 1000~3000Å 두께로 형성하고, 상기 텅스텐 실리사이드막(23)은 1000~2000Å 두께로 형성하며, 상기 캡 절연막(24)은 APCVD 또는 LPCVD법을 이용하여 1000~3000Å 두께로 각각 형성한다.
이어, 포토 및 식각공정을 통해 셀 영역 및 주변 영역의 캡 절연막(24), 텅스텐 실리사이드막(23), 폴리 실리콘막(22)을 선택적으로 패터닝한다.
여기서 상기 주변 영역에서 캡 절연막(24), 텅스텐 실리사이드막(23), 폴리 실리콘막(22)은 셀 영역보다 좁은 스페이스(space)를 갖도록 패터닝된다.
즉, 패터닝된 셀 영역의 라인 폭은 0.18㎛이하, 스페이스는 0.18㎛이지만 주변 영역의 라인 폭은 0.18㎛ 일 때 스페이스는 0.12㎛이하이다.
그리고 상기 반도체 기판(21)의 전면에 APCVD 또는 LPCVD법에 의해 절연막을 1000~3000Å 두께로 형성한 후, 에치백 공정을 실시하여 상기 패터닝된 캡 절연막(24), 텅스텐 실리사이드막(23), 폴리 실리콘막(22)의 양측면에 절연막측벽(25)을 형성한다.
이때 상기 주변 영역에 형성되는 절연막 측벽(25)은 패터닝된 캡 절연막(24), 텅스텐 실리사이드막(23), 폴리 실리콘막(22)의 스페이스가 좁아 스페이스 갭-필(gap-fill)이 되어 주변 영역이 셀 영역보다 단차가 1000 ~ 2000Å이상 높게 된다.
도 2b에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 ILD막(예를 들면 BPSG)(26)을 CVD법으로 6000~10000Å 두께로 증착한 후, 전면에 CMP 공정으로 상기 ILD막(26)을 폴리싱하여 셀 영역과 주변 영역간에 평탄화를 실시한다.
여기서 상기 CMP 공정의 조건은 폴리싱(polishing) 압력은 2~6psi, 속도는 30~120rpm, 슬러리 프로우(slurry flow)는 100~200ml/min이다.
한편, 상기 CMP 공정은 타임 폴리싱(time polishing)에 의해 캡 절연막(25)의 표면으로부터 1500~2500Å까지 상기 ILD막(26)을 폴리싱한다.
이어, 상기 평탄화가 완료된 반도체 기판(21)에 800~900℃의 온도와 10~30분 동안 어닐 공정을 실시한다.
도 3은 본 발명에 의한 반도체 소자를 나타낸 레이아웃도이다.
도 3에 도시한 바와 같이, 셀 블록(cell block)(20)을 둘러싸고 있는 주변 영역에 셀 영역의 게이트 패턴보다 스페이스가 좁은 더미 패턴(dummy pattern)(30)을 형성한다.
여기서 상기 더미 패턴(30)은 게이트 패턴과 동일한 물질이고, 상기 게이트 패턴 형성시 동일한 공정에서 형성된다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 주변 영역의 단차를 셀 영역보다 높게 함으로서 셀 영역이 오버 폴리싱하는 것을 방지할 수 있다.
둘째, 셀 영역의 오버 폴리싱을 방지함으로서 부식 현상을 방지할 수 있다.

Claims (2)

  1. 셀 영역과 주변 영역으로 정의된 반도체 기판상에 게이트 절연막을 개재하여 도전층 및 캡 절연막을 차례로 형성하는 단계;
    상기 셀 영역의 캡 절연막 및 도전층을 제 1 스페이스를 갖도록 패터닝하는 단계;
    상기 주변 영역의 캡 절연막 및 도전층을 상기 제 1 스페이스보다 좁은 제 2 스페이스를 갖도록 패터닝하는 단계;
    상기 패터닝된 캡 절연막 및 도전층의 양측면에 절연막 측벽을 형성하는 단계;
    상기 반도체 기판의 전면에 ILD막을 형성하는 단계;
    상기 ILD막의 표면을 평탄화시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 셀 영역과 주변 영역의 캡 절연막 및 도전층은 동시에 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
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