KR20020016523A - 얇은 유전체를 이용한 내장형 캐패시터 판의 제작 - Google Patents

Abstract

본 발명은 각 표면에 유전층을 가지는 한 쌍의 도전 호일으로 구성되는 캐패시터에 있어서, 상기 유전층이 서로 부착되어 있는 캐패시터에 관한 것이다. 상기 캐패시터의 제작 과정에서, 캐패시터는 제1 유전층을 제1 도전 호일의 표면에 부착시키고, 제2 유전층을 제2 도전 호일의 표면에 부착시키며, 그 다음에 제1 및 제2 유전층을 서로 부착함으로써 형성된다. 그 결과의 캐패시터는 기공 생성에 대한 강한 내성을 나타낸다.

Description

얇은 유전체를 이용한 내장형 캐패시터 판의 제작{FORMATION OF AN EMBEDDED CAPACITOR PLANE USING A THIN DIELECTRIC}

본 발명은 중합체 캐패시터(polymeric capacitor)에 관한 것이며, 특히 인쇄 회로 기판(printed circuit board) 또는 기타의 마이크로 전자장치에 내장된 중합체 캐패시터에 관한 것이다. 상기 캐패시터는 유전체에 의해 분리된 한 쌍의 평행한 도전 호일로 구성된다. 상기 각 호일은 표면에 유전층을 가지며, 상기 유전층은 서로 붙어있다. 상기 캐패시터는 기공 생성에 대한 강한 내성을 나타낸다.

캐패시터는 회로에 정전 용량을 제공하는 소자이고, 주로 전기 에너지를 저장하며, 직류 전류의 흐름을 차단하고 교류 전류를 통과시키는 기능을 한다. 이것은, 주로 구리 호일과 같은 두 개의 전기적 도전성 금속층 사이에 끼워진 유전 물질을 포함한다.

일반적으로, 상기 유전 물질은 적층(lamination) 또는 증기 증착(vapor deposition) 방법으로, 접착층을 매개하여 전기적 도전성 금속층과 결합한다. 미국 특허 5,155,655는 하나의 유전 물질층이 두 개의 도전 호일과 함께 적층됨으로써 만들어지는 캐패시터의 제작 방법에 관해 설명한다. 캐패시터를 가장 효과적으로 하기 위해서, 이용된 유전 물질은 높은 접착력, 높은 유전 강도와 좋은 유연성과 같은 특성을 가지는 것이 중요하다.

캐패시터는 인쇄 회로 기판과 기타의 마이크로 전자장치에 공통으로 이용되는 소자이다. 상기 캐패시터는 회로 기판의 개별 소자로서, 전기적으로 연결되거나 회로 기판에 내장될 수 있다. 이것들 중에서, 다른 목적을 위해 회로 기판의 표면적을 극대화할 수 있는 내장형 캐패시터를 가지는 인쇄 회로 기판을 제작하는 것이 선호되었다. 캐패시터의 정전 용량은 주로 캐패시터층의 형태, 크기 그리고 절연 물질의 유전 상수에 의존한다. 종래 기술에서 유전 물질의 다양한 형태가 알려져 있다. 예컨데, 유전 물질은 공기, 진공과 같은 가스, 액체 또는 이것들의 조합물도될 수 있다. 각 물질은 고유의 독특한 특성을 지닌다.

인쇄 회로 기판용 캐패시터를 제작하는 데 있어서, 유리로 강화된 중합체 매트릭스(glass reinforced polymer matrix)와 같은 유전 물질이 사용되었다. 그러나, 이 경우에 캐패시터의 성능은, 캐패시터의 유연성과 도달 가능한 정전 용량을 저하시키는 유전 물질의 제한된 최소 두께, 금속 호일상의 결합 증강제(bond enhancer)의 효과, 낮은 유전 상수 및 약한 유전 강도와 같은 요소들에 의해 제한 되었다.

높은 유전 상수와 매우 얇은 유전층을 가지며, 이로써 캐패시터의 정전 용량과 유연성을 증가시키는 회로 기판용 캐패시터를 만드는 것이 바람직하다. 그러나, 그렇게 매우 얇은 유전층과 종종 관련되는 공통의 문제는 종래에 작은 기공이 형성되거나 기타의 구조적 결함이 나타난다는 것이다. 예컨데, 미국 특허 제 5,161,086호는 두 도전 호일층 사이에 하나의 얇은 유전 물질층을 가지는 캐패시터 적층에 대해 설명하고 있다. 상기 형태의 유전층은 기공의 형성이 매우 쉽고 결함과 복구에 많은 시간이 소모된다.

본 발명은 종래 기술의 문제점을 해결하는 캐패시터을 제공한다. 본 발명의 캐패시터는 한 쌍의 도전 호일과 한 쌍의 얇은 유전층을 포함하고, 각 도전 호일 표면 위에 하나의 유전층을 가진다. 상기 두 도전 호일은 유전층들이 하나의 동종 유전체를 형성하기 위해 서로 부착되도록 압축된다. 두 개의 얇은 유전층을 이용함으로써, 각 유전체 중 하나에서 나타나는 구조적인 기공은 다른 유전체가 덧붙여질때 채워진다. 두 유전층이 각각 다른 유전층의 기공과 부합하는 기공을 가지는 가능성은 매우 적다. 이것은 캐패시터의 신뢰도와 물리적 강도를 증가시키고 공정상 결함의 원인을 제거한다. 또한, 얇은 유전층은 높은 정전 용량과 보다 높은 열 전도도 및 캐패시터의 보다 좋은 유연성을 가진다. 상기 절연 유전층은 바람직하게 높은 유전 상수, 열 압력에 대한 높은 저항 및 낮은 수분 흡수력을 가지는 열가소성 중합체 또는 열경화성 중합체를 포함한다. 이와 함께, 상기 요인들은 종래의 캐패시터와 인쇄 회로 기판 기술을 넘어서는 성능과 비용의 현저한 개선을 제공한다.

본 발명은 한 쌍의 전기적 도전 호일, 한 쌍의 유전층, 각 호일 표면에 놓이는 하나의 유전층 및 서로 간에 붙어있는 유전층을 포함하는 캐패시터에 관한 것이다.

본 발명은 또한 전기적 도전 호일, 도전 호일 표면 위에 있는 제1 유전층, 제1 유전층 위에 있는 제2 유전층 및 제2 유전층 위에 있는 전기적 도전층을 포함하는 캐패시터에 대해 설명한다.

본 발명은 그 이외에 제1 유전층을 제1 도전 호일 표면에 부착하고, 제2 유전층을 제2 도전 호일 표면에 부착하고, 그 다음에 제1 및 제2 유전층을 서로 부착시키는 것을 포함하는 캐패시터 제작 방법에 대해 설명한다. 선택적으로, 보강층이 상기 부착 과정 이전에 제1 및 제2 유전층 사이에 삽입될 수 있다.

또한, 적어도 하나의 도전 호일 또는 도전층은 전기 회로의 일부분을 포함하는 캐패시터와 본 발명의 캐패시터를 포함하는 칩 캐리어, 마이크로 전자장치 또는 인쇄 회로 기판에 관하여 설명한다.

도 1은 한 쌍의 코팅되지 않은 도전 호일에 대한 개략도.

도 2는 각각의 표면 안쪽에 유전층을 가지는 한 쌍의 도전 호일에 대한 개략도.

도 3은 한 쌍의 부착된 유전층을 가지는 캐패시터에 대한 개략도.

도 4는 한 쌍의 유전층 사이에 보강층을 가지는 캐패시터.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 도전 금속 호일

4 : 도전 금속 호일

6 : 유전 물질

8 : 보강층

본 발명은 한 쌍의 도전 호일 또는 하나의 도전 호일과 하나의 도전층, 그리고 호일 또는 상기 도전 호일과 도전층 사이에 한 쌍의 부착된 유전층을 포함하는 캐패시터를 제공한다. 바람직한 실시예에서, 본 발명은 한 쌍의 도전 호일과 한 쌍의 유전층으로 구성되고, 금속 호일의 각 표면 위에 하나의 유전층이 있으며 상기 유전층은 서로 맞붙어지는 캐패시터를 제공한다. 도1 은 유전 물질을 부착하기 이전인 한 쌍의 도전 금속 호일(2,4)을 나타낸다. 도2 는 유전 물질층(6)이 부착된 각 금속 호일(2,4)을 나타낸다. 도2 에서 보여지는 바와 같이, 유전 물질(6)은 바람직하게 각 호일 전 표면 위에 실질적으로 균일한 층을 형성하면서 직접 호일(2.3)에 코팅된다.

본 발명의 캐패시터가 생산되는 한 공정은 액상 유전층을 도전 호일의 표면 위에 도포시킴으로써 이루어지는데, 상기 액상 유전층은 유전 물질과 용제로서 이루어진다. 상기 코팅은 롤(roll)에서 도전 호일의 웹(web)을 펴고, 그 다음에 유전 물질의 연속층을 도전 호일 표면 위에 제공함으로써 이루어진다. 닥터 블레이드(doctor blade). 슬랏 다이(slot-die), 리버스 롤(reverse roll)과 같은 측정 장치가 유전층의 두께을 조절할 수 있다. 유전층에 용제가 없는 경우에는, 도포 기술은 유전체가 쉽게 녹을 수 있는 경우에는 용해물 압출(melt extrusion), 유전체가 쉽게 증발되고 재응집될 수 있는 경우에는 증기 증착 또는 스퍼터링을 포함한다.

표면 중에서 한 면은 광택이 없는 마무리를 하고, 반대면은 광택이 있는 마무리를 하는 전착(electrodeposition)의해 준비된 호일의 경우, 유전층(6)은 광택이 있는 호일면 또는 광택이 없는 호일면 위로 코팅될 수 있다. 유전층과 도전 호일 사이에 강한 결합이 요구되는 경우, 유전체는 광택이 없는 호일면에 부착된다. 보다 낮은 종단 표면(덜 거친)이 요구되는 경우에는, 광택이 있는 호일 표면은 결합력을 증가시키는 보다 좋은 활성 표면을 만들도록 물리적 또는 화학적으로 처리될 수 있다.

유전체가 호일에 제공되거나 원하는 크기로 절단되면, 두 호일은 유전층이 서로 부착되어 하나의 캐패시터를 형성하도록 압축된다. 상기 캐패시터는 도3 에 도시되었다. 유전층이 부착된후, 잔존 용제를 유전 물질로 부터 증발시키고 부분 또는 전체적으로 유전체를 경화시키기 위해 캐패시터를 오븐 위에 올린다. 그 과정은 캐패시터를 약1 분 내지 약120 분 동안 약 100°F 내지 약 600°F 의 온도를 가함으로써 이루어진다. 상기 유전체는 캐패시터의 사용 목적에 따라 전체적 또는 부분적으로 경화된다. 경화가 적절히 완성된 후에, 캐패시터는 오븐에서 꺼내지고 냉각된다. 다른 실시예에서, 캐패시터는 먼저 액상 유전 물질을 도전 호일 표면에 인가하고, 그 다음에 상기 유전층을 경화시킴으로서 제작된다. 제1 유전층을 경화시킨 다음, 제2 유전층이 제1 유전층 위에 부착되고 그 다음에 경화된다. 이 제2 경화 단계 후에, 도전층은 호일로써 또는 종래의 기술로 잘 알려진 스퍼터링, 증발 또는 증기 증착 기술을 사용함으로써 제2 유전층 위에 제공된다.

유전층은 또한 고체판의 형태로 도전 호일에 제공될 수 있다. 한 실시예에서는, 제1 고체 유전층은 제1 도전 호일 표면 위에 적층되고, 제2 고체 유전층은 제2도전 호일 위에 적층되며, 그 다음에 제1 및 제2 유전층은 서로 적층된다. 다른 방법으로, 제1 도전 호일, 제1 고체 유전판, 제2 고체 유전판 그리고 제2 도전 호일은 열과 압력하에서 함께 샌드위치 모양으로 삽입되고 적층된다. 적층은 바람직하게는 약 210°C 내지 약 310°C, 보다 바람직하게는 약 230°C 내지 약 290°C의 온도에서 압축된다. 적층은 약 1분 내지 약 60분 동안, 바람직하게는 약 1분 내지 약 30분 동안 이루어진다. 바람직한 경우로, 압축은 진공하에서 적어도 29 수은 인치(inch of mercury)가 되고, 압력은 약 100psi 내지 약 400psi, 바람직하게는 125psi 내지 300psi에서 유지된다.

각 도전 호일 또는 도전층은 같은 금속으로 구성되거나 다른 금속으로 구성된다. 본 발명의 목적에 부합하는 도전 금속은 요구되는 용응 분야에 따라 달라진다. 도전 호일 또는 도전층은 바람직하게 구리, 아연, 황동, 크롬, 크롬산염(chromates), 티타늄 질화물(titanium nitride), 니켈, 실레인(silanes), 알루미늄, 스테인리스 철, 철, 금, 은, 티타늄 및 이것들의 조합물과 그 합금으로 이루어진 그룹으로부터 선택된 재료로 구성된다. 가장 바람직하게는, 도전 호일과 도전층은 구리로 구성된다. 도전 호일 또는 도전층은 바람직하게 약 0.5 내지 약 200 마이크론, 보다 바람직하게는 약 9 내지 약 70 마이크론의 두께를 가진다. 본 발명의 캐패시터에 이용되는 도전 물질은 광택이 있는 표면과 광택이 없는 표면으로 제작될 수 있다. 상기 도전 물질의 예는 미국 특허 제 5,679,230에 나타나 있고, 이것은 여기서 인용문으로써 구체화된다.

유전 물질(6)은 바람직하게 열경화성 중합체, 열가소성 중합체, 무기 혼합물또는 이것들의 조합물로 만들어진다. 특히, 유전층은 에폭시, 폴리에스테르, 공중합체(copolymer)를 포함하는 폴리에스테르, 방향성(aromatic) 열경화성 코폴리에스테르(copolyester), 폴리아릴린 에테르 및 캘리포니아 소재 허니웰 인터내셔널(Honeywell Internation Inc.of Sunnyvale)의 Flare^TM로서 얻을 수 있는 플루오르화 폴리아릴린 에테르, 폴리이미드(polyimides), 벤조클로로부탄〔Dow에서 싸이클로텐(Cyclotene)으로 얻을 수 있음〕, 액정 폴리머(Kuraray로 부터 얻을 수 있음), 앨릴화(allylated) 폴리피릴닌 에테르(Ashi chemical로부터 얻을 수 있음), 아민과 바륨 티탄산염(BaTiO₃), 보론 질화물(BN), 알루미늄 산화물(Al₂O₃), 실리카, 스트론튬 티탄산염(strontium titanate), 바륨(barium) 스트론튬 티탄산염, 석영 및 기타의 세라믹 또는 비세라믹과 같은 무기 재료 및 이것들의 조합물로 구성되는 그룹으로부터 선택된 재료를 포함한다. 방향성 열경화성 코폴리에스테르는 미국 특허 제5,439,541호 및 제 5,707,782호에서 설명된 것을 포함한다. 상기 재료들 중에서, 가장 바람직한 유전체는 액상 폴리이미드 중합체 또는 폴리이미드 중합체의 혼합물이다. 건성 고체 유전층은 상기 혼합물 중 하나로서 거의 100% 구성되거나, 그들의 혼합물 또는 다른 첨가물을 포함한다.

폴리이미드는 높은 전기 강도, 좋은 절연 특성, 높은 연화점(softening point)을 가지며 많은 화학 물질에 대해 비활성을 나타낸다. 바람직한 폴리이미드는 약 160°C 내지 약 320°C의 유리 천이 온도(glass transition temperature, Tg)를 가지며, 약 190 내지 270°C 정도의 유리 천이 온도가 바람직하다. 상기 유전층이 중합체 재료를 포함할 때, 그것은 또한 선택적으로 참가물(a filler)재료를 포함할 수 있다. 바람직한 첨가물로 대개 바륨 티탄산염, 보론 질화물, 알루미늄 산화물, 실리카, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염, 석영 그리고 다른 세라믹 또는 비세라믹 첨가물 및 이들의 조합물이 있다. 첨가물이 혼합되는 경우, 첨가물은 바람직하게 유전 물질의 약 5% 내지 약 80%, 보다 바람직한게는 약 10% 내지 약 50% 정도의 양으로 존재한다. 게다가, 유전층의 한쪽 또는 양쪽은 색을 손상하거나 유전체의 불투명성을 변화시키거나 또는 대비(contrast)에 영향을 미치는 색소 또는 염료를 포함할 수 있다.

상기 유전층은 바람직하게 중합체 두께의 조절과 균일성을 위해 액상 중합체 용액으로서 도전 호일에 가해진다. 상기 용액은 통상적으로 약 5,000 내지 약 35,000cp의 점도를 가지며, 약 15,000 내지 27,000cp의 점도가 바람직하다. 중합체 용액은 약 10 내지 60%, 바람직하게는 약 15 내지 30 wt%의 중합체를 포함하며, 용액의 잔존 부분은 하나 또는 그 이상의 용제를 포함한다. 중합체 용액에서 하나의 용제가 이용되는 것이 바람직하다. 유용한 용제로는 아세톤, 메틸-에틸 케톤, N-메틸 피롤리돈(N-methyl pyrrolidone), N,N 디메틸포마미드(N,N dimethylformamide),N,N 디메틸래스타미드(N,N dimethylacetamide) 및 이것들의 혼합물이 있다. 매우 바람직한 단일 용제는 N-메틸피롤리돈이다.

바람직하게, 상기 유전층은 약 2 내지 약 200 마이크론, 보다 바람직하게는 약 2 내지 약 100 마이크론 두께를 가진다. 상기 유전층은 적어도 밀(mil) 두께당 약 2000V 의 유전 강도를 가지고, 바람직하게는 밀 두께당 약 2000 내지 약10,000V, 보다 바람직하게는 밀 두께당 약 2000 내지 약 6000 V의 유전 강도를 가진다.

도4 는 본 발명의 다른 바람직한 실시예를 나타내는데, 여기서 캐패시터는 유전층에서 보강층(8)과 결합한다. 보강층(8)의 목적은 열적 편위(thermal excursion)와 화학 공정에서 발생하는, 특히 X,Y 평면에서의 치수 변화(dimensional change)를 감소시키는 데 있다. 보강층이 결합되는 경우에, 이 보강층은 두 코팅된 호일(2,4)을 부착하기 이전에 삽입되고, 호일의 각 층과 유전 물질이 함께 적층된다. 보강층으로 바람직한 재료는 대개 섬유 유리 직물(fiberglass cloth), 아라미드 지(aramid paper), 폴리벤조옥솔래이트 (polybenzoxolate, PBO)지(紙), 폴리벤조옥솔래이트 섬유 또는 이들의 조합물를 포함한다. 보강층의 바람직한 두께는 약 5 내지 약 200 마이크론이고, 약 10 내지 약 50마이크론이 보다 바람직하다.

본 발명의 바람직한 상기 실시예에서, 캐패시터의 바람직한 정전 용량은 적어도 약 250 ㎊/㎠이고, 보다 바람직하게는 약 250 내지 약 40,000 ㎊/㎠ 이다. 본 발명의 상기 정전 용량은 다양한 인쇄 회로의 응용에 이용될 수 있다. 예컨데, 그것들은 단단하거나 유연한 또는 단단하고 유연한 전기 회로, 인쇄 회로 기판 또는 칩 패키지와 같은 마이크로 전자장치와 결합되거나 내장될 수 있다. 일반적으로, 그것들은 도전 호일 층에서 제1 회로 패턴을 생성함으로써 이용된다. 제2 회로 패턴은 전자 증착, 스퍼터링, 기상 증착에 의한 도전 호일의 형태 또는 다른 방법에 의해 중합체 표면에 인가될 수 있다. 게다가, 반대 회로층을 전기적으로 연결하기위해 캐패시터에서 바이어스를 생성하는 것이 필요하다. 또한, 캐패시터의 이용은 부분적으로 또는 전체적으로 경화되는가에 의존한다.

일단 캐패시터가 형성되면, 회로 패턴은 공지의 에칭 기술을 이용하여 도전 호일층에서 만들어질 수 있다. 에칭에 있어서, 포토이미져블 레지스트 (photoimageable resist) 또는 액상 재료가 도전 호일층에 인가된다. 레지스트 위에 덮힌 음의 광 패턴(negative photo pattern)을 이용하는 경우에, 포토 레지스트는 원하는 회로 패턴을 생성하는 방사선에 노출된다. 그 다음에 이미지가 그려진 캐패시터는 원하지 않는 비노광 부분을 선택적으로 제거하기 위해 화학 작용을 일으키는 현상 막에 노출된다. 이미지가 그려진 캐패시터는 그 다음에 노출된 도전 층을 제거하기 위해 공지의 화학 식각 용기에 접촉되며, 이로써 최종적으로 원하는 도전성 패턴의 캐패시터가 남게 된다. 또한, 캐패시터 전체를 관통하는 구멍을 만들고 이것을 도전 금속으로 채움으로써 각 도전 금속층은 선택적으로 전기적 연결이 가능하다. 적층 단계는 최저 275°C에서 이루어지는 것이 바람직하다. 이 방법으로써, 본질적으로 기공없이 약 8 내지 약 12 마이크론 두께를 가지는 균일하고, 얇은 유전층을 얻을 수 있다. 이 결과로 적층물은 유연하게 되고 쉽게 가공될 수 있다. 코팅에서 결함이 발생하더라도, 도전 호일의 나머지 한 면의 코팅은 여전히 성능을 유지할 것이다. 캐패시터는 인쇄 회로 기판의 한 부분 또는 칩과 같은 마이크로 전자장치용 캐리어의 한 부분을 형성할 수 있다.

이하의 예시적인 실시예에서는 발명을 구체적으로 설명한다.

실시예1

전착된 35마이크론, 1온스, 0.64m 너비의 구리 호일의 한 롤(roll)은 언와인드 롤러(unwinded roller)위에 올려진다. 샘플 호일은 0.3m X 0.3m가 되도록 절단되고 무게는 호일의 기본 무게가 되도록 한다. 호일은 인장 롤러(tensioning roller)를 통과하여 오븐 위에 올려지고, 아이들러 롤러(idler roller)를 지나 리와인드 롤러(rewind roller) 위에 올려진다. 그 다음에 호일은 인치 너비당 4 파운드로 팽팽해진다. 오븐에 있는 적외선(IR) 열 소스는 세 개의 다른 구역에서 150°C, 232°C, 316°C로 설치되고 안정된다. 되감기 롤러(rewind roller) 위에 구동 모터가 작동하고 분당 1.2미터로 맞춰진다. 에지 가이드(edge guide)가 설치될 수 있으며 오븐을 통한 적당한 트래킹이 확인된다. 액상 폴리이미드 수지는 스텐인리스 철 혼합 용기에서 N-메틸피롤리돈과 함께 25% 고체, 약 20,000cp의 점도로 조절된다. 상기 폴리이미드 용액은 분산계에 공급되고, 약 50 마이크론의 박막은 유동 판의 광택이 나는 면에 부착되는데, 이것은 중력과 액상 중합체 점도를 분산력으로 이용함으로써 얻어진다.

닥터 블레이드는 두께 43 마이크론인 습식 박막을 생산하도록 조절되고, 그 결과 두께가 약 7.6마이크론인 건식 중합체 호일을 가지는 신축성있는 혼합물이 된다. 댐드 재료(dammed material)의 연속적인 액상 헤드 높이(head height)와 체적은 일정한 유연성을 가지는 합성 호일 두께와 공기 기포가 없는 호일을 유지하도록 닥터 블레이드 윗면에서 유지된다.

용제가 증발되고 중합체가 오븐에서 경화된다. 코팅된 호일이 오븐에 처음 들어가면, 초기 온도는 떨어진다. 일단 오븐에서 정상 상태 온도에 도달하면, 호일견본을 선택하여 코팅된 무게를 호일의 기본 무게와 비교함으로써 호일의 두께를 확인하는데, 여기서 무게를 호일의 두께로 변화하기 위해 폴리이미드 밀도가 이용된다. 분산된 폴리이미드의 비율과 상기 호일 위에 있는 닥터 블레이드의 높이는 본 측정에 기초하여 조절된다. 상기 과정은 원하는 호일 두께가 얻어질 때까지 반복된다. 캐패시터는 30분 동안 275°C와 150psi의 유압에서 상기 두 호일 조각을 적층시킴으로써 형성된다. 상기 압축은 진공하에서 28수은 인치가 된다. 본 방법에 의해 생산된 캐패시터는 2-3% 잔여 용제를 포함하는 반 경화된 폴리이미드와 함께 두 개의 금속 호일층을 포함한다. 상기 캐패시터는 크기별로 절단되고, 구리 부분에서 패턴이 나타나도록 진행된다. 그 결과의 캐패시터의 '중심부'는 가시적으로 관찰되며 그 다음에 약 500V에서 단락되는 가에 대해 전기적으로 점검된다. 결과의 캐패시터층은 적어도 250㎊/㎠의 정전 용량과 적어도 mil 두께당 2000V의 유전체 항복 전압을 가지게 된다.

실시예 2

중합체가 50 체적%의 바륨 티탄산염으로 채워지는 것을 제외하고 실시예 1의 과정이 반복된다. 적어도 100V/mil의 유전체 항복전압을 유지하면서, 정전 용량은 적어도 2.0㎋/㎠ 까지 증가한다.

실시예 3

10 마이크론 p-페닐린-2,6-벤조비속사졸 지가 코팅된 구리의 폴리이미드 표면들 사이에 적층되는 것을 제외하고 실시예 1의 과정이 반복된다. 결과물은 치수 안정성(dimensional stability)과 찢김 저항(tear resistance)을 증가시켰다. 정전용량은 적어도 약 100㎊/㎠ 이고 유전체 항복 전압은 적어도 2500V/mil이다.

실시예 4

폴리이미드가 50 체적%의 바륨 티탄산염으로 채워지는 것을 제외하고 실시예 3의 과정이 반복된다. 정전 용량은 적어도 약 500㎊/㎠ 이고 유전체 항복 전압은 적어도 1500V/mil이다.

실시예 5

보론 질화물이 첨가물 재료로 이용되는 것을 제외하고 실시예 2의 과정이 반복된다. 정전 용량은 적어도 약 325㎊/㎠ 이고 유전체 항복 전압은 적어도 1000V/mil이다.

실시예 6

적층이 300°C와 300psi에서 핫 롤 적층(hot roll lamination)을 이용함으로써 이루어지는 것을 제외하고 실시예 1의 과정이 반복된다. 그 결과물은 최종적인 경화를 얻기 위해 포스트(post) 적층 오프 베이크에 영향을 받는다.

실시예 7

압출 코팅기(extrusion coater)로 코팅되고 닙 롤러 공정(nip roller process)에 의해 적층되는 것을 제외하하고 실시예 1의 과정이 반복된다. 첨가물은 폴리이미드와 함께 밀려나온다.

실시예 8

호일의 광택이 있는 면은 폴리이미드에 대한 기계적 부착력을 증가시키기 위해 단괴(noddle)를 이용되는 것을 제외하고 실시예 1의 과정이 반복된다. 최대 단괴 크기는 잠재 실패의 높은 가능성을 피하기 위해 120마이크론 인치보다 작다

실시예 9

나노 섬유(PBO와 같은)가 30 체적% 까지 폴리이미드에 혼합되는 것을 제외하고 실시예 4의 과정이 반복된다. 이것은 치수 안정성과 찢김 저항을 증가시킨다. 상기 나노 섬유 펄스는 섬유 〔볼밀(ball mill)과 같음〕를 찢는 기계적인 방법을 이용하면서 폴리이미드와 함께 가공된다. 바륨 티탄산염은 높은 전단 혼합법(high shear mixture)을 이용하며 폴리이미드의 다른 부분과 혼합된다. 두 개의 성분이 함께 추가되고 낮은 전단 혼합기을 이용하여 혼합된다. 두 개의 첨가물과 함께 폴리이미드는 그 다음에 실시예 1의 방법을 이용하여 코팅된다.

실시예 10

1온스 구리 호일의 견본은 순차적으로 캡슐로 보호되는 구리 단괴의 추가로 광택이 없는 면 위에서 가공된다. 아연, 크롬산염 층은 무광택면과 광택면 양쪽에 부착된다. 무광택면에는 유기층이 흠을 방지하기 위해 부착되고, 광택면에는 감마-아미노-프로필 트라이에속시 시레인(gamma-amino-propyl triethoxy silane)이 폴리이미드에 대한 부착력을 증가시키기 위해 부착된다.

N-메틸 피롤리논(NMP)에 녹아 있는 폴리이미드 수지가 광택면에 부착된다. 블레이드 코팅기는 기포가 없는 균일한 코팅을 가능하게 한다. 용제가 증발되고, 수지는 오븐에서 경화된다. 이 코팅된 호일 2개은 30분 동안 275℃와 150psi의 수압에서 적층된다. 상기 압축은 진공하에서 적어도 28수은 인치에서 이루어진다. 그 결과의 적층물은 적당한 크기로 절단되고, 캐패시터용 구리에서 특정 패턴을 부과하는 공지의 제조 기술을 통해 가공된다. 이 과정은 산성 세정액과 워터 린스(water rinse)에 의한 구리의 표면 준비와 감광 레지스트의 도포에 의해 이루어진다. 원하는 패턴은 레지스트를 노출시키기 위한 자외선 노출 장치에 이용된다. 음성 반응 레지스트의 경우, 노출된 부분은 교차결합되고 현상되지 않을 것이며 에칭하는 동안 구리를 보호하게 된다. 나트륨 탄산염에 의해 현상을 하고, 구리에서 에칭이 이루어진 후에, 레지스트는 원하는 구리 패턴을 남기면서 수산화 칼륨을 이용하여 벗겨진다. 그 결과로 인해 캐패시터 중심부는 가시적으로 관찰되고 그 다음에 단락 여부에 대해 전기적으로 테스트된다. 이 높은 포텐셜 테스트는 직류 500V에서 이루어진다.

본 발명은 특히 바람직한 실시예를 참조하여 설명되고 묘사되었지만, 본 발명의 취지와 범위를 벗어나지 않으면서 다양한 변화와 변경이 가능한 것은 본 분야에 통상의 지식을 가진 자에 의해 용이하게 인식될 수 있다. 특허 청구 범위는 기술된 실시예와 전술한 대체예 그리고 그와 동등한 모든 예에 적용되도록 해석할될 수 있다.

본 발명은 종래 기술의 문제점을 해결하는 캐패시터을 제공한다. 본 발명의 캐패시터는 한 쌍의 도전 호일과 한 쌍의 얇은 유전층을 포함하고, 각 도전 호일 표면 위에 하나의 유전층을 가진다. 상기 두 도전 호일은 유전층들이 하나의 동종 유전체를 형성하기 위해 서로 부착되도록 압축된다. 두 개의 얇은 유전층을 이용함으로써, 각 유전체 중 하나에서 나타나는 구조적인 기공은 다른 유전체가 덧붙여질때 채워진다. 두 유전층이 각각 다른 유전층의 기공과 부합하는 기공을 가지는 가능성은 매우 적다. 이것은 캐패시터의 신뢰도와 물리적 강도를 증가시키고 공정상 결함의 원인을 제거한다. 또한, 얇은 유전층은 높은 정전 용량과 보다 높은 열 전도도 및 캐패시터의 보다 좋은 유연성을 가진다. 이와 함께, 상기 요인들은 종래의 캐패시터와 인쇄 회로 기판 기술을 넘어서는 성능과 비용의 현저한 개선을 제공한다.

Claims (29)

1. 한 쌍의 전기적 도전 호일과 한 쌍의 유전층을 포함하고, 상기 각 유전층은 상기 각 호일 위에 위치하고 서로 부착되는 것인 캐패시터.
2. 제1항에 있어서, 상기 유전층은 적어도 밀(mil) 두께당 약 2000V의 유전 강도를 가지는 것인 캐패시터.
3. 제1항에 있어서, 상기 유전층은 열경화성 중합체, 열가소성 중합체, 무기 재료 및 이들의 조합물로 구성되는 그룹으로부터 선택되는 재료를 포함하는 것인 캐패시터.
4. 제1항에 있어서, 상기 유전층은 에폭시, 폴리에스테르, 공중합체가 함유된 폴리에스테르, 폴리아릴린 에테르, 플르오르화 폴리아릴린 에테르, 폴리이미드, 벤조클로로부텐, 액정 중합체, 아릴화 폴리피릴린 에테르, 아민 및 이들의 조합물로 구성되는 그룹으로부터 선택되는 재료를 포함하는 것인 캐패시터.
5. 제1항에 있어서, 적어도 상기 유전층들 중에서 하나는 약 100%의 무기 재료를 포함하는 것인 캐패시터.
6. 제1항에 있어서, 적어도 상기 유전층들 중에서 하나는 세라믹, 바륨 티탄산염, 보론 질화물, 알루미늄 산화물, 실리카, 스트론튬 티탄산염, 바륨 스트론튬 티탄산염, 석영 및 이들의 조합물로 구성되는 그룹으로부터 선택되는 약 100%의 무기 재료를 포함하는 것인 캐패시터.
7. 제1항에 있어서, 상기 유전층들 중에서 적어도 한 유전층의 구성은 중합체와 첨가물(filler)로서 이루어지는 것인 캐패시터.
8. 제7항에 있어서, 상기 유전체의 상기 첨가물은 세라믹, 바륨 티탄산염, 보론 질화물, 알루미늄 산화물, 실리카, 스트론튬 티틴산염, 바륨 스트론튬 티탄산염, 석영, 비세라믹 첨가물 및 이들의 조합물로 구성되는 그룹으로부터 선택되는 것인 캐패시터.
9. 제1항에 있어서, 상기 유전층들 중에서 적어도 한 유전층은 중합체와 첨가물로 이루어 지는, 상기 첨가물은 유전층 부피의 약 5% 내지 약 80% 정도의 양을 나타내는 것인 캐패시터.
10. 제1항에 있어서, 상기 각 도전 호일은 약 0.5 내지 약 200 마이크론 두께를 가지는 것인 캐패시터.
11. 제1항에 있어서, 상기 각 유전층은 약 2에서 약 200마이크론의 두께를 가지는 것인 캐패시터.
12. 제1항에 있어서, 보강층이 유전층에 혼합된 것인 캐패시터.
13. 제1항에 있어서, 상기 유전층에 보강층을 더 포함하고, 상기 보강층은 유리 섬유, 종이, 폴리벤조옥솔래이트 지(紙)또는 이들의 조합물로 구성되는 것인 캐패시터.
14. 제1항에 있어서, 상기 도전 호일은 구리, 아연, 청동, 크롬, 크롬산염, 티타늄 질화물, 니켈, 실레인, 알루미늄, 스테인리스 철, 철, 금, 은, 티타늄 및 이들의 조합물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것인 캐패시터.
15. 제1항에 있어서, 적어도 약 250㎊/㎠의 정전 용량을 가지는 캐패시터.
16. 전기적 도전 호일, 도전 호일 표면에 있는 제1 유전층, 제1 유전층 위에 있는 제2 유전층 및 제2 유전층 위에 있는 전기적 도전층을 포함하는 캐패시터.
17. 제16항에 있어서, 상기 도전층은 스퍼터링, 증발 또는 증기 증착에 의해 상기 제2 유전층 위에 가해지는 것인 캐패시터.
18. 제16항에 있어서, 상기 도전층은 호일로 구성되는 것인 캐패시터.
19. 제1 유전층을 제1 도전 호일의 표면에 가하는 단계와, 제2 유전층을 제2 도전 호일 표면에 가하는 단계와, 그 다음에 제1 및 제2 유전층을 서로 맞붙이는 단계를 포함하는 캐패시터의 제조 방법.
20. 제19항에 있어서, 상기 제1 및 제2 유전층은 액체 상태에서 상기 제1 및 제2 도전 호일에 가해지는 것인 방법.
21. 제19항에 있어서, 상기 제1 및 제2 유전층은 액체 상태에서 상기 제1 및 제2 도전 호일에 가해지고 그 다음에 적어도 부분적으로 건조되는 것인 방법.
22. 제19항에 있어서, 상기 제1 및 제2 유전층은 시트의 형태로 상기 제1 및 제2 도전 호일에 적층되는 것인 방법.
23. 제19항에 있어서, 상기 제1 및 제2 유전층은 적층되어 서로 부착되는 것인 방법.
24. 제1항에 있어서, 상기 도전 호일 중에서 적어도 하나는 전기 회로의 한 부분을 포함하는 것인 캐패시터.
25. 제16항에 있어서, 상기 도전 호일 또는 도전층 중에서 적어도 하나는 전기 회로의 한 부분을 포함하는 것인 캐패시터.
26. 제1항의 캐패시터를 포함하는 인쇄 회로 기판.
27. 제16항의 캐패시터를 포함하는 인쇄 회로 기판.
28. 제1항의 캐패시터를 포함하는 마이크로 전자장치용 칩 캐리어.
29. 제16항의 캐패시터를 포함하는 마이크로 전자장치용 칩 캐리어.