KR20020010513A - 반도체 장치와 그 패키지 방법 - Google Patents

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니시가키 코지
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Abstract

본 발명의 반도체 장치의 반도체 칩은 고품질의 베어 칩(high-quality bare chip; HQC)을 쉽게 얻을 수 있으며 주변 환경에 영향을 받지 않으면서 품질을 유지할 수 있다. 반도체 칩을 밀봉하는 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극은 반도체 칩의 전극에 연결되고 각각의 전극은 장착될 대상에 연결될 장착용 영역과 테스트용 장치를 위한 테스트용 영역을 포함한다.

Description

반도체 장치와 그 패키지 방법{SEMICONDUCTOR DEVICE AND PACKAGE METHOD THEREOF}
발명의 배경
발명의 분야
본 발명은 반도체 장치에 관한 것으로, 특히 베어 칩(bare chip)과 그 패키지 방법에 관한 것이다. 본 출원은 본원에 참조되어 구체화된 일본 특허원 2000-225982호를 우선권으로 주장한다.
배경
지금까지, 고품질의 반도체 칩, 특히 고품질의 베어 칩(high-quality bare chip; 이하, HQC)과 HQC의 효율적인 획득이 최근 요구되고 있다. HQC를 얻는 방법이 도 1a 내지 도 1c를 참조하여 하기에 설명될 것이다. 도 1a 내지 도 1c는 종래의 HQC용 스크리닝 방법을 도시한다. 도 1a에 도시된 바와 같이, 먼저 반도체 웨이퍼(101)의 상태로 각각의 반도체 칩(103)에 대해 소정의 프로브 테스트가 수행된다. 그 다음, 반도체 웨이퍼(101)는 도 1b에 도시된 바와 같이 반도체 칩(103)으로 분할된다. 전극(104)은 이들 반도체 칩(103)의 표면에 형성되고 반도체 칩(103)의 거의 중심 라인 또는 반도체 칩(103)의 주변 에지에 대부분 형성된다. 그 다음, 반도체 칩(103)은 프로브 테스트의 결과에 기초하여 선택되고 번-인 테스트(burn-in test)용의 칩 트레이나 캐리어 소켓에 수용된다. 번-인 테스트(이하, BT로 칭함)는 HQC 전용 지그 및 장치를 사용하여 이들 칩에 대해 수행된다. 테스트를 받은 칩은 BT 칩 트레이(또는 캐리어 소켓)로부터 꺼내져서, 패키지화되어 출시된다.
도 1c는 장착용 기판(mounting substrate) 상에 장착된 칩의 단면도로서, 패키지 절차를 설명하는데 사용될 것이다. 반도체 칩(103)은 장착용 기판(102)에 직접적으로 장착되고, 반도체 칩(103) 상의 전극(103)은 본딩 와이어(105)를 통해 장착 기판(106) 상의 전극(106)과 연결된다. 그 다음, 반도체 칩(103)은 밀봉 수지로 밀봉되어 수지 밀봉 패키지(resin sealed package; 107)를 형성하게 된다.
패키지 되지 않은 칩, 즉 베어 칩이 스크리닝될 때, 종래 기술에서와 같이, 반도체 칩 또는 반도체 웨이퍼가 얇은 형상을 가지기 때문에 쉽게 부서지며 스크리닝 테스트에 사용되는 소켓, 프로브 또는 테스트기에 의해 손상을 받기 쉽다. 따라서, 테스트가 아주 섬세하게 수행되어야 하며, 이에 의해 테스트기의 시방서(specification)는 복잡하게 되고 테스트 비용이 높아지게 된다. 스크리닝 테스트는 프로브를 반도체 칩(103)의 전극(104)에 접촉함으로써 수행된다. 또한 전극(104)이 기판(102) 상에 베어 칩을 장착하기 위한 본딩 패드로서도 기능하기 때문에, 전극(104)의 표면은 프로브의 단부에 의한 손상을 받지 않아야 한다. 만약 전극(104)의 표면이 긁히게 되면, 전극 본딩은 벗겨지게 되고, 반도체 칩(103) 자체가 HQC인 경우에도, 반도체 패키지(106)는 결함이 있는 것으로 간주되어, 수율을 감소시키게 된다. 또한, 반도체 칩의 노광으로 인해, 칩(103)과 웨이퍼(101)는 수분 및 오염원과 같은 주변 요소에 의해 쉽게 영향을 받으며, 그 결과 HQC는 여간해서 시장에 보급되지 않게 되었다.
스크리닝되지 않았으며 HQC가 아닌 단일 반도체 칩을 내장하는 반도체 패키지의 결함율은 스크리닝 테스트 및 BT가 패키지의 형태로 반도체 칩에 대해 수행될 때 큰 문제점을 나타내지는 않는다. 그러나, 다수의 반도체 칩을 내장하는 반도체페키지인 다중칩 패키지(Multi Chip Package; 이하, MCP)의 경우, MCP를 구성하는 모든 반도체 칩이 항상 HQC인 것은 아니다. 즉, HQC인지 아닌지가 알려지지 않은 다수의 반도체 칩이 단일 반도체 패키지에 내장되는 경우, 결함의 잠재성을 가지고 있는 반도체 칩이 곱해지기 때문에 결함율은 크게 되어, MCP이 수율을 감소시키게 된다.
본 발명의 목적은 HQC 상태에 대한 테스트가 쉽게 수행될 수 있으며 주변 환경에 의해 영향을 받지 않고 그 품질을 유지할 수 있는 반도체 칩 및 장치와, 그 패키지 방법을 제공하는 것이다.
본 발명의 제 1의 양상은 반도체 칩을 수지로 밀봉한 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극을 포함하는 반도체 장치를 제공한다. 상기 수지 밀봉 패키지는 상기 반도체 칩의 전극에 연결된 장착용 영역과, 대상(object)을 장착하기 위한 영역, 및 테스트 장치를 연결하기 위한 영역을 포함한다.
상기 구성에 따르면, 저가의 테스트용 소켓 등을 사용하여 HQC를 선택하는 단계는 반도체 칩에 손상을 줄 염려 없이 수행될 수 있다. 보다 구체적으로 언급하면, 반도체 칩은 수지 밀봉 패키지에 내장되고 상기 수지 밀봉 패키지의 표면 상에 형성된 전극은 각각 테스트 영역과 장착용 영역으로 분할되어 패키지화 될 때 스크리닝 장치에 의해 전극이 스크래치되는 것을 방지한다. 반도체 칩이 수지 밀봉 패키지에 내장되고 개별적으로 테스트 과정에서 취급되는 경우, BT는 종래 기술에서와 동일한 방식으로 수지 밀봉 패키지에 대해 수행될 수 있다. 즉, 본딩 와이어에연결된 전극의 표면에 손상을 주지 않고 반도체 칩을 파손하지 않도록 아주 조심스럽게 수행되어야 할 종래 기술에서의 스크리닝 단계는 저비용으로 아주 쉽게 수행될 수 있다. 또한, 반도체 칩이 수지 밀봉 패키지에 내장되기 때문에, 수분 및 오염원과 같은 주변 환경에는 거의 영향을 받지 않으며, 종래 기술에서는 아주 어려웠던 그 보관 및 보존이 쉽게 된다.
하나의 반도체 칩을 내장하는 단일의 수지 밀봉 패키지가 사용될 때 수지 밀봉 패키지 상에 장착될 대상은 장착용 기판 또는 TCP(Tape Carrier Package)이다. 하나의 반도체 칩을 각각 내장하는 두 개 이상의 수지 밀봉 패키지, 즉 MCP의 경우, 하나의 수지 밀봉 패키지 상에 형성된 전극은 장착용 기판 또는 TCP에 차례로 장착된 다른 수지 밀봉 패키지에 장착된다.
본 발명의 제 2의 양상은 수지로 반도체 칩을 밀봉한 제 1의 수지 밀봉 패키지, 및 장착용 기판 상에 상기 제 1의 수지 밀봉 패키지를 밀봉한 제 2의 수지 밀봉 패키지를 포함하는 반도체 장치를 제공한다. 전극은 상기 반도체 칩의 전극에 연결될 영역, 대상을 장착하기 위한 영역, 및 테스트 장치를 연결하기 위한 테스트 영역을 포함하도록 상기 제 1의 수지 밀봉 패키지의 표면 상에 형성된다.
상기의 구성에 따르면, 장착용 영역과 테스트 영역을 구비하며 종래 기술에서의 반도체 칩의 위치에 수지 밀봉 패키지(제 1의 수지 밀봉 패키지)를 내장하는 HQC를 제공할 수 있다.
일본 특개평 제11-40617호는 반도체 칩을 테스트하기 위한 전극을 제공하는 기술을 개시하고 있다. 상기 기술은 이하 도 2를 참조하여 설명될 것이다. 도 2에도시된 바와 같이, 일본 특개평 제11-40617호에 개시된 기술은 반도체 칩을 장착하기 위한 TCP(Tape Carrier Package; 1010) 상에 형성된 테스트 패드(1014)를 활용한다. 접속 패드는 TCP(1010) 상에서 확장되고 반도체 칩의 전극에 연결된다. 도면 부호 1011은 테이프 최하부(tape basement)이고, 도면 부호 1011a는 유닛 영역이고, 도면 부호 1012는 배선 패턴이고, 도면 부호 1013은 외부 접속용 단자이고, 도면 부호 1015는 스프로켓 구멍(sprocket hole)이며, 도면 부호 1016은 레지스트막이다.
그러나, 이러한 구조에 따르면, 고정밀도의 핸들러 등이 약한 반도체 칩을 다루기 위해 사용되어야 하며, 종래 기술에서와 같이, 반도체 칩에 연결된 접속 패드가 테스트 패드로부터 떨어지는 경우, 반도체 칩의 스크리닝 테스트가 정확하게 수행되지 않을 가능성이 있다. 또한, 각각의 테스트 패드(1014)를 생성하는 단계가 새롭게 요구된다. 본 발명은 저비용으로 반도체 칩을 스크리닝하고 상기의 문제점을 유발하지 않으면서 고정밀도로 HQC를 획득하는 것을 가능하게 한다.
본 발명의 제 3의 양상에 있어서는, 제 1의 수지 밀봉 패키지 상에 형성된 전극이 테이프 기판 상에 형성된 배선 전극인 반도체 장치가 제공된다.
상기의 구조에 따르면, 제 1의 수지 밀봉 패키지가 형성될 때, 반도체 칩은 장착 재료(점착제)를 통해 상부에 배선 전극이 형성된 테이프 기판 상에 설치된다. 반도체 칩의 전극은 상기 배선 전극에 연결되며, 반도체 칩은 밀봉 수지로 밀봉된다. 따라서, 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극은 쉽게 그리고 효율적으로 제공될 수 있다.
본 발명의 제 4의 양상에 있어서는, 반도체 칩의 전극이 배선 본딩에 의해 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극에 연결되는 반도체 장치가 제공된다.
도 3a 내지 도 3c에 도시된 바와 같이, 솔더볼(301)을 사용하는 CSP(Chip Size Package)는 기판(302) 등의 팽창에 의해 생성되는 응력이 솔더볼(301)에 영향을 주는 것을 방지하기 위해 솔더볼(301)을 수지로 고정하는 언더필(underfilling; 303)에 의한 기술을 활용한다. 도면 부호 305는 패키지의 밀봉 영역과 솔더볼 사이의 경계를 나타낸다. 도면 부호 306은 솔더볼과 기판 사이의 경계를 나타낸다.
그러나, 이러한 언더필에 의한 기술에서 사용되는 수지가 솔더볼을 피복하도록 반도체 패키지와 기판 사이의 아주 좁은 공간을 충진해야 하기 때문에, 작고 고유동성의 충진재(filler)가 사용되어야만 한다. 결과적으로, 고비용의 수지가 사용되어야만 한다.
본 발명의 제 4의 양상에 따른 반도체 장치는 장착용 기판의 팽창에 의해 생성되는 응력을 장착용 기판에서 반도체 칩의 상부면까지 경감하기 위해 와이어 본딩을 활용한다. 즉, 본딩부의 상부면 상의 반도체 칩과 같이, 팽창율이 장착용 기판의 팽창율과 상당히 다른 부재가 없기 때문에, 본딩 와이어의 본딩부에 가해지는 응력은 적게 되고, 그 결과 패키지 신뢰성을 높일 수 있게 된다. 상기의 언더필재(underfiller)와 같이 고가의 수지가 밀봉 수지로서 사용될 필요가 없기 때문에, 제조 단가가 감소될 수 있다. 또한, 서로 연결될 수지 밀봉 패키지를 위치 지정(positioning)하고, 장착용 기판과 관련된 전극을 위치 지정하는 단계가 제거될 수 있다.
본 발명의 제 5의 양상은 제 1의 수지 밀봉 패키지의 표면 상의 전극이 와이어 본딩에 의해 장착용 기판 상의 전극과 연결되는 반도체 장치를 제공한다.
상기의 구성에 따르면, 장착용 기판의 팽창에 의해 생성되는 응력은 장착용 기판에서 반도체 칩의 상부까지 경감될 수 있다. 즉, 본딩부의 상부면 상의 반도체 칩과 같이, 팽창율이 장착용 기판의 팽창율과 크게 다른 부재가 존재하지 않는다. 따라서, 본딩 와이어의 본딩부에 가해지는 응력은 적게 되고 패키지 신뢰성은 향상된다. 본 발명에 따르면, 상기 언더필재와 같은 고가의 수지가 밀봉 수지로서 사용될 필요가 없고, 제조 단가는 감소될 수 있다. 또한, 서로 연결될 수지 밀봉 패키지를 위치 지정하고, 장착용 기판과 관련된 전극을 위치 지정하는 단계가 제거될 수 있다.
본 발명의 제 6의 양상은 반도체 칩의 전극과 제 1의 수지 밀봉 패키지의 표면 상의 전극이 플립칩 접속되는(flip-chip connected) 반도체 장치를 제공한다.
본 발명의 제 7의 양상은 제 1의 수지 밀봉 패키지의 표면 상의 전극과 장착용 기판 상의 전극이 서로 플립칩 접속되는 반도체 장치를 제공한다.
본 발명의 제 8의 양상에 따른 반도체 장치 패키지 방법은, 장착될 대상에 접속될 장착용 영역, 및 테스트 장치를 접속하기 위한 테스트용 영역으로 각각 구성된 전극에 반도체 칩의 전극을 접속하는 단계를 포함한다. 상기 방법은 또한 장착용 영역과 테스트용 영역으로 각각 구성된 전극이 표면에 노출되도록 상기 반도체 칩을 수지로 밀봉하여 제 1의 수지 밀봉 패키지를 형성하는 단계를 제공한다.또한, 테스트용 영역을 사용하여 제 1의 수지 밀봉된 패키지에 대해 번-인 테스트를 수행하고, 제 1의 수지 밀봉 패키지의 표면 상의 전극을 장착용 기판 상의 전극으로 연결하여 장착용 기판 상의 제 1의 수지 밀봉 패키지를 수지로 밀봉하여 이루어지는 제 2의 수지 밀봉 패키지를 형성하는 단계를 포함한다.
상기의 방법을 활용함으로써, 저가의 테스트용 소켓 등을 사용하여 HQC를 선택하는 단계는 반도체 칩에 손상을 주지 않으면서 수행될 수 있다. 더 상세히 기술하면, 반도체 칩은 수지 밀봉 패키지에 내장되고 수지 밀봉 패키지의 표면 상에 형성된 전극은 테스트용 영역과 장착용 영역으로 각각 분리되어 패키지화 될 때 스크리닝 테스트에 의한 전극의 긁힘(scratch)을 방지한다. 반도체 칩이 수지 밀봉 패키지에 내장되고 개별적으로 테스트시 다루어지기 때문에, BT는 종래 기술의 수지 밀봉 패키지와 동일한 방식으로 수행될 수 있다. 즉, 본딩 와이어에 연결된 전극의 표면을 긁지 않도록 그리고 반도체 칩을 파손하지 않도록 아주 주심스럽게 수행되던 스크리닝 단계는 저비용으로 아주 쉽게 수행될 수 있다. 또한, 반도체 칩이 수지 밀봉 패키지에 내장되기 때문에, 수분 및 오염원과 같은 주변 환경에 의해 거의 영향을 받지 않으며, 그 결과 그 취급, 보관 및 보존이 용이하게 된다. 따라서, 본 발명의 반도체 장치가 MCP에 사용되는 경우에도, 내장된 수지 밀봉 패키지(제 1의 수지 밀봉 패키지)는 BT가 수행된 HQC로서 간주될 수 있다. 따라서, MCP의 신뢰성이 향상되어, 그 수율을 향상시킬 수 있다.
본 발명의 제 9의 양상에 따른 반도체 장치 패키지 방법에 있어서, 반도체 칩의 전극과 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극은 와이어 본딩에의해 연결된다.
상기 방법을 활용함으로써, 장착용 기판의 팽창에 의해 생성되는 응력은 장착용 기판에서부터 반도체 칩의 상부면까지 경감될 수 있다. 즉, 본딩부의 상부면 상의 반도체 칩과 같이, 팽창율이 장착용 기판의 팽창율과 크게 다른 부재가 존재하지 않는다. 따라서, 본딩 와이어의 본딩부에 가해지는 응력은 적게 되고 패키지 신뢰성이 향상된다. 또한, 상기 언급된 언더필재와 같은 고가의 수지가 밀봉 수지로서 사용될 필요가 없기 때문에 제조 단가가 감소될 수 있다. 또한, 서로 연결될 수지 밀봉 패키지의 위치 지정, 및 장착용 기판과 관련된 전극의 위치 지정 단계가 제거될 수 있다.
본 발명의 제 9의 양상에 따른 반도체 장치 패키지 방법에 있어서, 제 1의 수지 밀봉 패키지의 표면 상의 전극과 장착용 기판 상의 전극은 와이어 본딩에 의해 연결된다.
상기 방법을 활용함으로써, 장착용 기판의 팽창에 의해 생성되는 응력은 장착용 기판에서부터 반도체 칩의 상부면까지 경감될 수 있다. 즉, 본딩부의 상부면 상의 반도체 칩과 같이, 팽창율이 장착용 기판의 팽창율과 크게 다른 부재가 존재하지 않는다. 따라서, 본딩 와이어의 본딩부에 가해지는 응력은 적게 되고 패키지 신뢰성이 향상된다. 또한, 상기 언급된 언더필재와 같은 고가의 수지가 밀봉 수지로서 사용될 필요가 없기 때문에 제조 단가가 감소될 수 있다. 또한, 서로 연결될 수지 밀봉 패키지의 위치 지정, 및 장착용 기판과 관련된 전극의 위치 지정 단계가 제거될 수 있다.
본 발명의 제 11의 양상에 따른 반도체 장치 패키지 방법에 있어서, 반도체 칩의 전극과 제 1의 수지 밀봉 패키지의 표면 상의 전극은 서로 플립칩 접속된다.
본 발명의 제 12의 양상에 따른 반도체 장치도 상기의 문제점을 해결하기 위해 제공된다. 본 실시예는 반도체 장치 패키지 방법으로서, 제 1의 수지 밀봉 패키지의 표면 상의 전극과, 장착용 기판 상의 전극이 서로 플립칩 접속되는 것을 특징으로 한다.
본 발명의 상기 및 다른 목적과, 이점 및 특징은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1a는 종래 기술의 반도체 장치의 구조와 그 패키지 방법을 도시하는 도면.
도 1b는 종래 기술의 반도체 장치의 구조와 그 패키지 방법을 도시하는 도면.
도 1c는 종래 기술의 반도체 장치의 구조와 그 패키지 방법을 도시하는 도면.
도 2는 종래 기술의 반도체 장치의 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 평면도.
도 3a는 종래 기술의 반도체 장치 패키지 방법, 특히 솔더볼을 사용하는 CSP의 구조를 도시하는 단면도.
도 3b는 종래 기술의 반도체 장치 패키지 방법, 특히 솔더볼을 사용하는 CSP의 구조를 도시하는 단면도.
도 3c는 종래 기술의 반도체 장치 패키지 방법, 특히 솔더볼을 사용하는 CSP의 구조를 도시하는 단면도.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 단면도.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 평면도.
도 5b는 본 발명의 일 실시예에 따른 반도체 장치 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 단면도.
도 6a는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 도시하는 평면도.
도 6b는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 도시하는 단면도.
도 7a는 본 발명의 다른 실시예에 따른 반도체 장치 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 평면도.
도 7b는 본 발명의 다른 실시예에 따른 반도체 장치 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 단면도.
도 8a는 MCP에 적용된 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 설명하기 위해 사용된 구조를 도시하는 단면도.
도 8b는 도 8a의 F-F' 라인을 따라 취해진 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 나타내는 TCP를 도시하는 단면도.
도 9b는 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 나타내는 TCP를 도시하는 단면도.
도 9c는 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 나타내는 TCP를 도시하는 단면도.
도 9d는 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 나타내는 TCP를 도시하는 단면도.
도 9e는 본 발명의 또 다른 실시예에 따른 반도체 장치 패키지 방법을 나타내는 TCP에 사용되는 테이프 기판의 구조를 도시하는 평면도.
♠도면의 주요 부분에 대한 부호의 설명♠
2 : 장착용 기판 3 : 반도체 칩
4 : 전극 5 : 제 1의 본딩 와이어
6 : 제 2의 본딩 와이어 7 : 제 1의 밀봉 수지
8 : 제 2의 밀봉 수지 11 : 제 1의 수지 밀봉 패키지
12 : 제 2의 수지 밀봉 패키지 13 : 장착용 재료(13)
15 : 전극 21 : 단자
91 : 테이프 기판 92 : 테스트용 영역
93 : 장착용 영역 94 : 전극
101 : 장착용 영역 102 : 테스트용 영역
제 1의 실시예
본 발명의 일 실시예에 따른 반도체 장치와 그 패키지 방법이 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 설명될 것이다. 본 발명에 따른 반도체 장치와 그 패키지 방법에 있어서, 장착용 기판 상에 장착될 반도체 장치는 제 1의 수지 밀봉 패키지로 칭해지고 장착용 기판 상에 이미 장착된 반도체 장치는 제 2의 수지 밀봉 패키지로 칭해진다. 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이고, 도 4b는 도 4a의 A-A' 라인을 따라 취해진 단면도이다. 도 4a에 도시된 바와 같이, 본 발명의 반도체 장치, 특히 제 1의 수지 밀봉 패키지(11)는 반도체 칩(도시되지 않음)을 내장하도록 수지로 반도체 칩을 밀봉하는 제 1의 밀봉 수지(7)와 표면 상에 형성된 장착용 영역(101)과 테스트용 영역(102)으로 각각 구성된 다수의 전극(4)으로 이루어진다. 전극(4)은 제 1의 수지 밀봉 패키지(11)의주변 에지부를 따라 설치된다. 장착용 영역(101)은 각 전극(4)의 외주부(outer portion)에 형성되며 테스트용 영역(102)은 각 전극(4)의 내주부(inner portion)에 형성되어 제 1의 수지 밀봉 패키지(11)를 장착용 기판(도시되지 않음) 상에 장착하기 위한 접속 거리를 줄이게 된다.
도 4b에 도시된 바와 같이, 제 1의 수지 밀봉 패키지(11)에 있어서, 반도체 칩(3)은 제 1의 밀봉 수지(7)로 밀봉된다. 제 1의 수지 밀봉 패키지(11)의 표면 상에 형성된 전극(4)과 반도체 칩의 전극(15)은 제 1의 본딩 와이어(5)에 의해 전기적으로 접속된다. 즉, 반도체 칩(3)의 전극은 제 1의 수지 밀봉 패키지(11)와 전극(4) 사이의 위치 관계와 유사하게 반도체 칩의 주변 에지부 상에 또한 설치된다.
본 발명의 반도체 장치가 장착용 기판 상에 장착되기 이전에 이렇게 패키지화 되기 때문에, 종래 기술에서와 달리, 칩에 손상을 주지 않으면서 저가의 테스트용 소켓을 사용하여 반도체 칩을 테스트할 수 있다. 본 발명의 반도체 장치가 미리 패키지화 되기 때문에, 오염원 등의 주변 환경에 의해 영향을 받지 않는다. 따라서, 그 취급, 보관 및 보존이 용이하게 된다.
또한, 전극(4) 각각은 본 발명의 반도체 장치에서 장착용 영역(101)과 테스트용 영역(102)인 두 영역을 포함한다. 테스트용 프로브의 단부는 테스트용 영역(102)과 접촉하고, 반도체 장치 및 장착용 기판(2) 사이의 접속은 장착용 영역(101)을 독립적으로 사용하여 수행될 수 있다. 이에 의해, 반도체 장치 제품의 전극이 테스트 단계에서 프로브의 단부에 의해 긁히는 것이 방지되고 본딩 단계에서 벗겨짐 등이 방지된다.
따라서, 본 발명의 패키지화된 반도체 장치는 BT 등의 스크리닝을 종래 기술보다 고정밀도로 수행할 수 있고 본딩부의 벗겨짐을 방지할 수 있게 되어, HQC가 효율적으로 얻어질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 패키지 방법이 도 5a 및 도 5b를 참조하여 하기에 설명될 것이다. 도 5a는 본 발명의 본 실시예에 따른 반도체 장치 패키지 방법을 도시하는 평면도이고, 도 5b는 도 5a의 B-B 라인을 따라 취해진 단면도이다. 도 5a에 도시된 바와 같이, 본 발명의 반도체 장치를 장착하기 위한 장착용 기판(2) 상에 다수의 단자(21)가 설치된다. 테스트용 프로브 또는 테스트용 소켓은 전극의 테스트용 영역(102)에 연결된다. 제 1의 수지 밀봉 패키지(1)의 전극(4)의 장착용 영역(101)은 각각의 제 2의 본딩 와이어(6)에 의해 장착용 기판 상의 단자(21)에 전기적으로 접속된다. 그 다음, 제 1의 수지 밀봉 패키지(11)와 단자(21)를 피복하도록 제 2의 밀봉 수지(8)가 장착용 기판(2) 상에 형성되고, 이에 의해 HQC가 장착용 기판(2) 상에 장착된다. 이렇게 하여, BT가 수행될 수 있는 베어 칩으로서 본 발명의 반도체 장치가 장착용 기판(2) 상에 장착된다. 반도체 장치는 전극 등의 박리를 방지하면서 HQC로서 취급될 수 있다.
장착용 기판 상에 장착되는 본 발명의 반도체 장치의 구조의 예시가 도 5b를 참조하여 하기에 설명될 것이다. 도 5b에 도시된 바와 같이, 단자(21)는 장착용 기판(2) 상에 마련되고 장착용 재료(13)를 통해 장착용 기판(2) 상에 설치된 제 1의 수지 밀봉 패키지(11)의 전극(4)에 제 2의 본딩 와이어(6)에 의해 전기적으로 접속된다. 제 1의 수지 밀봉 패키지(11)는 제 1의 밀봉 수지(7)로 반도체 칩(3)을 밀봉하고 반도체 칩(3)의 전극(15)은 제 1의 본딩 와이어에 의해 상기 전극(4)에 전기적으로 접속된다. 장착용 기판(2) 상에 장착된 제 1의 수지 밀봉 패키지(11)는 제 2의 본딩 와이어(6)와 함께 제 2의 밀봉 수지(8)로 밀봉되어 장착용 기판(2) 상에 장착되어, 제 2의 수지 밀봉 패키지(12)에 내장된다.
제 2의 실시예
본 발명의 다른 실시예에 따른 반도체 장치와 그 패키지 방법이 도 6a, 도 6b, 도 7a 및 도 7b를 참조하여 설명될 것이다. 도 6a는 본 발명의 실시예에 따른 반도체 장치의 구조를 도시하는 평면도이고 도 6b는 도 6a의 C-C' 라인을 따라 취해진 단면도이다. 도 6a에 도시된 바와 같이, 본 발명의 본 실시예에 따른 반도체 장치는 반도체 칩(도시되지 않음)을 내장하도록 반도체 칩을 수지로 밀봉하기 위한 밀봉 수지(7)와 표면 상에 형성된 장착용 영역(101)과 테스트용 영역(102)인 두 영역을 각각 포함하는 다수의 전극(4)으로 이루어진 제 1의 수지 밀봉 패키지(11)를 포함한다. 전극(4)은 두 그룹의 전극(4)이 빗 형상으로 서로 대면하도록 제 1의 수지 밀봉 패키지(11)의 표면 상에 형성된다. 제 1의 수지 밀봉 패키지(11)가 장착용 기판(도시되지 않음)에 장착될 때 접속 거리를 줄이기 위해서, 장착용 영역(101)은 각 전극(4)의 외주부에 형성되고 테스트용 영역(102)은 각 전극(4)의 내주부에 형성된다.
도 6b에 도시된 바와 같이, 제 1의 수지 밀봉 패키지(11)에서는 반도체 칩(3)이 제 1의 밀봉 수지(7)로 밀봉되고, 제 1의 수지 밀봉 패키지(11)의 표면 상에 형성된 전극(4)과 반도체 칩(3)의 전극(15)이 도전성 볼916)에 의해 서로 플립칩 접속된다. 즉, 도 6b에 도시된 본 발명의 반도체 장치는 반도체 칩(3)의 전극이 반도체 칩(3)의 표면 중심에 거의 정렬되는 중심 패드 레이아웃을 활용한다. 일 실시예에 있어서, 도전성 볼은 칩 전극을 제 1의 전극 영역에 접합시키기 위해 사용된다. 본 발명의 본 실시예에 따른 반도체 장치에서 활용된 반도체 칩의 패드 레이아웃은 반도체 칩(3)의 전극과 제 1의 수지 밀봉 패키지(11)의 전극(4)의 플립칩 접속을 위해 활용될 수도 있다.
본 발명의 다른 실시예에 따른 반도체 장치 패키지 방법은 도 7a 및 도 7b를 참조하여 설명될 것이다. 도 7a는 본 발명의 실시예에 따른 패키지 방법을 도시하는 평면도이고 도 7b는 도 7a의 D-D' 라인을 따라 취해진 단면도이다. 도 7a에 도시된 바와 같이, 장착용 기판 상의 다수의 단자(21)는 본 발명의 반도체 장치를 장착하기 위한 장착용 기판(2) 상에 설치된다. 테스트용 프로브 또는 테스트용 소켓은 각 전극(4)의 테스트용 영역(102)에 접속되고, BT에 의한 HQC로 알려진 제 1의 수지 밀봉 패키지(11)의 전극(4)의 장착용 영역(101)은 제 2의 본딩 와이어(6)에 의해 장착용 기판 상의 단자(21)에 전기적으로 접속된다. 그 후, 제 2의 밀봉 수지(8)가 장착용 기판 상의 단자(21)와 제 1의 수지 밀봉 패키지(11)를 피복하도록 장착용 기판(2) 상에 형성되어, 장착용 기판(2) 상에 HQC를 장착시키게 된다.
장착용 기판 상에 장착된 본 발명의 반도체 장치의 구조가 도 7b를 참조하여 설명될 것이다. 도 7b에 도시된 바와 같이, 전극(21)은 장착용 기판(2) 상에 형성되고 장착용 재료(13)를 통해 장착용 기판(2) 상에 설치된 제 1의 수지 밀봉 패키지(11)의 전극(4)에 제 2의 본딩 와이어(6)를 통해 전기적으로 접속된다. 제 1의 수지 밀봉 패키지(11)에서는, 반도체 칩(3)이 제 1의 밀봉 수지(7)로 밀봉되고, 반도체 칩(3)의 전극(15)과 상기 전극(4)은 도전성 볼(16)에 의해 서로 플립칩 접속된다. 장착용 기판(2) 상에 설치된 제 1의 수지 밀봉 패키지(11)는 제 2의 수지 밀봉 패키지(12) 내에 내장되도록 제 2의 본딩 와이어(6)와 함께 제 2의 밀봉 수지(8)로 밀봉되어 장착용 기판(2) 상에 장착된다.
제 3의 실시예
본 발명의 반도체 장치가 MCP에 적용되는 경우의 실시예가 도 8a 및 도 8b를 참조하여 설명될 것이다. 도 8a는 본 발명의 반도체 장치가 MCP에 적용되는 경우의 실시예의 단면도이다. 도 8a에 도시된 바와 같이, 제 2의 수지 밀봉 패키지(12)는 장착용 기판 또는 리드 프레임(14)에 장착되고, 제 1의 수지 밀봉 패키지(11)와 제 1의 수지 밀봉 패키지(11')는 장착용 기판 상의 전극에 접속된 리드 프레임(14) 상에 장착되어 제 2의 밀봉 수지(8)로 밀봉된다. 이때, 제 1의 수지 밀봉 패키지(11)와 제 1의 수지 밀봉 패키지(11')는 각각 반도체 칩(3)과 반도체 칩(3')을 내장하며, 그 구성은 상기 상술된 것과 동일하다. 제 1의 수지 밀봉 패키지(11)는 상기 상술된 바와 같이 두 개의 영역을 구비하는 전극(4), 제 1의 본딩 와이어(5), 제 2의 본딩 와이어(6), 제 1의 밀봉 수지(7) 및 칩 전극(15)을 포함한다. 제 2의 수지 밀봉 패키지(11')는 도 8b에 도시된 바와 같이 장착용 영역(81)과 장착용 영역(82)인 두 영역을 구비하는 전극(4')을 포함한다. 또한, 제 1의 본딩 와이어(5'), 제 2의 본딩 와이어(6'), 제 1의 밀봉 수지(7'), 및 칩 전극(15')이 마련된다.
본 발명의 반도체 장치가 MCP에 적용되는 경우, 제 1의 수지 밀봉 패키지(11)의 전극(4)은 제 2의 본딩 와이어(6)에 의해 제 1의 수지 밀봉 패키지(11)를 장착하는 제 1의 수지 밀봉 패키지(11')의 전극(4')에 연결된다. 제 1의 수지 밀봉 패키지(11')의 전극(4')과 리드 프레임(14)은 제 2의 본딩 와이어(6')에 의해 연결된다. 따라서, 본 발명의 반도체 장치를 MCP에 적용함으로써, 장착용 기판에 장착될 수지 밀봉 패키지(제 2의 수지 밀봉 패키지)에 내장될 수지 밀봉 패키지(제 1의 수지 밀봉 패키지)는 BT 등에 의해 스크리닝될 수 있다. 따라서, 상기 내장된 수지 밀봉 패키지(제 1의 수지 밀봉 패키지)는 HQC로 취급될 수 있고 종래의 COB(Chip on Board)보다 높은 신뢰성을 가질 수 있게 된다.
제 4의 실시예
또한, 본 발명의 반도체 장치에 있어서, 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극은 테이프 기판(tape substrate; 이하, TS) 상에 형성된 배선 전극에 접속될 수도 있다. 구체적으로는, 도 9a 및 도 9b에 도시된 바와 같이, 반도체 칩(3)은 테스트용 영역(92)과 장착용 영역(93)인 두 영역을 각각 포함하는 전극(94)(배선 전극)을 구비하는 TS(91) 상에 장착 재료(17)(접착제)를 통해 설치되고, 도 9c에 도시된 바와 같이, 전극(94)은 제 1의 본딩 와이어(5)에 의해 반도체 칩(3)의 전극(15)에 접속되며, 도 9d에 도시된 바와 같이, 반도체 칩은 전극(94)이 표면에 노출되도록 제 1의 밀봉 수지(7)로 밀봉된다. 장착용 기판(2) 상에는 전극(21)이 형성되고, 장착 재료(13)를 통해 장착용 기판(2)에 설치된 제 1의 수지 밀봉 패키지(11)의 전극(94)에 제 2의 본딩 와이어(6)에 의해 전기적으로접속된다. 도 9e는 테이프 기판(91)의 평면도이다. 도 9a는 도 9e의 E-E' 라인을 따라 취해진 단면도이다(장착용 재료(17)는 제외).
상기 상술된 바와 같이 제 1의 수지 밀봉 패키지(11)를 형성함으로써, 종래 기술에서와 같이 약한 반도체 칩이 사용될 때보다 스크리닝 테스트가 더 쉽고 신뢰성 있게 수행될 수 있고, 제 1의 수지 밀봉 패키지를 몰딩하는데 필요한 노동력이 TCP가 사용되기 때문에 경감된다. 또한, 수지 밀봉 패키지는 기판 상에 장착될 수도 있다. 따라서, 제 1의 수지 밀봉 패키지의 표면 상에 형성된 전극을 TS 상에 형성된 배선 전극에 접속함으로써, 제 1의 수지 밀봉 패키지의 제조 수율이 향상될 수 있다. 본 발명은, 장착될 대상과는 상관 없이, 테스트용 영역과 장착용 영역으로 각각 구성된 전극을 포함하는 제 2의 수지 밀봉 패키지와 제 1의 수지 밀봉 패키지를 구비하는 반도체 칩을 내장하는 반도체 장치와 그 패키지 방법을 제공한다.
상기 상술된 바와 같이, 본 발명의 반도체 장치와 그 패키지 방법은 반도체 칩을 파손할 염려 없이 저가의 테스트용 소켓 등을 사용하여 HQC에 대한 스크리닝 단계를 수행할 수 있게 한다. 구체적으로는, 반도체 칩은 수지 밀봉 패키지 내에 내장되고 수지 밀봉 패키지의 표면 상에 마련된 전극 각각은 테스트용 영역과 장착용 영역으로 분할되어, 패키지화 할 때 스크리닝 테스트에 의한 전극의 긁힘을 방지하게 된다. 반도체 칩이 수지 밀봉 패키지에 내장되고 테스트시 개별적으로 취급되기 때문에, 종래 기술의 수지 밀봉 패키지에서와 동일한 방식으로 BT가 수행될 수 있다. 즉, 본딩 와이어에 접속된 전극을 긁지 않고 반도체 칩에 손상을 주지 않도록 아주 조심스럽게 수행되어 왔던 스크리닝 단계가 저비용으로 쉽게 수행될 수 있다. 또한, 반도체 칩이 수지 밀봉 패키지에 내장되기 때문에, 수분이나 오염원과 같은 주변 환경에 영향을 받지 않으며, 보관 및 보존과 같은 취급이 용이하게 된다. 따라서, 본 발명의 반도체 장치가 MCP에 적용되는 경우에도, 내장될 수지 밀봉 패키지(제 1의 수지 밀봉 패키지)와 같이, 반도체 장치는 BT가 수행된 HQC로서 간주될 수 있다. 따라서, MCP의 신뢰성이 향상되어, 수율을 높일 수 있게 된다.
본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 취지와 범위를 벗어나지 않으면서 여러 수정예가 수행될 수 있을 것이다. 도면을 참조하여 설명된 바와 같이, 패키지 구조는 단지 본 발명의 예시이며, 본 발명의 범위는 특정 실시예에 제한되지 않는다. 따라서, 하기에 기재된 본 발명의 특허청구범위의 취지와 범위를 벗어나지 않는 다른 구조의 구성이 사용될 수도 있을 것이다.

Claims (20)

  1. 반도체 장치에 있어서,
    반도체 칩과,
    상기 반도체 칩의 표면 상의 칩 전극과,
    상기 반도체 칩을 밀봉하는 제 1의 수지, 및
    상기 칩 전극에 연결된 제 1의 전극 영역과 상기 제 1의 전극 영역에 연결된 제 2의 전극 영역을 포함하는, 상기 제 1의 수지의 표면 상의 제 1의 패키지 전극을 포함하는 제 1의 수지 패키지; 및
    상기 제 1의 전극 영역에 연결된 장착 대상(mounted object)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1의 전극 영역을 상기 장착 대상에 연결하는 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 1의 전극 영역은 상기 제 1의 수지 패키지의 에지를 따라 정렬되고,
    상기 제 2의 전극 영역은 상기 제 1의 전극 영역에 대해서 안쪽 위치에 정렬되는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 장착 대상의 제 1의 표면과 상기 제 1의 수지 패키지를 밀봉하는 제 2의 수지를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 칩 전극을 상기 제 1의 전극 영역에 연결하는 내부 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 칩 전극을 상기 제 1의 전극 영역에 연결하는 도전성 볼을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 1의 수지 패키지 상에 테이프 기판을 더 포함하고,
    상기 제 1의 패키지 전극은 상기 테이프 기판 상에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제 1의 전극 영역을 상기 장착 대상에 연결하는 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제 1의 전극 영역은 상기 제 1의 수지 패키지의 에지를 따라 정렬되고,
    상기 제 2의 전극 영역은 상기 제 1의 전극 영역에 대해 안쪽 위치에 정렬되는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 장착 대상의 제 1의 표면과 상기 제 1의 수지 패키지를 밀봉하는 제 2의 수지를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 칩 전극을 상기 제 1의 전극 영역에 연결하는 내부 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 칩 전극을 상기 제 1의 전극 영역에 연결하는 도전성 볼을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 장착 대상은 장착용 기판인 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 장착 대상은 제 2의 수지 패키지의 표면 상의 제 2의 패키지 전극인 것을 특징으로 하는 반도체 장치.
  15. 반도체 장치에 있어서,
    제 1의 반도체 칩과,
    상기 제 1의 반도체 칩의 표면 상의 제 1의 칩 전극과,
    상기 제 1의 반도체 칩을 밀봉하는 제 1의 수지, 및
    상기 제 1의 칩 전극에 연결된 제 1의 전극 영역과 상기 제 1의 전극 영역에 연결된 제 2의 전극 영역을 포함하는, 상기 제 1의 수지의 표면 상의 제 1의 패키지 전극을 포함하는 제 1의 수지 패키지와;
    제 2의 반도체 칩과,
    상기 제 2의 반도체 칩의 표면 상의 제 2의 칩 전극과,
    상기 제 2의 반도체 칩을 밀봉하는 제 2의 수지, 및
    상기 제 2의 칩 전극 및 상기 제 1의 전극 영역에 연결된 제 3의 전극 영역과 상기 제 3의 전극 영역에 연결된 제 4의 전극 영역을 포함하는, 상기 제 2의 수지의 표면 상의 제 2의 패키지 전극을 포함하는 제 2의 수지 패키지; 및
    상기 제 3의 전극 영역에 연결된 장착 대상을 포함하는 것을 특징으로 하는반도체 장치.
  16. 제 15항에 있어서,
    상기 제 1의 전극 영역을 상기 제 3의 전극 영역에 연결하는 배선을 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제 3의 전극 영역은 상기 제 2의 수지 패키지의 에지를 따라 정렬되고,
    상기 제 4의 전극 영역은 상기 제 3의 전극 영역에 대해서 안쪽 위치에 정렬되는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제 1의 수지 패키지와 상기 제 2의 수지 패키지를 밀봉하는 제 3의 수지를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 15항에 있어서,
    상기 장착 대상은 리드 프레임인 것을 특징으로 하는 반도체 장치.
  20. 반도체 장치 패키지 방법에 있어서,
    제 1의 전극 영역 및 상기 제 1의 전극 영역에 연결된 제 2의 전극 영역을포함하는 패키지 전극에 반도체 칩의 표면 상의 칩 전극을 연결하는 단계와;
    상기 패키지 전극이 제 1의 수지 패키지의 표면에 노출되도록, 상기 반도체 칩을 제 1의 수지로 밀봉하여 제 1의 수지 패키지를 형성하는 단계와;
    상기 제 2의 전극 영역을 사용하여 상기 제 1의 수지 패키지에 대해 번-인 테스트를 수행하는 단계와;
    상기 제 1의 전극 영역을 장착용 기판에 연결하는 단계; 및
    상기 장착용 기판의 표면과 상기 제 1의 수지 패키지를 밀봉하여 제 2의 수지 패키지를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 패키지 방법.
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