KR20010101189A

KR20010101189A - 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법

Info

Publication number: KR20010101189A
Application number: KR1020017007346A
Authority: KR
Inventors: 키무라아키히로; 이이다마코토; 하야미즈요시노리; 아이하라켄; 키무라마사노리
Original assignee: 와다 다다시; 신에쯔 한도타이 가부시키가이샤
Priority date: 1999-10-15
Filing date: 2000-10-05
Publication date: 2001-11-14
Also published as: JP4224966B2; EP1143045B1; WO2001027362A1; US6548035B1; TWI265984B; EP1143045A1; KR100788988B1; EP1143045A4

Abstract

CZ법에 의해 육성된 에피텍셜성장용 실리콘 단결정 웨이퍼에 있어서, 질소가 도프되고, 또한 전면 V-리치 영역이거나 또는 질소가 도프되고 면내에 OSF영역을 갖고, 또한 상기 OSF영역에 있어서 LEP밀도가 20개/㎠이하 또는 OSF밀도가 1×10⁴개/㎠ 이하인 실리콘 단결정 웨이퍼, 및 그 기판을 이용한 에피텍셜웨이퍼, 그리고 그들의 제조방법과 에피텍셜웨이퍼용에 적합한 기판의 평가방법, 질소를 도프한 CZ실리콘 단결정웨이퍼에 에피텍셜성장을 행할 때, 에피텍셜층에 발생하는 결정결함을 억제하고, 또한 우수한 IG능력을 갖는 에피텍셜웨이퍼용 기판 및 그 기판을 이용한 에피텍셜웨이퍼, 그리고 그들의 제조방법과 에피텍셜웨이퍼용에 적합한 기판의 평가방법이 제공된다.

Description

에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜 웨이퍼 및 이들의 제조방법 그리고 평가방법{SILICON SINGLE-CRYSTAL WAFER FOR EPITAXIAL WAFER, EPITAXIAL WAFER, METHODS FOR PRODUCING THEM, AND EVALUATING METHOD}

쵸크랄스키법(CZ법)으로 인상된 CZ실리콘 단결정중에 존재하는 그로운인 결함(Grown-in결함)은, 웨이퍼의 산화막내압특성을 열화시키거나 디바이스제작공정에 있어서 아이솔레이션 불량을 유발하는 것 등이 잘 알려져 있어, 이들을 회피하기 위해 여러가지 방법이 제안되고 있다.

예를 들면, CZ법의 인상중 그로운 인 결함을 저감시키는 방법이나, 웨이퍼에 수소나 아르곤분위기중에서의 고온아닐을 실시하여 표면결함을 소거시키는 방법, 그리고 에피텍셜층을 성장시킨 에피텍셜웨이퍼를 이용하는 방법 등이다.

또한, 최근 반도체소자의 고집적화에 따른 반도체중 결정결함, 특히 표면 및 표면근방의 결정결함의 저감이 중요하게 되고 있다. 이 때문에, 웨이퍼표면에서 결정성이 우수한 에피텍셜층을 형성한 에피텍셜웨이퍼의 수요는 날로 높아져가고 있다.

그러나, 에피텍셜웨이퍼를 이용해 디바이스를 제작하는 경우, 에피텍셜성장 외에 각종 열처리공정이 행해지는 것이 통상이다.

이들 공정중에 중금속 불순물 등의 오염이 있으면 디바이스특성이 현저히 열화해 버리기 때문에, 이와 같은 오염물 등은 에피텍셜층으로부터 가능한 배제하지 않으면 안된다. 따라서, 에피텍셜성장용 기판으로는, 게터링효과가 높은 기판이 요구된다.

게터링에는, 외인성 게터링(EG)과 진성 게터링(IG)이 있다. 대표적인 EG수법으로는, 기판의 이면에 폴리실리콘 막을 퇴적하는 폴리 백 실(polybackseal)이나 이면에 기계적인 데미지를 제공하는 수법이 있지만, 이들 수법은 발진 등의 문제점을 갖을 뿐 아니라 특별한 공정이 필요하게 되기 때문에 코스트면에서 매우 불리하였다.

한편, IG는 산소를 함유하는 CZ법 실리콘 웨이퍼에 열처리를 행하는 것에 의해 게터링싸이트로 되는 산소석출물을 기판의 벌크중에 발생시키는 것이다. 그러나, 에피텍셜 웨이퍼의 경우 기판에 원래 존재하고 있는 산소석출핵이 고온에서의 에피텍셜성장중에 소멸해버려, 그 후 디바이스열처리에서 산소석출물이 형성·성장하기 어렵기 때문에 게터링능력이 불충분하게 되는 문제가 있었다.

따라서, 종래 에피텍셜 웨이퍼의 제조에 있어서는, 보론을 고농도로 함유한기판(p⁺기판)이 게터링효과를 갖는 것을 이용하여, p⁺기판상에 저보론농도(p^-)의 에피텍셜층을 형성한 p^-/p⁺에피텍셜 웨이퍼가 이용되는 일이 많았다. 그러나, p⁺기판에 에피텍셜성장을 행하면 에피텍셜성장중에 고농도로 도프된 보론이 기판으로부터 기화하여 에피텍셜층에 취입되는 오토도핑이나, 보론이 기판표면으로부터 에피텍셜층 내에 고상외방확산에 의해 취입되는 문제가 있었다. 또한, 최근에는 CMOS디바이스용으로서 p^-기판을 이용한 에피텍셜웨이퍼의 수요가 높아지고 있어 게터링능력부족이 문제로 되고 있다.

더욱이, 가장 최근에는, CZ웨이퍼 표면근방의 그로운인 결함을 저감한 웨이퍼를 얻는 수법으로서, 고온아닐시 결함 소멸의 용이성을 향상시키기 위해 결정에 질소를 도프하고 그로운 인 보이드결함의 사이즈를 작게함으로써 보다 깊은 곳까지 아닐에 의해 결함을 소멸시키는 기술이나, 에피텍셜 웨이퍼에 있어서 질소를 도프한 결정을 기판으로 이용함으로써, 디바이스 열처리중 산소석출물의 형성을 촉진하고 BMD(Bulk Micro Defect)를 증가시켜 IG능력을 높인 에피텍셜 웨이퍼를 제조하는 기술 등, 질소도프한 결정의 특성을 살린 유효이용이 왕성하게 행해져 오고 있다.

이와 같은 질소도프결정을 에피텍셜성장기판에 이용하는 일례로서 특개평11-189493호 공보에 기재된 기술은, 질소를 10¹³atoms/㎤ 이상 도프하여 육성한 실리콘 단결정을 에피텍셜웨이퍼용으로 사용하는 것이다. 이것은, CZ법에 의한 단결정인상조건에 의해 링 형태로 발생하는 OSF(Oxidation induced Stacking Faults: 산화유기적층결함)영역을 함유하는 기판상에 에피텍셜층을 형성하면 OSF링 영역의 산소석출핵은 소실하지 않고, 에피텍셜형성후 디바이스제조공정에 있어서 효과적인 게터링싸이트로서 작용한다는 사실과, 단결정육성시 질소를 도프하는 것에 의해 OSF링 폭의 확대가 가능해져서 도프하는 질소의 량을 10¹³atoms/㎤ 이상으로 하면 게터링에 유효한 OSF의 핵을 단결정 전체에 균일하게 분산시키는 것이 가능하다는 사실에 기초한 것이었다.

그러나, 본 발명자들이 조사한 바에 의하면, 질소도프를 한 웨이퍼상에 에피텍셜층을 형성하면 에피텍셜층에 LPD(Light Point Defect: 레이저광을 이용한 웨이퍼 표면 검사장치에 의해 관찰되는 휘점결함의 총칭)라 불리는 디바이스에 의해 유해하게 되는 결함이 OSF영역상에 생기기 쉬운 것이 알려지게 되었다. 또한, 이 LPD는 질소농도가 높은 경우 특히 현저하게 관찰되는 것을 알 수 있었다. 즉, 전기 특개평11-189493호 공보에 기재된 기술을 그대로 이용하여 에피텍셜층을 형성하면, LPD가 다발한 에피텍셜웨이퍼가 제조되기 쉽게 되어 버린다. 따라서, 그 대책으로서 질소농도의 저감이 고려되지만, 질소농도를 저감하는 것에 의해 질소도프가 갖는 본래 2가지의 효과인, 보이드의 싸이즈 축소, 즉 아닐에 의한 결함 소멸효율의 향상효과와 산소석출의 촉진에 의한 IG능력의 향상효과가 약해지는 결과로 되어 버린다.

본 발명은, 반도체 디바이스제작에 이용되는 에피텍셜 웨이퍼용 기판으로서 적절한 실리콘 단결정 웨이퍼 및 그것을 이용한 에피텍셜 웨이퍼, 그리고 이들 웨이퍼의 제조방법에 관한 것이고, 나아가, 에피텍셜 웨이퍼용 기판으로서 적절한 실리콘 단결정 웨이퍼의 평가방법에 관한 것이다.

도 1(A)~(D)는, 질소농도가 다른 4매의 기판에 에피텍셜성장을 행한 후, 에피텍셜층에 전위루프가 발생한 영역(도중 사선부분)과 기판의 OSF밀도와의 관계를 나타내는 관계도이다.

도 2(A)~(C)는, 질소농도가 다른 3매의 기판에 에피텍셜성장을 행한 후, 에피텍셜층 표면에 발생한 LPD의 분포와 기판의 LEP밀도와의 관계를 나타내는 관계도이다.

도 3(A),(B)는, OSF링을 갖는 결정을 질소논도프, 질소도프로 인상한 경우의 OSF밀도와 LEP밀도와의 관계를 나타내는 관계도이다.

도 4(A),(B)는 질소도프(저농도)로 인상한 단결정봉의 결정 숄더로부터의 거리에 따른 OSF밀도와 LEP밀도와의 관계를 나타내는 관계도이다.

도 5(A),(B)는 질소도프(고농도)로 인상한 단결정봉의 결정 숄더로부터의 거리에 따른 OSF밀도와 LEP밀도와의 관계를 나타내는 관계도이다.

도 6은, 웨이퍼의 질소농도와 에피텍셜층 표면의 전위루푸 수(LPD)와의 관계를 나타내는 관계도이다.

도 7은, 웨이퍼의 질소농도와 에피텍셜층 표면의 SF 수(LPD)와의 관계를 나타내는 관계도이다.

도 8은, 실리콘 단결정에 있어서, 결정의 직경방향위치를 횡축으로 하고, 결정인상속도를 종축으로 한 경우의 질소논도프 결정의 그로운 인 결함영역의 분포도이다.

도 9는, 본 발명에서 사용한 CZ법에 의한 단결정 인상장치의 개략설명도이다.

본 발명은 이와 같은 문제점에 감안하여 행해진 것으로, 질소를 도프한 CZ실리콘 단결정웨이퍼에 에피텍셜성장을 행할 때 에피텍셜층에 발생하는 결정결함을 억제하고, 나아가 우수한 IG능력을 갖는 에피텍셜 웨이퍼용 기판 및 그 기판을 이용한 에피텍셜웨이퍼, 그리고 그들의 제조방법을 제공함과 동시에, 이와 같은 에피텍셜웨이퍼용에 적절한 기판의 평가방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명에 의하면, CZ법에 의해 육성된 에피텍셜 성장용 실리콘 단결정웨이퍼에 있어서, 질소가 도프되고, 또한 전면 V-리치영역인 것을 특징으로 하는 실리콘 단결정웨이퍼가 제공된다.

이와 같이, CZ법에 의해 질소가 도프된 실리콘 단결정봉을 가공하여 얻어진 전면이 V-리치영역인 실리콘 단결정 웨이퍼는, 에피텍셜성장시 에피텍셜층에 발생하는 결정결함을 억제하는 것이 가능하고, 나아가 우수한 IG능력을 갖는 에피텍셜성장용에 적절한 실리콘 단결정웨이퍼이다. 따라서, 디바이스제작상의 영향이 거의 없게 되고, 디바이스의 생산수율, 또는 품질특성을 향상시키는 것이 가능한 실리콘 단결정웨이퍼로 된다.

그리고, 본 발명에서는, CZ법에 의해 육성된 에피텍셜 성장용 실리콘 단결정웨이퍼에 있어서, 질소가 도프되고 면내에 OSF영역을 갖고, 또한 상기 OSF영역에 있어서 LEP밀도가 20개/㎠ 이하인 것을 특징으로 하는 실리콘 단결정웨이퍼가 제공된다.

더욱이, 본 발명에서는, CZ법에 의해 육성된 에피텍셜성장용 실리콘 단결정웨이퍼에 있어서, 질소가 도프되고 면내에 OSF영역을 갖고, 또한 상기 OSF영역에있어서 OSF밀도가 1×10⁴개/㎠ 이하인 것을 특징으로 하는 실리콘 단결정 웨이퍼가 제공된다.

이와 같이 하는 것에 의해, 에피텍셜층을 형성한 경우, LPD의 발생을 억제하는 것이 가능하다.

이들의 경우, 질소의 농도가 2×10¹³/㎤~1×10¹⁴/㎤인 것이 바람직하다.

이와 같이, 질소농도를 2×10¹³/㎤ 이상으로 하면, 에피텍셜층을 형성한 후에도 충분한 BMD를 얻는 것이 가능하고, 디바이스제조공정에서 효과적인 게터링 싸이트로서 작용하도록 된다. 또한, 질소농도를 1×10¹⁴/㎤ 이하로 하면, 에피텍셜층의 LPD발생을 효과적으로 억제하는 것이 가능하다.

그리고 본 발명에서는, 상기 중 어떠한 실리콘 단결정 웨이퍼 표면에 에피텍셜층을 형성한 것인 것을 특징으로 하는 에피텍셜웨이퍼도 제공된다.

이와 같이 결정결함이 제어된 실리콘 단결정 웨이퍼 표면에, 에피텍셜층을 형성하면 LPD가 매우 적고, 나아가 기판의 벌크중에는 질소도프의 효과에 의해 충분한 밀도의 BMD를 갖고 우수한 게터링능력을 갖는 고품질의 실리콘 에피텍셜웨이퍼를 얻는 것이 가능하다. 따라서, 디바이스 열처리중에 산소석출물의 형성을 촉진하고 BMD를 증가시켜 IG능력을 높인 실리콘 에피텍셜웨이퍼로 된다.

또한, 본 발명에서는, 질소가 도프되고 에피텍셜층이 형성된 실리콘 단결정 웨이퍼중의 BMD가 1×10⁸/㎤ 이상이고, 또한 에피텍셜층 표면의 싸이즈가 0.11㎛ 이상인 결함밀도가 0.11개/㎠(20개/직경 6인치 웨이퍼) 이하인 것을 특징으로 하는 에피텍셜웨이퍼가 제공된다.

다음으로, 본 발명에서는, 쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정전면이 V-리치영역으로 되는 조건으로 인상하는 것을 특징으로 하는 에피텍셜성장용 실리콘 단결정 웨이퍼의 제조방법이 제공된다.

이와 같이, 질소를 도프하면서 결정전면이 V-리치영역으로 되는 제조조건으로 인상하면, 제어폭이 넓고 제어도 용이하며 또한, 고속으로 결정을 성장시킬 수 있기 때문에 고생산성을 유지하여 에피텍셜성장용 실리콘 단결정웨이퍼를 고수율로 제조하는 것이 가능하다.

그리고 이 경우, 구체적으로 결정전면이 V-리치영역으로 되는 인상조건은, OSF영역이 결정외주부로부터 외측에서 소멸하도록 결정육성시 V/G(여기서, V: 인상속도[mm/min], G: 고액계면근방에서 성장방향의 결정온도구배[℃/mm]로 함)를 제어하는 것이 바람직하다.

또한, 본 발명에 의하면, 쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정의 중심위치가 V-리치영역으로 되고, 또한, 결정의 외주부가 OSF영역으로 되도록 인상한 후, 상기 OSF영역을 제거하는 에피텍셜 성장용 실리콘 단결정 웨이퍼의 제조방법이 제공된다.

이와 같이 OSF영역이 완전히 배제되지 않아도, 결정의 외주로부터 약 20mm중심으로 들어온 위치까지에서 OSF의 발생을 억제하고, 그 후 단결정봉의 가공시 이영역을 삭제하는 것에 의해 에피텍셜 성장용에 적절한 실리콘 단결정웨이퍼를 제조하는 것이 가능하다.

그리고, 이들의 경우, 결정육성시 1000~900℃ 온도대의 냉각속도를 0.8℃/min 이하로 하는 것이 바람직하다.

또한, 쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정의 중심위치가 V-리치영역으로 됨과 동시에 OSF영역을 갖도록 인상하고, 또한 1000~900℃ 온도대의 냉각속도를 0.8℃/min 이하로 하는 것이 가능하다.

이와 같이, 제조비용 등을 고려하여 OSF영역을 갖는 결정을 사용하는 경우는, 1000~900℃의 온도대 근변을 냉각하면 OSF의 밀도는 변화하지 않지만, OSF핵의 형태가 변화하여 질소도프결정의 OSF 위치에 발생하는 LEP(Large Etch Pit)를 제어하는 것이 가능하고, 나아가서는 에피텍셜층의 LPD의 발생을 방지하는 것이 가능하다.

그리고, 본 발명에서는, 전기 제조방법에 의해 제조된 실리콘 단결정 웨이퍼에 IG열처리를 실시하는 것을 특징으로 하는 에피텍셜성장용에 적절한 실리콘 단결정웨이퍼의 제조방법이 제공된다.

이와 같이 에피텍셜층을 형성하기 전 결정결함이 제어된 실리콘 단결정웨이퍼에 이른바 IG열처리를 가하면, 질소도프의 효과에 의해 기판표면에 형성되는 DZ층을 질소 논도프에 비해 깊이 형성하는 것이 가능하기 때문에, 디바이스에 보다 적절하게 됨과 동시에, 그 표면에 형성되는 에피텍셜층의 결정성을 매우 양호한 것으로 하는 것이 가능하다.

또한, 본 발명에서는, 전기 어떠한 제조방법에 의해 제조된 실리콘 단결정웨이퍼 표면에 에피텍셜층을 형성하는 것을 특징으로 하는 에피텍셜웨이퍼의 제조방법이 제공된다.

이와 같이 하면, 결정결함이 없는 고품질 에피텍셜층을 갖고 BMD를 증가시켜 IG능력을 높인 에피텍셜웨이퍼를 제조하는 것이 가능하다.

더욱이, 본 발명에 의하면, 쵸크랄스키법을 이용해 질소도프를 하여 제조된 실리콘 단결정봉의 양단으로부터 웨이퍼를 절출하고 이 양 웨이퍼에 선택에칭을 행하여 웨이퍼 표면에 발생한 LEP밀도를 측정하거나, 또는 열산화처리를 실시한 후 선택에칭을 행하여 웨이퍼 표면에 발생한 OSF밀도를 측정하는 것에 의해, 이 양 웨이퍼를 절출한 나머지 실리콘 단결정봉으로부터 제작되는 실리콘 단결정웨이퍼에 성장시키는 에피텍셜층 표면의 결정결함발생의 유무를 평가하는 것을 특징으로 하는 에피텍셜웨이퍼용 실리콘 단결정웨이퍼의 평가방법이 제공된다.

이와 같이 하여 에피텍셜웨이퍼용 실리콘 단결정 웨이퍼를 평가하면, 웨이퍼가공전의 단계에서 양호 불량의 판정이 가능하게 되고, 불량품을 웨이퍼가공, 에피텍셜성장시키는 일이 없게 되고, 전체적으로 대폭 비용의 개선을 행하는 것이 가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 질소도프를 행하여 전면(全面) V-리치영으로 하고, 또는 면내에 OSF영역을 갖고 그 영역내의 결정결함을 저밀도로 하는 조건으로 단결정을 인상하는 것에 의해, 에피텍셜성장에 적절한 실리콘 단결정웨이퍼를 안정하게 고수율 및 고생산성으로 제작하는 것이 가능하다. 더욱이 이 실리콘 단결정웨이퍼 표면에 에피텍셜층을 형성하면, 층내에 발생하는 결정결함을 억제하고 디바이스열처리중에 산소석출물의 형성을 촉진하고 BMD를 증가시켜 IG능력을 높인 실리콘 에피텍셜웨이퍼를 용이하게 제조하는 것이 가능하다.

이하, 본 발명에 대한 실시형태를 도면에 기초하여 상세히 설명하지만, 그 설명에 앞서, CZ결정의 인상조건과 그로운 인 결함영역과의 관계에 대해 설명해 둔다.

먼저, CZ실리콘 단결정을 인상할 때, 결정중에 취입되는 점결함에는, 원자공공(Vacancy)과 격자간 실리콘(Interstitial-Si)이 있고, 이 양 점결함의 농도는 결정의 인상속도 V(성장속도)와 결정중 고액계면 근방의 온도구배 G와의 관계(V/G)로 부터 결정되는 것이 알려져 있다. 그리고, 실리콘 단결정에 있어서, 원자공공이 많이 취입된 영역은 V-리치 영역이라 부르며, 실리콘 원자의 부족으로부터 보이드(Void)형 그로운 인 결함이 많이 존재한다. 한편, 격자간 실리콘이 많이 취입된 영역은 I-리치 영역이라 부르며, 실리콘 원자가 여분으로 존재하는 것에 의해 발생하는 전위에 기인하여 전위 클러스터 등의 결함이 많이 존재한다.

또한, V-리치 영역과 I-리치 영역 사이에는, 원자의 부족이나 여분이 적은 N영역(Neutral영역)이 존재하는 것이 알려져 있고, 더욱이 이 N영역중에는 산화유기적층결함(Oxidation-indused Stacking Fault: 이하, OSF라 약기함)이 링 형태로 발생하는 OSF영역(OSF링 영역, 링 OSF영역이라고도 불림)의 존재가 확인되고 있다.

도 8은, 종축을 결정인상속도, 횡축을 결정중심으로부터의 거리로 한 경우, 질소논도프 결정의 그로운인 결함영역의 분포도를 모식적으로 나타낸 것이다. 이 결함영역의 분포형상은, 결정의 인상조건이나 결정성장장치의 로내구조(핫존:HZ) 등을 조정하여 V/G를 제어함으로써 변화시키는 것이 가능하다.

도 8로부터 알 수 있는 바와 같이, 일반적으로 결정의 인상속도를 높이는 것에 의해 OSF영역이 결정의 외주측으로 이동하고, 바로 결정의 외주부로부터 소멸하여 전면 V-리치영역의 결정으로 된다. 반대로, 인상속도를 낮추면 OSF영역은 결정의 중심측으로 이동하고 바로 결정의 중앙부에서 소멸하여 N영역을 거쳐 전면 I-리치 영역의 결정으로 된다.

또한, 질소를 도프한 경우, OSF영역이나 N영역의 폭이나 영역의 경계위치가 변화하는 것이 보고되고 있다(1999년 춘계 제46회 응용물리학 관계 연합강연회 예고집No.1, p.471,29aZB-9, 반전타).

따라서, 질소도프 결정에 있어서, OSF영역을 제어하는 경우 질소도프 결정 육성시 V/G와 결함영역분포와의 관계를 참고하여 행하면 좋다.

본 발명자들은, 질소도프된 웨이퍼에 에피텍셜층을 형성하면 발생하기 쉬운 LPD와 에피텍셜층을 형성하는 실리콘 단결정 웨이퍼(이하, 간단히 기판이라 함)의결함영역(그로운 인 결함의 분포)과의 관계에 대해 예의 연구한 결과, 이하와 같은 새로운 사실을 얻어 본 발명에 도달한 것이다.

(1) LPD와 OSF밀도와의 관계에 대해서

먼저, 질소도프된 기판에 에피텍셜성장을 행하고, 그 에피텍셜층 표면에 발생한 LPD의 실체를 조사하기 위해 에피텍셜층 표면을 선택에칭한 후 에피텍셜층 형성직후 LPD에 상당하는 부분을 광학 현미경으로 관찰하였다. 그 결과, 주로 전위루프와 에피적층결함(Epi Stacking Fault: 이하 SF라 약기함)이 존재하고 있고, 이들은 선택에칭후 레이저광을 이용한 웨이퍼 표면검사장치를 이용해 관찰하면, 싸이즈가 다른 LPD(싸이즈가 작은 것이 전위루프이고, 큰 것이 SF)로서 분리관찰할 수 있는 것을 알았다.

더욱이, 이 전위루프는 기판의 OSF링 영역에만 발생하고, 그 OSF밀도와 관계가 있는 것을 실험적으로 확인하였다.

도 1은, 질소농도가 다른 4매의 기판에 에피텍셜성장을 행한 후 에피텍셜층이 전위루프가 발생한 영역(도중 사선부분)과 OSF밀도와의 관계를 나타낸 것이다. OSF밀도의 측정은, 상기 4매의 기판과 동일사양의 웨이퍼에 에피텍셜성장을 행하지 않고 1150℃에서 100min의 열산화처리를 실시한 후 선택에칭을 행하고 광학 현미경에 의해 OSF수를 카운트하여 OSF밀도를 산출하였다. 이 도 1로부터, OSF밀도가 10000개/㎠ 이상인 영역에만 전위루프가 발생하고 있는 것을 알았다.

(2) LPD와 LEP의 관계에 대해서

질소를 도프한 결정은, 통상은 전위클러스터가 발생하는 일이 없는 비교적 고속의 인상속도로 인상하고 있는 것에도 관계없이, 결정의 주변 등에 전위클러스터라 생각되는 세코에치후의 에치피트(Large Etch Pit: 이하 LEP라 약기함)이 존재하고 있고, 이와 같은 기판을 이용하여 에피텍셜층을 형성하면 LEP가 존재하는 영역에 LPD가 발생하는 것이 다른 실험으로부터 확인되었다(도 2참조).

여기서, LEP가 존재하고 있어도 그 밀도가 20개/㎠ 이하인 영역에서는, 에피텍셜층의 표면에 LPD가 발생하지 않는 것도 확인되었다.

더욱이, OSF링 영역에 LEP가 관찰되는 경향이 있는 것으로부터, OSF링을 갖는 결정을 질소논도프, 질소도프 각각에서 인상하여 OSF와 LEP의 관계에 대해 조사하였다. 그 결과, 도 3에 나타난 바와 같이, 질소가 논도프인 경우, OSF밀도가 높아도 LEP는 발생하지 않았다. 그러나, 질소를 도프한 결정에서는, OSF가 발생하고 있는 영역 중 비교적 OSF의 밀도가 높은 위치에서 LEP가 고밀도로 발생하고 있었다. 결국, 이 LEP는 질소도프 결정 특유의 결함인 것을 알 수 있었다.

이에, LEP를 제어하는 조건에 대해 검토하였다. 먼저, LEP의 발생에 대한 결정성장중 열이력의 영향을 조사하기 위해, 질소를 3.9×10¹³[/㎤], 및 1.2×10¹⁴[/㎤]도프하여 결정을 육성하였다. 또한, 이 질소농도는 인상결정의 숄더위치에서의 계산치이고, 원료다결정 실리콘 중으로의 질화실리콘막 부착 웨이퍼의 투입량과 질소의 편석계수(0.0007)로부터 산출한 것이다. 또한, 이 결정의 육성시, 숄더로부터50cm까지는 성장속도 1.0[mm/min]으로 인상하고, 그리고 50cm의 위치에서 0.4[mm/min]로 급격히 저하시켜 결정의 열이력을 변화시키는 인상속도 급변실험을 행하였다. 그 결과, 어떠한 결정도 약 1000℃~900℃(결정의 숄더로부터 32.5~37.5cm]에서 LEP의 밀도가 격감하고, 에피텍셜층에 LPD가 발생하는 하한치로 볼 수 있는 20/㎠정도로부터 거의 0/㎠까지 억제되고 있는 것을 확인할 수 있었다(도 4, 도 5참조).

결국, 질소도프결정의 OSF위치에 발생하는 LEP는, 약 1000~900℃온도대를 서냉하는 것에 의해 억제가 가능한 것을 알았다. 그리고, 그 냉각속도로는, 약 100℃의 온도폭이 50mm의 결정길이에 상당하고, 그 사이를 0.4mm/min의 인상속도로 인상한 것으로부터 산출하는 것에 의해 약 0.8[℃/min] 이하로 하면 좋은 것이 도출되었다. 그 메카니즘으로는, 1000~900℃근변을 서냉하는 것에 의해 OSF핵의 형태가 변화한 것으로 생각된다.

상기 (1),(2)에 기재한 내용으로부터, 에피텍셜층에 발생하는 LPD에는 기판의 OSF링 영역이 밀접하게 관계하고 있는 것을 알 수 있다. 이에, 본 발명자들은 LPD가 발생하지 않은 기판으로서, LPD의 발생원인으로 되고 있는 OSF링 영역이 완전히 배제된 기판을 이용하는 것을 발상하였다. 나아가, OSF링 영역이 일부에 존재하고 있다고 해도, 그 영역에서 OSF밀도를 10000개/㎠ 이하로 하거나, 또는 LEP밀도를 20개/㎠ 이하로 하는 것에 의해 LPD를 저감할 수 있는 것을 발상하고, 본 발명에 도달한 것이다.

여기서, LEP에 대해 설명을 더해 둔다. LEP라는 것은 전술한 바와 같이 전위클러스터에 기인한 싸이즈가 큰 결함이며, 주로 LFPD(Large Flow Pattern Defect)와 LSEPD(Large Secco Etch Pit Defect)가 있다.

LFPD라는 것은, Secco에칭을 실시한 때 흐름모양(Flow Pattern)을 수반하는 FPD라 불리는 결함중에서, 흐름모양 선단의 에치피트의 크기가 10㎛ 이상인 것을 말한다. 한편, LSEPD라는 것은, 같은 식의 Secco에칭을 실시한 때 흐름모양을 수반하지 않는 SEPD라 불리는 결함중에서, 에치피트의 크기가 10㎛ 이상인 것을 말한다.

(3) LPD와 질소농도의 관계에 대하여

본 발명자들은, 나아가 기판의 질소농도와 에피텍셜층 표면에 관찰되는 LPD(전위루프와 SF)의 관계에 대해 조사하였다. 도 6, 도 7은 각각 전위루프, SF와 질소농도의 관계를 나타내고 있다. 기판의 산소농도로는, 12, 14, 18ppma(JEIDA규격: 일본 전자공업진흥협회규격)의 3종류를 이용하였다. 어느 결함도 기판의 질소농도가 1×10¹⁴/㎤를 넘으면 결함수가 급격히 증가하고 있는 것을 알 수 있다. 여기서 사용한 기판은, 상기 (2)에서 설명한 1000~900℃를 서냉하여 LEP를 감소시키는 처리를 행하지 않고 약 2.0℃/min의 냉각속도로 인상한 결정으로부터 제작된 것이다.

다음으로, 본 발명에서 사용하는 CZ법에 의한 단결정인상장치의 구성례를 도 9에 의해 설명한다. 도 9에 나타난 바와 같이, 이 단결정인상장치(30)은,인상실(31)과 인상실(31)중에 설치된 도가니(32)와, 도가니(32)의 주위에 배치된 히터(34)와 도가니(32)를 회전시키는 도가니 보지축(33) 및 그 회전기구(도시하지 않음), 실리콘의 종결정(5)를 보지하는 씨드척(6)과, 씨드척(6)을 인상하는 와이어(7)과, 와이어(7)을 회전 또는 권취하는 권취기구(도시하지 않음)를 구비하여 구성되고 있다. 도가니(32)는, 그 내측의 실리콘 융액(탕)(2)를 수용하는 측에는 석영도가니가 설치되고, 그 외측에는 흑연도가니가 설치되어 있다. 또한, 히터(34)의 외측 주위에는 단열재(35)가 배치되어 있다.

또한, 본 발명의 제조방법에 관계되는 제조조건을 설정하기 위해, 결정의 고액계면의 외주에 환상의 고액계면 단열재(8)을 설치하고, 그 위에 상부 위요 단열재(9)가 배치되어 있다. 이 고액계면 단열재(8)은 그 하단과 실리콘 융액(2)의 탕면 사이에 3~5cm의 간격(10)을 두어 배치되어 있다. 상부 위요 단열재(9)는 조건에 따라서는 사용하지 않는 것도 있다. 나아가, 냉각가스를 불어넣거나, 복사열을 차단하여 단결정을 냉각하는 부도시의 통 형태의 냉각장치를 설치해도 좋다.

별도로, 최근에는 인상실(31)의 수평방향의 외측에, 도시하지 않은 자장을 설치하고, 실리콘 융액(2)에 수평방향 또는 수직방향 등의 자장을 인가하는 것에 의해, 융액의 대류를 억제하고 단결정의 안정성장을 도모하는 이른바 MCZ법이 이용되는 일도 많다.

다음으로, 상기 단결정인상장치(30)을 이용하여 질소를 도프한 실리콘 단결정봉을 육성하는데는, 예를 들면 특개소60-251190호 공보에 개시되어 있는 바와 같은 공지의 방법에 의하면 좋다. 즉, 먼저 도가니(32)내에서 실리콘의 고순도 다결정 원료를 융점(약 1420℃) 이상으로 가열하여 융해한다. 이 때, 질소를 도프하기 위해, 예를 들면 질화막 부착 실리콘 웨이퍼를 투입해 두거나, 분위기가스를 질소를 함유하는 분위기로 해 둔다.

다음으로, 와이어(7)을 풀어내는 것에 의해 융액(2)의 표면 대략 중심부에 종결정(5)의 선단을 접촉 또는 침지시킨다. 그 후, 도가니 보지축(33)을 적조 방향으로 회전시킴과 동시에 와이어(7)을 회전시키면서 권취하여 종결정(5)를 인상함으로써 단결정육성이 개시된다. 이후, 인상속도와 온도를 적절히 조절하는 것에 의해 대략 원주형상의 질소를 도프한 단결정봉(1)을 얻는 것이 가능하다. 또한, 인상된 단결정중의 질소농도는, 원료다결정 실리콘 중에 투입한 질화물의 양과 질소의 편석계수(0.0007)를 이용하여 산출하는 것이 가능하다.

본 발명에서 에피텍셜용에 적절한 기판을 제작하기 위해서는, 결정인상중 V/G(여기서, V[mm/min]는 인상속도, G[℃/mm]는 결정의 온도구배임)를 콘트롤하여 OSF영역이 배제되고 전면이 V-리치 영역으로 되도록 인상하면 좋다. 또한, OSF영역이 완전히 배제되지 않아도, 결정의 외주로부터 20mm정도까지 발생위치를 고정시키고, 그 후 단결정봉의 가공시에 이 영역을 제거하는 것에 의해 전면이 V-리치 영역인 결정을 얻는 것이 가능하다.

여기서, 전면 V-리치 영역으로 인상하는 조건으로는, 기본적으로는 결정인상시 V/G치를 높게 하면 좋고, 구체적으로는 OSF영역이 결정의 외주부에서 소멸하는 값으로부터 적어도 0.02[㎟/℃·min]정도 높게 설정하는 것으로 달성할 수 있다.

또한, 결정전면을 V-리치 영역으로 하기 위해서는, 결정의 직경방향 전역에 걸쳐 V/G치를 높게 할 필요가 있다. 통상의 핫존(HZ)을 이용한 경우, G는 결정의 주변측에서 높게 된다. 그 때문에 결정외주부에서 V/G가 낮아지기 쉽다. 따라서, 주변측의 G를 낮추는 것이 가능한 HZ를 사용하여 인상속도를 조금 빠르게 하는 것이 현실적이다.

또한, OSF영역을 배제만 한다면 I-리치 영역으로 인상하는 것도 가능하지만, I-리치 영역에서는 전위 클러스터가 다발하기 때문에 에피텍셜성장후 LPD의 원인이 될 뿐 아니라, 인상속도의 저하에 의해 생산성도 저하하기 때문에 적당하지 않다. 전면 V-리치 영역 결정을 제작하는 외에, OSF영역을 갖는 조건으로 결정을 인상하고, 그 때 1000~900℃의 냉각속도를 0.8℃/min이하로 서냉하는 것에 의해 OSF영역의 LEP밀도를 20개/㎠이하로 하거나, 종래부터 관용되고 있는 도가니 회전수의 감소 또는 분위기압력의 저하 등의 산소농도를 낮게 하는 제어 등을 행하는 것에 의해, OSF밀도를 1×10⁴개/㎠ 이하로 하는 것도 가능하다. 또한, 약 1000~900℃의 온도대역을 서냉하는 것은 면내 전면이 V-리치영역인 결정에 대해서도 적응할 수 있고, 전면 V-리치 영역으로 인상하는 데 있어서, 또한 상기 제어를 실시함으로써 LEP의 발생을 보다 효과적으로 억제하는 것이 가능하게 된다.

이상과 같은 조건으로 인상된 단결정봉을 종래부터 이용되고 있는 방법에 의해 웨이퍼가공하는 것에 의해, 에피텍셜성장용에 적당한 실리콘 단결정웨이퍼가 얻어진다.

또한, 상기 사실을 이용하여 인상된 단결정봉으로부터 제작된 실리콘 단결정웨이퍼에 에피텍셜층을 형성한 경우, LPD가 발생하지 않는 에피텍셜웨이퍼가 얻어지는가에 대해서, 웨이퍼가공하기 전에 검사하는 방법으로서 다음의 평가방법을 이용하는 것이 가능하다.

즉, 실리콘 단결정봉의 양단으로부터 웨이퍼(또는 슬라브)를 절출하고, 이 양 웨이퍼에 선택에칭을 행하여 웨이퍼 표면에 발생한 LEP밀도를 측정하거나, 또는 열산화처리를 실시한 후 선택에칭을 행하여 웨이퍼 표면에 발생한 OSF밀도를 측정함으로써, 이 양 웨이퍼를 절출한 나머지의 실리콘 단결정봉으로부터 제작되는 실리콘 단결정 웨이퍼에 성장시키는 에피텍셜층 표면의 결정결함발생 유무를 평가하는 것이 가능하다.

구체적으로는, 예를 들면, 실리콘 단결정잉곳을 길이 20cm정도의 블럭으로 절출한다. 블럭의 양단으로부터 두께 2mm정도의 슬라브를 절출한다. 이것에 1150℃에서 100min의 열산화처리를 실시한다. 그 후, 선택에칭을 실시하고 5㎛정도 에칭한다. 그 후 집광등 하에서 휘점을 관찰하고, 슬라브의 반지름 방향에 휘점이 있는 영역을 광학현미경으로 관찰한다.

OSF밀도가 10000개/㎠ 이하이면 에피텍셜결함이 발생하지 않는 것을 미리 알 수 있기 때문에, 블럭양단의 슬라브 전면에서 OSF밀도가 10000/㎠ 이하이면 그것을 절출한 블럭을 웨이퍼가공하고, 에피텍셜성장시키면 좋다. 이와 같이, 웨이퍼 가공전의 단계에서 양호불량의 판정이 가능하도록 되어, 에피텍셜성장용 실리콘 단결정웨이퍼의 수율과 생산성이 향상되어 이것은 대폭적인 비용저감에 연결된다.

이상과 같이 하여 제작되고 에피텍셜성장용에 적합한 실리콘 단결정웨이퍼를 이용하여 에피텍셜층을 형성하면, LPD가 매우 적고 나아가 기판의 벌크중에는 질소도프 효과에 의해 충분한 밀도의 BMD를 갖고 우수한 게터링능력을 갖는 고품질의 실리콘 에피텍셜웨이퍼가 얻어진다.

이 경우, 에피텍셜층을 형성하기 전, 기판에 이른바 IG열처리를 가하는 것도 가능하다. IG열처리를 가하면, 질소도프 효과에 의해 기판의 표면에 형성되는 DZ(Denuded Zone)층을 질소논도프에 비해 깊게 형성하는 것이 가능하기 때문에, 디바이스에 보다 적절하게 되고, 동시에 그 표면에 형성되는 에피텍셜층의 결정성을 매우 양호한 것으로 하는 것이 가능하다.

이하, 본 발명의 구체적인 실시예와 비교예를 들어 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.

(실시예 1)[웨이퍼 면내 전면 V-리치 영역]

도 9에 나타난 인상장치(30)에서, 20인치 석영도가니에 원료다결정 실리콘을 챠지하고, 직경 6인치, 방위<100>, 도전형 P형의 실리콘 단결정봉을 인상하였다. 도가니의 회전속도는 1rpm으로 하고, 결정회전속도를 15rpm으로 하였다. 인상속도 V를 약 1.4mm/min으로 결정을 육성하였다.

인상장치의 HZ구조는 스탠다드형으로, 결정의 주변부에서 G=4.0[℃/mm]으로 되는 것을 이용하였다. 또한, 실시예와 비교예에서 이용한 인상장치에서 G는, 실리콘의 융점으로부터 1400℃까지의 온도구배이다.

질소도프량은 원료다결정중에 질화막부착 실리콘 웨이퍼를 소정량 투입하여 1×10¹⁴/㎤로 하였다. 산소농도는 12~15ppma(JEIDA)로 하였다. 그리고, 결정주변부에서의 V/G치를 약 0.35㎟/℃·min으로 제어하여 인상하였다. 1000~900℃의 온도대역은 약 1.4℃/min의 냉각속도였다.

여기서 얻어진 단결정봉으로부터 웨이퍼를 절출하고 경면연마가공을 실시하여 실리콘 단결정의 경면웨이퍼를 제작하고, OSF밀도, LEP밀도의 측정을 행하였다. 또한, 에피텍셜층 형성후 BMD, LPD의 평가를 행하였다.

(OSF밀도의 평가방법)

1150℃, 100분의 산화열처리후, 불산·초산계의 선택에칭액에 의해 표면을 약 5㎛에칭하고, 광학현미경으로 관찰한다.

(LEP밀도의 평가방법)

세코(Secco)에칭을 30분 행한 후, 광학현미경에 의해 관찰한다.

(BMD 평가방법)

1125℃에서 3㎛의 에피텍셜층을 형성후, 800℃, 4시간+1000℃, 16시간의 열처리를 행하고, 산소석출핵을 검출가능한 싸이즈로 성장시킨 후, Bio-Rad사제의 OPP(Optical Precipitate Profiler)장치를 이용하여 측정한다.

(LPD의 평가방법)

1125℃에서 3㎛의 에피텍셜층을 형성후, KLA텐코사제 표면측정장치의 SP1을 이용해 결함싸이즈가 0.11㎛ 이상인 결함을 측정한다.

이상의 인상조건과 웨이퍼의 평가결과를 표 1에 종합하여 기재하였다.

예 No.항목	실시예1	실시예2	실시예3	비교예1	비교예2
예 No.항목	전면V-리치영역	OSF영역있음	OSF영역있음,서냉	OSF영역있음	전면V-리치영역
HZ구조	스탠다드형	스탠다드형	서냉형	스탠다드형	스탠다드형
인상속도 V(mm/min)	1.4	1.0	1.0	1.0	1.4
V/G(㎟/℃·min)	0.35	0.25	0.29	0.25	0.35
질소농도(/㎤)	1×10¹⁴	2×10¹³	8×10¹³	8×10¹³	논도프
산소농도(ppmaJEIDA)	12~15	12~15	12~15	12~15	12~15
1000~900℃냉각속도(℃/min)	1.4	1.0	0.8	1.0	1.4
OSF밀도(/㎠)	0	OSF영역내1000	OSF영역내9000	OSF영역내22000	0
LEP밀도(/㎠)	0	OSF영역내≤16.0	OSF영역내≤8.0	OSF영역내200	0
에피텍셜층형성후의BMD(/㎤)	2×10⁹	1×10⁸	8×10⁸	4×10⁸	10⁶~10⁷
에피텍셜층표면의LPD(개/6"웨이퍼)	≤20	≤20	≤20	≥500	≤20

(실시예 2)[웨이퍼면내 중앙부가 V-리치 영역, OSF링영역있음, 질소저농도]

인상속도 V를 약 1.0mm/min, V/G치를 약 0.25㎟/℃·min, 질소도프량을 2×10¹³/㎤로 하고, 1000~900℃의 온도대역이 약 1.0℃/min의 냉각속도인 이외는, 실시예 1과 동일 조건으로 인상하였다.

인상조건과 웨이퍼의 평가결과를 표 1에 병기하였다.

(실시예 3)[웨이퍼면내 중앙부가 V-리치영역, OSF링영역있음, 1000~900℃의 온도대역을 서냉]

인상중 결정온도가 1000~900℃으로 되는 근변에 단열재를 배치하고, 또한 결정의 주변부에 있어서 G=3.5[℃/min]로 되는 HZ구조(서냉형)를 이용해, 인상속도 V를 약 1.0mm/min, V/G치를 약 0.29㎟/℃·min, 질소도프량을 8×10¹³/㎤으로 하고, 1000~900℃의 온도대역을 0.8℃/min의 냉각속도로 서냉한 이외는 실시예 1과 동일조건으로 인상하였다.

인상조건과 웨이퍼의 평가결과를 표 1에 병기하였다.

(비교예 1)[웨이퍼면내 중앙부가 V-리치영역, OSF링 영역있음, 질소고농도]

질소도프량을 8×10¹³/㎤으로 한 이외는 실시예 2와 동일조건으로 인상하였다.

인상조건과 웨이퍼의 평가결과를 표 1에 병기하였다.

(비교예 2)[웨이퍼면내 전면이 V-리치영역, 질소논도프]

질소논도프로 한 이외는, 실시예 1과 동일조건으로 인상하였다.

인상조건과 웨이퍼의 평가결과를 표 1에 병기하였다.

표 1의 결과로부터, 본 발명에 의하면 에피텍셜층의 결함밀도가 약 0.11개/㎠(20개/6인치 웨이퍼)이하의 매우 저결함이고, 또한 BMD가 1×10⁸/㎤ 이상 존재하기 때문에, 충분한 게터링효과를 갖는 에피텍셜 웨이퍼를 얻는 것이 가능한 것을 알았다.

본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이고, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고 유사한 작용효과를 제공하는 것은, 어느 것에 있어서도 본 발명의 기술적 범위에 포함된다.

예를 들면, 상기 실시형태에서는, 직경 6인치인 실리콘 단결정을 육성하는 경우에 대한 예를 들어 설명했지만, 본 발명은 이것에만 한정되지 않고 직경 8~16인치 또는 그 이상의 실리콘 단결정에도 적용할 수 있다.

또한, 본 발명은, 실리콘 융액에 수평자장, 종자장, 커스프자장 등을 인가하는 이른바 MCZ법에도 적용할 수 있는 것은 말할나위 없다.

Claims

쵸크랄스키법에 의해 육성된 에피텍셜성장용 실리콘 단결정 웨이퍼에 있어서,

질소가 도프되고 또한 전면(全面) V-리치영역인 것을 특징으로 하는 실리콘 단결정웨이퍼
쵸크랄스키법에 의해 육성된 에피텍셜성장용 실리콘 단결정 웨이퍼에 있어서,

질소가 도프되고 면내에 OSF영역을 갖고, 또한 상기 OSF영역에서 LEP밀도가 20개/㎠ 이하인 것을 특징으로 하는 실리콘 단결정웨이퍼
쵸크랄스키법에 의해 육성된 에피텍셜성장용 실리콘 단결정 웨이퍼에 있어서,

질소가 도프되고 면내에 OSF영역을 갖고, 또한 상기 OSF영역에서 OSF밀도가 1×10⁴개/㎠ 이하인 것을 특징으로 하는 실리콘 단결정웨이퍼
제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 질소농도가 2×10¹³/㎤~1×10¹⁴/㎤인 것을 특징으로 하는 실리콘 단결정웨이퍼
제 1항 내지 제 4항 중 어느 한 항의 실리콘 단결정 웨이퍼 표면에 에피텍셜층을 형성한 것인 것을 특징으로 하는 에피텍셜 웨이퍼
질소가 도프되고 에피텍셜층이 형성된 실리콘 단결정웨이퍼중 BMD가 1×10⁸/㎤ 이상이고, 또한 에피텍셜층 표면의 결함밀도가 0.11개/㎠(20개/6인치 웨이퍼) 이하인 것을 특징으로 하는 에피텍셜 웨이퍼
쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정전면이 V-리치 영역으로 되는 조건으로 인상하는 것을 특징으로 하는 에피텍셜성장용 실리콘 단결정웨이퍼의 제조방법
제 7항에 있어서, 상기 결정전면이 V-리치영역으로 되는 인상조건은, OSF영역이 결정외주부로부터 소멸하도록 결정육성시의 V/G(여기서, V: 인상속도, G: 결정온도구배라 함)를 제어하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 단결정웨이퍼의 제조방법
쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정의 중심위치가 V-리치영역으로 되고, 또한 결정의 외주부가 OSF영역으로 되도록 인상한후, 상기 OSF영역을 제거하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 단결정웨이퍼의 제조방법
제 7항 내지 제 9항 중 어느 한 항에 있어서, 상기 결정육성시 1000~900℃의 온도대의 냉각속도를 0.8℃/min 이하로 하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 단결정웨이퍼의 제조방법
쵸크랄스키법에 의해 질소를 도프한 실리콘 단결정을 육성할 때, 결정의 중심위치가 V-리치영역으로 됨과 동시에 OSF영역을 갖도록 인상하고, 또한 1000~900℃온도대의 냉각속도를 0.8℃/min 이하로 하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 단결정웨이퍼의 제조방법
제 7항 내지 제 11항 중 어느 한항의 방법으로 제조된 실리콘 단결정 웨이퍼에 IG열처리를 실시하는 것을 특징으로 하는 에피텍셜 성장용 실리콘 단결정웨이퍼의 제조방법
제 7항 내지 제 12항 중 어느 한항의 방법으로 제조된 실리콘 단결정 웨이퍼 표면에 에피텍셜층을 형성하는 것을 특징으로 하는 에피텍셜웨이퍼의 제조방법
쵸크랄스키법을 이용해 질소도프를 하여 제작된 실리콘 단결정봉의 양단으로부터 웨이퍼를 절출하고, 이 양 웨이퍼에 선택에칭을 행하여 웨이퍼 표면에 발생한 LEP밀도를 측정하거나, 또는 열산화처리를 실시한 후 선택에칭을 행하여 웨이퍼 표면에 발생한 OSF밀도를 측정하는 것에 의해, 이 양 웨이퍼를 절출한 나머지의 실리콘 단결정봉으로부터 제작되는 실리콘 단결정웨이퍼에 성장시키는 에피텍셜층 표면의 결정결함발생 유무를 평가하는 것을 특징으로 하는 에피텍셜 웨이퍼용 실리콘 단결정웨이퍼의 평가방법