KR20010087305A - 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법 - Google Patents

위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법 Download PDF

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Abstract

칩 면적을 축소할 수 있고, 또한 출력 변조 파형 결정의 자유도가 높은 위상 동기 루프 회로를 제공한다.
개시되는 위상 동기 루프 회로는 출력 신호를 분주하여 분주 펄스를 출력하는 루프 카운터(5)와, 분주 펄스와 기준 주파수 신호와의 위상차의 신호를 대역 제한하여 얻은 제어 전압에 의해 발진 주파수를 제어하여 상기 출력 신호를 발생시키는 전압 제어 발진기(4)를 구비하여 이루어지는 위상 동기 루프 회로에서, 루프 카운터(5)에 대해 분주율 PCNT0, PCNT1을 2M개의 분주 펄스마다 교대로 전환하면서 전환의 경계 기간에 2개의 분주율을 혼재시켜 제공함과 함께, 혼재하는 분주율의 전환 시, 전회의 분주율 설정으로 생기는 위상 동기 루프 회로의 과도 특성에 있어서의 최초의 피크의 출현 이전에 다음의 분주율을 제공하는 제어 신호를 생성하는 제어 신호 생성부(7)를 설치한 것이다.

Description

위상 동기 루프 회로 및 위상 동기 루프 회로에서의 주파수 변조 방법{PHASE LOCKED LOOP CIRCUIT AND FREQUENCY M0DULATION METHOD IN THE SAME}
본 발명은 주파수 변조 기능을 갖는 위상 동기 루프 회로 및 위상 동기 루프 회로에서의 주파수 변조 방법에 관한 것이다.
종래부터, 디지털 기기를 동작시키기 위한 클럭 근원으로서, 안정된 기준 주파수 입력에 동기하여 클럭 신호를 발생시키는 주지의 위상 동기 루프(Phase Locked Loop PLL) 회로가 널리 이용되고 있다.
위상 동기 루프 회로가 발생하는 클럭 신호의 주파수는, 통상 일정하지만, 최근에 이러한 일정 주파수의 클럭 근원에 기초한, 전자적 잡음 장해(Electro-Magnetic Interference : EMI)가 문제가 되고 있다.
이러한 종류의 EMI는 클럭 근원의 주파수에 대해 경미한 주파수 변조를 실시함에 따라 경감시키는 것이 가능하며, 이 경우의 주파수 변조 방법으로는 특히 직선적인 주파수 변화를 반복하여 행하게 하는 삼각파 변조가 유효한 것이 알려져 있다.
도 7은 종래의 주파수 변조 기능을 갖는 위상 동기 루프 회로의 구성예를 나타내는 블록도, 도 8은 이 종래예의 위상 동기 루프 회로에서의 출력 클럭 주파수의 시간적 변화를 설명하는 도면이다.
이 종래예의 위상 동기 루프 회로는, 도 7에 도시된 바와 같이 위상 비교기(PFD : 101)와, 차지 펌프 회로(CP : 102)와, 저역 통과 필터(LPF : 103)와, 전압 제어 발진기(VCO : 104)와, 루프 카운터(105)와, ROM(Read Only Memory) 테이블(106)과, 업다운(UP/DOWN) 카운터(107)로 구성되어 있다.
전압 제어 발진기(104)는 전단의 저역 통과 필터(103)로부터의 제어 전압에따라 주파수 fo가 변화하는 클럭 신호를 출력하며, 루프 카운터(105)는 클럭 신호의 펄스를 카운트하고, ROM 테이블(106)로부터 제공되는 분주율에 대응하는 수의 펄스를 카운트 종료했을 때, 주파수 fb의 분주 펄스를 출력한다. 위상 비교기(101)는 기준 주파수 fr의 입력과, 분주와의 위상을 비교하여, 위상차에 따른 크기와 극성을 갖는 직류 출력을 발생시킨다.
차지 펌프 회로(102)는 위상 비교기(101)에서의 직류 출력에 따라 플러스 또는 마이너스의 전류를 발생시켜 저역 통과 필터(103)의 구성 요소인 캐패시터(도시되지 않음)를 충전하거나 방전한다. 이에 따라, 저역 통과 필터(103)로부터 기준 주파수 fr과 분주 펄스 주파수 fb와의 차에 대응하는, 상술된 제어 전압을 발생시켜 전압 제어 발진기(104)로 공급한다.
이러한 루프 귀환 제어에 의해 전압 제어 발진기(104)에 있어서의 발진 주파수의 제어가 행해져, 출력 클럭 신호 주파수가 기준 주파수에 일정한 관계로 추종한다.
이 때, 업다운 카운터(107)는 루프 카운터(105)로부터의 분주 펄스를, 업카운트 또는 다운카운트한다. ROM 테이블(106)은, 업다운 카운터(107)의 카운트치를 어드레스로서 미리 기입되어 있는 분주율의 값을 판독하여, 루프 카운터(105)에 제공한다.
따라서, 예를 들면 업카운트시에 분주율이 순차적으로 커져 출력 클록 주파수 fo가 상승하고, 다운카운트시에 분주율이 순차적으로 작어져 출력 클럭의 주파수 fo가 저하하도록 구성함과 함께 업카운트와 다운카운트가 ROM 테이블(106)의 어드레스 승순으로 교대로 반복되도록 제어하도록, ROM 테이블(106)의 어드레스 승순으로 분주율치를 ROM에 기억시켜 둠에 따라 출력 클록 주파수가 주기적으로 고저의 변화를 반복하는, 주파수 변조된 클록 신호를 발생시킬 수 있다.
또한 이 경우, ROM 테이블(106)에 저장되어 있는, 분주율치와 어드레스와의 관계를 조정함으로써 도 8에 도시된 바와 같이 직선적으로 삼각파 형상으로 주파수 변조된 클럭 신호를 발생시킬 수 있다.
도 7에 도시된, 종래의 주파수 변조 기능을 갖는 위상 동기 루프 회로는 구성 요소 중에 ROM을 포함하기 때문에, 회로를 수용하는 칩의 사이즈가 커지는 것을 피할 수 없다. 그래서, ROM을 이용하지 않고, 소정의 제어치를 외부적으로 입력함으로써 프로그래머블하게 동작하여, 주파수 변조된 클럭 신호를 발생시키는 것이 가능한 위상 동기 루프 회로가 요구되고 있다.
도 9는 종래의 주파수 변조 기능을 갖는 위상 동기 루프 회로의 다른 구성예를 나타내는 블록도, 도 10은 이 종래예의 위상 동기 루프 회로에서의 루프 카운터의 분주율의 제어를 예시하는 도면, 도 11은 위상 동기 루프 회로에서의 분주율 전환시의 주파수 변화를 예시하는 도면이다.
이 종래예의 위상 동기 루프 회로는 특원평11-9876호에 개시된 것으로서, 도 9에 도시된 바와 같이 위상 비교기(PFD : 201)와, 차지 펌프 회로(CP : 202)와, 저역 통과 필터(LPF : 203)와, 전압 제어 발진기(VCO : 204)와, 루프 카운터(205)와, 연산 회로(206)와, 제어 신호 발생 회로(207)와, 멀티플렉서(208)로 구성되어 있다.
도 9에 도시된 회로에서 루프 카운터(205)는 전압 제어 발진기(204)의 출력 클럭 신호(fo)의 펄스를 카운트하여 멀티플렉서(208)로부터 제공되는, 분주율 N0또는 N1에 대응하는 수의 펄스를 카운트 종료했을 때, 분주 펄스 Nout를 출력한다. 위상 비교기(201)에서 기준 주파수 fr의 입력과 분주 펄스와의 위상 비교가 행해져, 그 결과에 따라 차지펌프 회로(202), 저역 통과 필터(203)를 통해 전압 제어 발진기(204)의 발진 주파수가 제어됨으로써 출력 클럭 신호 주파수가 기준 주파수에 일정한 관계로 추종하는 동작이 행해지는 것은, 도 7에 도시된 종래예의 경우와 같다.
이 때, 연산 회로(206)는 외부로부터 제공되는 신호 M과 신호 D에 따라 정수치 v를 연산하여 출력한다. 제어 신호 발생 회로(207)는 신호 M과 정수치 V로부터 기준 주파수 fr에 관련되게 만들어, 멀티플렉서(208)에 있어서의 전환 동작을 제어하는 제어 신호 PS를 출력한다. 멀티플렉서(208)는 제어 신호 PS에 따라 분주율 N0과 N1을 전환하여 루프 카운터(205)로 출력한다.
여기서 M은, 위상 동기 루프 회로가 발생하는 클럭 신호의 1변조 주기사이에서의 분주 펄스 Nout의 수가, aM개가 되도록 정한 신호로서, a는 플러스의 짝수치(예를 들면 a=4)이다. 또한 D는 변조된 클록 신호의 최대 주파수와 최소 주파수와의 차를 정하는 변조 스케일링 신호이다.
이어서, 도 10을 참조하여, 이 종래예에서의 루프 카운터의 분주율의 제어 방법을 설명한다.
이 종래예에서 루프 카운터(205)로 제공되는 분주율은 N0과 N1(예를 들면 N0<N1)의 2 종류이고, 제어 신호 PS의 “0" 또는 "1"에 대응하고, 멀티플렉서(208)로부터 분주율 N0또는 N1이 루프 카운터(205)에 제공하게 한다.
도 10의 (a)에 도시된 정수치 V=0인 경우에는, aM개의 구간의 양단과 중앙점에서 제어 신호 PS의 "0" 연속 상태와, "1" 연속 상태와의 변화가 생기므로, 클럭 주파수 fo는 이들 점에서, 계단형으로 급격하게 변화하도록 제어된다.
한편, V의 값이 증가한 경우에는 aM개의 구간의 양단과 중앙점 각각의 전후의 영역에서 제어 신호 PS가 “0" 또는 “1" 연속의 상태로부터 "1"과 “0"의 변화를 반복한 후에 "1" 또는 "0" 연속의 상태로 변화한다.
분주율이 변화한 경우에는 위상 동기 루프 회로가 발생하는 클럭 신호 주파수는 주로 차지 펌프 회로(202) 및 저역 통과 필터(203)의 특성과, 전압 제어 발진기(204)의 이득으로 정해지는 과도 특성에 따라 변화한다.
예를 들면, 도 11에 도시된 바와 같이 시간 t1에서 제어 신호 PS의 “0"→“1"의 변화가 생긴 것으로 하면, 클럭 신호 주파수는 분주율 N0에 대응하는 주파수로부터 과도적인 주파수 변동을 거쳐 분주율 N1에 대응하는 주파수로 변화한 후, PLL 동작의 로크에 따라 안정화한다.
이와 같이, 분주율의 전환에 따르는 클럭 주파수의 변화에는 과도적인 지연이 있으므로, 전회의 분주율의 전환에 따라 변화한 클럭 신호의 위상이, 기준 주파수 신호의 위상에 로크되기 전에 다음의 분주율의 전환이 행해지는 동작이 연속하는 경우에는, 클록 주파수의 변화는 평활화되어 완만해짐과 함께 순조롭게 된다. 이러한 경향은 정수치 V의 값이 클수록 현저해진다.
그래서, 연산 회로(206)로부터 클록 신호 주파수의 1 변조 주기에 대응하는 분주 펄스 Nout의 수를 나타낸는 M의 값과, 클럭 주파수의 최대치와 최소치와의 차를 정하는 변조 스케일링 신호 D의 값에 따라 최적의 정수치 V를 발생시킴으로써, 도 9에 도시된 위상 동기 루프 회로에서 클록 주파수가 삼각파 형상으로 변화하도록 주파수 변조를 실시된 클럭 신호를 발생시킬 수 있다.
그러나, 도 9에 도시된 위상 동기 루프 회로의 종래예에서는, 이러한 제어 신호 PS를 발생시키기 위해 필요한 제어용 회로의 구성이, 구체적으로 개시되지 않는다고 하는 문제가 있었다.
본 발명은 상술된 사정에 감안하여 이루어진 것으로, 주파수 변조 기능을 갖는 위상 동기 루프 회로가 구체적인 구성과, 이러한 위상 동기 루프 회로에서의 주파수 변조 방법을 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위해 청구항 1에 기재된 발명은 위상 동기 루프 회로에 관한 것으로, 출력 신호를 분주하여 분주 펄스를 출력하는 분주 수단과, 상기 분주 펄스와 기준 주파수 신호와의 위상차의 신호로부터 얻은 제어 전압에 의해 발진 주파수를 제어하여 상기 출력 신호를 발생시키는 발진 수단을 구비하여 이루어지는 위상 동기 루프 회로에서,
상기 분주 수단에 대해 복수 종류의 분주율을 일정 갯수의 상기 분주 펄스마다 전환하여 제공하면서, 상기 전환의 경계 기간에서 상기 복수 종류의 분주율을 혼재시켜 제공함과 함께, 상기 혼재하는 복수 종류의 분주율의 전환 시, 전회의 분주율 설정에 따라 생긴 상기 위상 동기 루프 회로의 출력 클럭 신호 주파수의 과도 특성에서의 최초의 비크의 출현 이전에 다음의 분주율을 제공하도록 제어를 행하는 제어 수단을 설치한 것을 특징으로 한다.
또한, 청구항2에 기재된 발명은 청구항1에 기재된 위상 동기 루프 회로에 관한 것으로, 상기 제어 수단이 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께 상기 전반 부분과 후반 부분과의 경계 부분에 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타났을 때의, 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주 수단에서의 분주율을 연산하여 분주 주기에 따른 분주율 제어용 신호를 생성함과 함께 상기 분주 수단으로 공급하는 것인 것을 특징으로 한다.
또한, 청구항 3에 기재된 발명은 청구항 1에 기재된 위상 동기 루프 회로에 관한 것으로, 상기 제어 수단이 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께 상기 전반 부분과 후반 부분과의 경계 부분에 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의, 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주 수단에 있어서의 분주율을 연산하여 분주 주기에 따른 연산 출력 신호를 발생시키는 제어 출력 연산 수단을 구비하고, 상기 제1 기간에 상기 연산 출력 신호를 선택하여 상기 주파수 변조 파형의 상승 하강 또는 상승에 대응하는 제2 기간에 상기 연산 출력 신호를 반전한 신호를 선택하고, 분주율 제어용 신호로서 상기 분주 수단으로 공급하는 것인 것을 특징으로 한다.
또한, 청구항 4에 기재된 발명은 청구항2 또는 청구항3에 기재된 위상 동기 루프 회로에 관한 것으로, 상기 제어 출력 연산 수단이 상기 제1 기간의 전반 부분에서 0≤I≤M-1-V의 기간은 제1 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V, I가 홀수끼리 또는 짝수끼리일 때, 또는 M이 홀수, 또한 V가 홀수이고 짝수 또는 V가 짝수이고 I가 홀수일 때 제2 분주율을 출력함과 함께, 그 외일 때는 제1 분주율을 출력하고, 상기 제1 기간의 후반 부분에서 M+V≤I의 기간은 제2 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때, 또는 M이 홀수, 또한 V, I가 모두 홀수이거나 짝수일 때, 제1 분주율을 출력함과 함께 그 외일 때는 제2 분주율을 출력하는 것을 특징으로 한다.
또한, 청구항 5에 기재된 발명은 위상 동기 루프 회로에서의 주파수 변조 방법에 따라 출력 신호를 분주하여 분주 펄스를 출력하고, 상기 분주 펄스와 기준 주파수 신호와의 위상차의 신호로부터 얻은 제어 전압에 의해 발진 주파수를 제어하여 상기 출력 신호를 발생시킴으로써 위상 동기 루프를 형성하고, 복수 종류의 분주율을 일정 갯수의 상기 분주 펄스마다 전환하여 제공하면서, 상기 전환의 경계기간에서 상기 복수 종류의 분주율을 혼재시켜 제공함과 함께, 상기 혼재하는 복수 종류의 분주율의 전환 시, 전회의 분주율 설정에 따라 생긴 상기 위상 동기 루프의 출력 클록 신호 주파수의 과도 특성에서의 최초의 피크의 출현 이전에 다음의 분주율을 제공하도록 분주 제어를 행하는 것을 특징으로 한다.
또한, 청구항 6에 기재된 발명은, 청구항 5에 기재된 위상 동기 루프 회로에서의 주파수 변조 방법에 따라, 상기 분주 제어가 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께, 상기전반 부분과 후반 부분과의 경계 부분에, 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의, 상기 제1 분주율과 제2 분주율 조의 출현 횟수의 신호 V로부터, 상기 분주시의 분주율을 연산하여 분주 주기에 따른 분주율 제어용 신호를 생성하여 분주를 제어함으로써 행해지는 것을 특징으로 한다.
또한, 청구항 7에 기재된 발명은 청구항 5에 기재된 위상 동기 루프 회로에서의 주파수 변조 방법에 따라 상기 분주 제어가 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께, 상기전반 부분과 후반 부분과의 경계 부분에, 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의, 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주시의 분주율을 연산하여 분주 주기에 따른 연산 출력 신호를 발생시키고, 상기 제1 기간에 상기 연산 출력 신호를 선택하여 상기 주파수 변조 파형의 상승 하강 또는 상승에 대응하는 제2 기간에 상기 연산 출력 신호를 반전한 신호를 선택하여 얻은 분주율 제어용 신호에 의해 행해지는 것을 특징으로 한다.
또한, 청구항 8에 기재된 발명은, 청구항 6 또는 청구항 7에 기재된 위상 동기 루프 회로에서의 주파수 변조 방법에 따라, 상기 연산 출력 신호가 상기 제1 기간의 전반 부분에서 0≤I≤M-1-V의 기간은 제1 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V, I가 모두 홀수이거나 짝수일 때, 또는 M이 홀수, 또한 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때 제2 분주율을 출력함과 함께 그 외일 때는 제1 분주율을 출력하고, 상기 제1 기간의 후반 부분에서 M+V≤I의 기간은 제2 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때, 또는 M이 홀수, 또한 V, I가 모두 홀수이거나 짝수일 때, 제1 분주율을 출력함과 함께 그 외일 때는 제2 분주율을 출력하도록 제어하는 것을 특징으로 한다.
본 발명의 구성에서는 출력 신호를 분주하여 분주 펄스를 출력하는 분주 수단과, 분주 펄스와 기준 주파수 신호와의 위상차의 신호를 대역 제한하여 얻은 제어 전압에 의해 발진 주파수를 제어하여 출력 신호를 발생시키는 발진 수단을 구비하여 이루어지는 위상 동기 루프 회로에서, 분주 펄스의 계수 결과의 신호 I와, 출력 신호의 주파수 변조 주기에 대응하는 분주 펄스의 출력 횟수의 신호 M과, 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께, 전반 부분과 후반 부분과의 경계 부분에 분주 주기마다 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의, 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 분주 수단에 있어서의 분주율을 분주 주기마다 연산하여 출력하고, 제1 기간에 이 연산 출력 신호를 선택하여 주파수 변조 파형의 상승 하강 또는 상승에 대응하는 제2 기간에 이 연산 출력 신호를 반전한 신호를 선택하여 분주 제어용 신호로서 분주 수단으로 공급한다.
그래서, 신호 V의 값이 어느 정도 커진 경우에는 위상 동기 루프 회로의 과도 특성에 따라 클럭 주파수의 변화가 완만해짐과 함께 순조롭게 되므로, 클럭 주파수가 삼각파 형상으로 변화하도록 주파수 변조가 실시된 클럭 신호를 발생시킬 수 있다.
도 1은 발명의 일 실시예인 위상 동기 루프 회로의 구성을 나타내는 블록도.
도 2는 본 실시예의 위상 동기 루프 회로에서의 루프 카운터의 구성을 나타내는 블록도.
도 3은 본 실시예의 위상 동기 루프 회로에서의 제어 신호 생성부의 구성을 나타내는 블록도.
도 4는 본 실시예의 위상 동기 루프 회로의 동작을 설명하기 위한 타이밍도.
도 5는 본 실시예에 있어서의 제어 출력 연산부의 구성을 나타내는 블록도.
도 6은 본 실시예에 있어서의 제어 출력 연산부의 동작을 설명하기 위한 타이밍도.
도 7은 종래의 주파수 변조 기능을 갖는 위상 동기 루프 회로의 구성예를 도시하는 블록도.
도 8은 종래의 위상 동기 루프 회로에서의, 출력 클럭 주파수의 시간적 변화를 설명하기 위한 도면.
도 9는 종래의 주파수 변조 기능을 갖는 위상 동기 루프 회로의 다른 구성예를 도시하는 블록도.
도 10은 종래의 위상 동기 루프 회로에서의 루프 카운터의 분주율의 제어를 예시하는 도면.
도 11은 위상 동기 루프 회로에서의, 분주율 전환시의 주파수 변화를 예시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 위상 비교기(PFD)
2 : 차지 펌프 회로(CP)
3 : 저역 통과 필터(LPF)
4 : 전압 제어 발진기(VCO)(발진 수단)
5 : 루프 카운터(분주 수단)
6 : 인버터
7 : 제어 신호 생성부(제어 수단)
11 : 분주 펄스 카운터
12 : 플립플롭(FF)
13 : 제어 출력 연산부(제어 출력 연산 수단)
14 : 인버터
15 : 셀렉터(SEL)
이하, 도면을 참조하여 본 발명의 실시의 형태에 대해 설명한다. 설명은 실시예를 이용하여 구체적으로 행한다.
도 1은 본 발명의 일 실시예인 위상 동기 루프 회로의 구성을 나타내는 블록도, 도 2는 본 실시예의 위상 동기 루프 회로에서의 루프 카운터의 구성을 나타내는 블록도, 도 3은 본 실시예의 위상 동기 루프 회로에서의, 제어 신호 생성부의구성을 나타내는 블록도, 도 4는 본 실시예의 위상 동기 루프 회로의 동작을 설명하기 위한 타이밍도, 도 5는 본 실시예에 있어서의 제어 출력 연산부의 구성을 나타내는 블록도, 도 6은 본 실시예에 있어서의 제어 출력 연산부의 동작을 설명하기 위한 타이밍도이다.
이 예의 위상 동기 루프 회로는 도 1에 도시된 바와 같이 위상 비교기(PFD : 1)와, 차지 펌프 회로(CP : 2)와, 저역 통과 필터(LPF : 3)와, 전압 제어 발진기(VCO : 4)와, 루프 카운터(PCNT : 5)와, 인버터(6)와, 제어 신호 생성부(MODU : 7)로 개략 구성되어 있다.
위상 비교기(1)는 기준 주파수 fr의 입력의 위상과, 루프 카운터(5)로부터의 분주 펄스 FBAK의 위상을 비교하여 위상차에 따른 크기와 극성을 갖는 직류 출력을 발생시킨다. 차지 펌프 회로(2)는 위상 비교기(1)로부터의 직류 출력에 따라 플러스 또는 마이너스의 전류를 출력한다. 저역 통과 필터(3)는 차지 펌프 회로(2)로부터의 전류에 의해 그 구성 요소인 캐패시터(도시되지 않음)의 전하를 충전하거나 방전함으로써 기준 주파수 fr과 분주 펄스 FBAK의 출력 주파수와의 차에 대응하는,상술된 제어 전압을 발생시킨다. 전압 제어 발진기(4)는 저역 통과 필터(3)로부터의 제어 전압에 따라 주파수 fo가 변화하는 클럭 신호를 출력한다.
도 2에 일례를 나타내는 루프 카운터(5)는 제어 신호 생성부(7)로부터 제공되는 분주율 제어용 신호(이하, 단순히 제어 신호라고 함) PSEL의 “0", “1"에 따라 카운터 CNT11 또는 CNT12의 어느 하나를 선택하고, 분주율에 따른 값 PCNT0 또는 PCNT1을 주파수 fo에 따라 클록 신호의 펄스에 의해 카운트하여 카운트 종료한결과의 캐리 신호를, 분주 펄스 FBAK로서 출력함과 함께 카운터 CNTl1와 CNT12를 리셋하는 동작을 반복하여 행한다.
도 1의 인버터(6)는 분주 펄스 FBAK를 반전하고, 제어 신호 생성부(7)로 공급한다. 제어 신호 생성부(7)는 외부에서 제공되는, 변조 주기의 1/4의 기간에 출력되는 분주 펄스 FBAK의 수를 나타내는 신호 M과, 변조 파형의 상승 기간의 전반 부분과 후반 부분과의 경계 부분에서의 제어 신호 PSEL의 “10"의 반복의 횟수를 나타내는 신호 V와, 분주 펄스 FBAK를 내부적으로 카운트한 값을 나타내는 신호 I (도시되지 않음)에 따라 제어 신호 PSEL을 출력한다.
이 예에서의 루프 카운터는 도 2에 도시된 바와 같이 프로그래머블 카운터(CNT)11, 12와, 셀렉터(SEL : 13)로 구성되어 있다.
프로그래머블 카운터(11, 12)는 분주 펄스 FBAK마다 리세트되어 각각 외부에서 분주율 입력 PI에 제공되어 있는, 분주율 PCNT0 또는 PCNT1에 대응하는 수만큼, 주파수 fo의 출력 클럭을 카운트할 때 펄스를 출력한다. 셀렉터(13)는 제어 신호 PSEL의 “0", “1"에 따라 프로그래머블 카운터(11) 또는 프로그래머블 카운터(12)의 출력을 선택하고, 분주 펄스 FBAK로서 출력한다.
이 예에서의 제어 신호 생성부(7)는 도 3에 도시된 바와 같이 분주 펄스 카운터(21)와, 플립플롭(FF : 22)과, 제어 출력 연산부(23)와, 인버터(24)와, 셀렉터(SEL : 25)로 개략 구성되어 있다.
분주 펄스 카운터(21)는 변조 파형의 반주기에 상당하는 2M 기간, 분주 펄스 FBAK를 그 상승 하강마다 카운트하고, 카운트치 I를 출력하고, 2 M 카운트마다 셀프 리세트함과 함께 inv 신호를 출력한다. 또, 분주 펄스 카운터(21)는, 시스템 리세트 신호 SR을 수신했을 때 초기 상태(카운트치0)로 리세트된다.
플립플롭(22)은 inv 신호의 입력마다 그 상태를 반전함으로써, 2M 기간마다 교대로 "0", "1"의 변화를 반복하는 invI 신호를 출력한다. 제어 출력 연산부(23)는 신호 M과 신호 V와 신호 I와의 상태로 정해지는, 제1 분주율 PCNT0에 대응하여 “0"이 되고, 제2 분주율 PCNT1에 대응하여 “1"이 되는 출력치를, 분주 펄스 FBAK의 출력마다 연산하고, 신호 oclk로서 출력한다. 인버터(24)는 신호 oclk를 반전하여 출력한다. 셀렉터(25)는 invI 신호의 상태에 따라 제어 출력 연산부(23)로부터의 oclk 신호, 또는 인버터(24)로부터의 oclk 신호의 반전 신호를 선택하여 제어 신호 PSEL로서 출력한다.
이어서, 도 1 내지 도 4를 참조하여 이 예의 위상 동기 루프 회로의 동작을 설명한다. 도 4는 신호 M의 값이 10일 때의, 제어 신호 생성부(7)로부터 출력되는 제어 신호 PSEL의 "1", “0"의 변화를, 1 변조 주기에 대해 도시한 것이다.
이 예에서는 클록 신호의 1 변조 주기에 대응하는 분주 펄스 FBAK의 수가 4M개이고, 따라서 이 기간에서의 제어 신호 PSEL의 수도 4M개이다. 그리고, 제어 신호 PSEL이 “0" 또는 "1"이 됨에 따라 루프 카운터(5)에 대해 분주율로서 각각 PCNT0 또는 PCNT1이 제공되는 것으로 한다. 또, 이하에서는 PCNT0<PCNT1의 경우에 대해 설명하지만, 반대의 경우라도 좋다.
신호 V의 값이 0일 때는 변조 파형의 제1 기간에는 제어 신호 생성부(7)로부터 제1 기간의 전반 부분에 제어 신호 PSEL로서 “0" 연속이 제공됨에 따라 클럭주파수 fo가 낮고, 제1 기간의 후반 부분에 “1" 연속이 제공됨에 따라 클럭 주파수 fo가 높아지도록 제어되지만, 신호 V의 값이 증가했을 때는 제어 신호 생성부(7)는 신호 V의 값의 증가에 따라 상승 기간이 되는 제1 기간의 전반 부분과 후반 부분과의 경계 부분에서 삽입되는 "10"의 연속치의 수가 증가하도록, 제어 신호 PSEL을 발생시킨다. 또, 변조 파형의 제2 기간에는 단순히 제1 기간의 반전 파형이 되도록 제어되므로, 이하에서는 주로 제1 기간에 대해서만 설명한다.
도 4에서, 신호 V가 0일 때는 변조 파형의 상승 기간에 대응하는 2M개의 “1", “0" 중, 전반 부분(a)의 M개는 전부 “0"이고, 후반 부분(b)의 M개는 모두 “1"이고, 이 경우에는 클럭 주파수 fo는 변조 파형의 상승 기간의 중앙점에서 계단형으로 급격히 상승하도록 제어된다.
한편, 신호 V의 값이 증가함에 따라 상승 기간의 전반 부분(a)과 후반 부분(b)과의 경계 부분에서 신호 V의 값과 같은 수의 “10"의 연속치가 삽입되지만, 이 때, 삽입된 “1"과 “0"의 총수의 중간점의 위치가, 항상 2M개의 구간의 중앙점 A에 일치하도록 제어되어 있다.
분주율이 변화한 경우에는 위상 동기 루프 회로가 발생하는 클럭 신호 주파수는, 주로 차지 펌프 회로(2) 및 저역 통과 필터(3)의 특성과, 전압 제어 발진기(4)의 이득으로 정해지는 과도 특성에 따라 변화하므로 분주율의 전환에 따르는 클록 주파수의 변화에는 과도적으로 지연되어 있다. 그래서, 전회의 분주율의 전환에 의해 생긴 클럭 신호 주파수의 과도적 변화의 종료전에 다음의 분주율의 전환이 행해지 도록 제어 신호 PSEL의 “l"과 "0"의 변화가 생긴 경우에는 클럭 신호 주파수의 변화는 적분 작용에 의해 평활화되어 완만해짐과 함께 순조로워진다. 이러한 효과는 클럭 신호 주파수의 과도적 변화에서의 최초의 피크의 출현 이전에 분주율이 변화하도록 2 종류의 분주율에 대한 전환이 행해지는 경우에 한층 현저해진다.
그래서, 신호 V의 값을 선택하여 1 변조 주기 내에 행해지는 분주율 전환의 빈도를 설정함과 함께 분주 펄스의 발생 주기가 과도 특성상, 타당한 값이 되도록 2 종류의 분주율을 정함에 따라 클럭 신호 주파수가 삼각파 형상으로 직선적인 변화를 생기게 하도록 주파수 변조를 실시된 클럭 신호를 발생시키는 것이 가능해진다. 변조 파형의 하강에 대응하는 제2 기간에 대해서도 마찬가지다. 이러한 효과를 조장하기 위해서는 상술된 바와 같은 위상 동기 루프 회로 자체의 과도 특성이 완만해져 로크 시간이 길고, 밴드 폭이 넓은 것이 바람직하다.
위상 동기 루프 회로에서 발생하는 클럭 신호 주파수 fo에 대한, 이러한 삼각파 형상의 주파수 변조는, 제어 출력 연산부(23)에 있어서 다음과 같이 2M기간(반주기)의 전반 부분(a)에서는 알고리즘 A에 따라 후반 부분(b)에서는 알고리즘 B에 따라 연산 출력 신호 oclk를 발생시킴으로써 달성된다.
◇ 알고리즘 A
(1) 0≤I≤M-1-V의 기간은 “0"이다.
(2) (1) 외의 기간은,
「M이 짝수, 또한 V, I가 홀수, 또는 짝수」 또는,
「M이 홀수, 또는 V가 홀수이고 I가 짝수, 또는 V가 짝수이고 I가 홀수」일때 "1"이고, 그 외일 때는 "0"이다.
◇ 알고리즘 B
(1) M+V≤I의 기간은 "1"이다.
(2) (1) 이외의 기간은,
「M이 짝수, 또한 V가 홀수이고 I가 짝수, 또는 V가 짝수이고 I가 홀수」 또는 「M이 홀수, 또한 V, I가 홀수, 또는 짝수」일 때 “0"이고, 그 외일 때는 “1"이다.
이 예에서의 제어 출력 연산부(23)는 도 5에 도시된 바와 같이 감산부(DEC : 31)와 제1 비교부(COMP : 32)로 이루어지는 전반 후반 판정부(33)와, 영역 경계 판정부(ADDSUB : 34)와, 제2 비교부(35)와, 제3 비교부(36)와, 배타적 논리합(EX-NOR) 회로(37)와, OR회로(38)와, 인버터(39)와, NAND 회로(40)와, 인버터(41)와, NOR 회로(42)와, OR 회로(43)와, 플립플롭(FF :44)으로 개략 구성되어 있다.
감산부(31)는 신호 M에 대해 (M-1)의 연산을 행한다. 제1 비교부(32)는 감산부(31)의 출력 신호와 신호 I를 비교한다. 이에 따라, 전반 후반 판정부(33)는 신호 S1로서 0≤I≤M-1(전반부)일 때 “1"을 출력하고, M≤I≤2M-1(후반부)일 때 "0"을 출력한다. 영역 경계 판정부(34)는 신호 S2로서 신호 S1이 "1" (전반부)일 때 감산을 행하여 M-1-V를 출력하고(이 때, 캐리 입력 CI에 “1"이 제공됨에 따라 -1의 연산이 행해짐), 신호 S1이 “0"(후반부)일 때 M+V를 출력한다. M-1-V, M+V는 각각 알고리즘 A, B에서 제어 신호 PSEL이 “l", "0"의 변화를 개시하고, 또는 종료하는 영역의 경계에 대응하고 있다.
제2 비교부(35)는 영역 경계 판정부(34)의 출력 신호 M-1-V와, 신호 I를 비교하여 신호 S3으로서, 1≤M-1-V일 때 "1"을 출력하고, 그렇지 않을 때 "0"을 출력한다. 제3 비교부(36)는 영역 경계 판정부(34)의 출력 신호 S2와, 신호 I를 비교하여 신호 S4로서 I의 값이 M+V보다 작을 때 “0"을 출력하고, 그렇지 않을 때 “1"을 출력한다. 배타적 논리합 회로(37)는 신호 M과, 신호 I와, 신호 V 각각의 최하위 비트의 “1", "0"을 비교하여, 신호 S5로서 “1"의 수가 짝수일 때 “1"을 출력하고, “1"의 수가 홀수일 때 "0"을 출력한다.
OR회로(38)∼OR회로(43)로 이루어지는 논리 회로는 신호 S1∼S5의 조합으로부터 신호 I의 변화에 따라 신호 S6을 출력하고, 플립플롭(44)은 신호 S6을 다음의 분주 펄스 FBAK의 상승 하강까지 보유하며, 연산 출력 신호 oclk로서 출력한다.
이하, 도 5, 도 6을 참조하여 이 예의 제어 출력 연산부의 동작을 설명한다.
(1) 0≤I≤M-1-V의 기간(도 6①의 기간)
이 기간에서는 신호 S3=“1"이고, NOR 회로(42)의 출력 신호 S7이 “0"이고, 신호 S1=“1"이고, 인버터(41)의 출력 신호 S8이 “0"이므로, OR 회로(43)의 출력 신호 S6은 도 6①에 도시된 바와 같이 "0"이 연속된다.
(2) M-V≤I≤M-1의 기간(도 6②의 기간)
이 기간에서는 신호 S1="1"이고, 인버터(41)의 출력 신호 S8이 "0"이지만, 신호 S3=“0"이고, 배타적 논리합 회로(37)의 출력 신호 S5가 NOR 회로(42)를 거쳐 출력되므로, OR 회로(43)의 출력 신호 S6은, 도 6②에 도시된 바와 같이 “1"과 “0"이 교대로 연속한다.
(3) M≤I≤M+V의 기간(도 6③의 기간)
이 기간에서는 신호 S3=“0"이고, 신호 S5는 NOR 회로(42), OR 회로(43)를 거쳐 신호 S7이고, 또한 신호 S1="0", 신호 S4=“0"이고, 신호 S5는 OR 회로(38), NAND 회로(40), 인버터(41)를 통해 신호 S8이고, 병렬로 OR 회로(43)에 입력되므로 OR 회로(43)의 출력 신호 S6은 도 6③에 도시된 바와 같이 “1"과 “0"이 교대로 연속한다.
(4) M+V+1≤I≤2M-1의 기간(도 6④의 기간)
이 기간에서는 신호 S1=“0", 신호 S4=“1"이고, 인버터(41)의 출력 신호 S8이 "1"이므로, OR 회로(43)의 출력 신호 S6은 도 6④에 도시된 바와 같이 “1"이 연속한다.
이와 같이, 이 예의 위상 동기 루프 회로에서는 클럭 주파수가 삼각파 형상으로 직선적으로 변화하는 클럭 신호를 발생시킬 수 있다. 이 때, 외부 설정 수치에 따라 프로그래머블하게 주파수 변조 파형을 결정할 수 있으므로, 분주율 설정용의 ROM을 필요로 하지 않음과 함께, 출력 클럭 신호의 주파수 변조 기능 설정 시의 자유도가 높다.
이상, 본 발명의 실시예를 도면에 의해 상술했지만, 구체적인 구성은 이 실시예에 한정된 것이 아니며, 본 발명의 요지를 일탈하지 않은 범위의 설계의 변경 등이 있어도 본 발명에 포함된다. 예를 들면, 제어 출력 연산부(23)의 구성은 도 5에 도시된 것에 국한되지 않으며, 알고리즘 A와 알고리즘 B를 실현하는 회로이면, 어떠한 회로라도 좋다. 또한, 제어 신호 PSEL의 “l", “0"과 분주율의 대소와의 관계는 “1"과 “0"을 각각 분주율의 대와 소로 할당하면, 도 4, 도 6에서의 제1 기간과 제2 기간은 각각 변조 파형이 상승 기간과 하강 기간이 되고, "1"과 “0"을 분주율의 소와 대로 할당하면, 상승 기간과 하강 기간의 관계가 반대가 된다.
이상 설명한 바와 같이 본 발명의 위상 동기 루프 회로에 따르면, 출력 클럭 신호에 대한 삼각파 형상의 주파수 변조 기능을 갖게 하기 위해 ROM을 사용하지 않으므로, 회로를 수용하기 위한 칩 면적을 축소할 수 있음과 함께 외부 설정 수치에 따라 프로그래머블하게 주파수 변조 파형을 결정할 수 있으므로, 출력 클럭 신호의 주파수 변조 특성 설정 시의 자유도가 높은 이점을 갖는 위상 동기 루프를 실현할 수 있다.

Claims (8)

  1. 출력 신호를 분주하여 분주 펄스를 출력하는 분주 수단과, 상기 분주 펄스와 기준 주파수 신호와의 위상차의 신호로부터 얻은 제어 전압에 의해 발진 주파수를 제어하여 상기 출력 신호를 발생시키는 발진 수단을 구비하여 이루어지는 위상 동기 루프 회로에 있어서,
    상기 분주 수단에 대해 복수 종류의 분주율을 일정 갯수의 상기 분주 펄스마다 전환하며 제공하면서, 상기 전환의 경계 기간에 있어서 상기 복수 종류의 분주율을 혼재시켜 제공함과 함께 상기 혼재하는 복수 종류의 분주율의 전환 시, 전회의 분주율 설정에 따라 생긴 상기 위상 동기 루프 회로의 출력 클럭 신호 주파수의 과도 특성에 있어서의 최초의 피크의 출현 이전에 다음의 분주율을 제공하도록 제어를 행하는 제어 수단을 설치한 것을 특징으로 하는 위상 동기 루프 회로.
  2. 제1항에 있어서,
    상기 제어 수단이 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께, 상기 전반 부분과 후반 부분과의 경계 부분에 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터,상기 분주 수단에 있어서의 분주율을 연산하여 분주 주기에 따른 분주율 제어용 신호를 생성함과 함께 상기 분주 수단으로 공급하는 것을 특징으로 하는 위상 동기 루프 회로.
  3. 제1항에 있어서,
    상기 제어 수단이 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께 상기 전반 부분과 후반 부분과의 경계 부분에, 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주 수단에 있어서의 분주율을 연산하여 분주 주기에 따른 연산 출력 신호를 발생시키는 제어 출력 연산 수단을 구비하고, 상기 제1 기간에 상기 연산 출력 신호를 선택하고, 상기 주파수 변조 파형의 상승 하강 또는 상승에 대응하는 제2 기간에 상기 연산 출력 신호를 반전한 신호를 선택하여 분주율 제어용 신호로서 상기 분주 수단으로 공급하는 것을 특징으로 하는 위상 동기 루프 회로.
  4. 제2항 또는 제3항에 있어서,
    상기 제어 출력 연산 수단이 상기 제1 기간의 전반 부분에 있어서, 0≤I≤M-1-V의 기간은 제1 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V, I가 모두홀수이거나 짝수일 때, 또는 M이 홀수, 또는 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때 제2 분주율을 출력함과 함께 그 외일 때는 제1 분주율을 출력하고, 상기 제1 기간의 후반 부분에서, M+V≤I의 기간은 제2 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때, 또는 M이 홀수, 또한 V, I가 모두 홀수이거나 짝수일 때, 제1 분주율을 출력함과 함께 그 외일 때는 제2 분주율을 출력하는 것을 특징으로 하는 위상 동기 루프 회로.
  5. 출력 신호를 분주하여 분주 펄스를 출력하고, 상기 분주 펄스와 기준 주파수 신호와의 위상차의 신호로부터 얻은 제어 전압에 의해 발진 주파수를 제어하여 상기 출력 신호를 발생시킴으로써, 위상 동기 루프를 형성하고 복수 종류의 분주율을 일정 갯수의 상기 분주 펄스마다 전환하여 제공하면서, 상기 전환의 경계 기간에 있어서 상기 복수 종류의 분주율을 혼재시켜 제공함과 함께, 상기 혼재하는 복수 종류의 분주율의 전환 시, 전회의 분주율 설정에 따라 생긴 상기 위상 동기 루프의 출력 클럭 신호 주파수의 과도 특성에서의 최초의 피크의 출현 이전에 다음의 분주율을 제공하도록 분주 제어를 행하는 것을 특징으로 하는 위상 동기 루프 회로에서의 주파수 변조 방법.
  6. 제5항에 있어서,
    상기 분주 제어가 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고, 후반 부분에 제2 분주율을 할당함과 함께,
    상기 전반 부분과 후반 부분과의 경계 부분에 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주시의 분주율을 연산하여 분주 주기에 따른 분주율 제어용 신호를 생성하여 분주를 제어함으로써 행해지는 것을 특징으로 하는 위상 동기 루프 회로에서의 주파수 변조 방법.
  7. 상기 분주 제어가 상기 분주 펄스의 계수 결과의 신호 I와, 상기 출력 신호의 주파수 변조 주기에 대응하는 상기 분주 펄스의 출력 횟수의 신호 M과, 상기 주파수 변조 파형의 상승 또는 하강에 대응하는 제1 기간의 전반 부분에 제1 분주율을 할당하고 후반 부분에 제2 분주율을 할당함과 함께, 상기 전반 부분과 후반 부분과의 경계 부분에, 분주 주기마다 상기 제1 분주율과 제2 분주율이 교대로 나타나도록 했을 때의, 상기 제1 분주율과 제2 분주율 세트의 출현 횟수의 신호 V로부터, 상기 분주시의 분주율을 연산하여 분주 주기에 따른 연산 출력 신호를 발생시키고, 상기 제1 기간에 상기 연산 출력 신호를 선택하고, 상기 주파수 변조 파형의 상승 하강 또는 상승에 대응하는 제2 기간에 상기 연산 출력 신호를 반전한 신호를 선택하여 얻은 분주율 제어용 신호에 의해 행해지는 것을 특징으로 하는 위상 동기 루프 회로에서의 주파수 변조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 연산 출력 신호가 상기 제1 기간의 전반 부분에서 0≤I≤M-1-V의 기간은 제1 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V, I가 모두 홀수이거나 짝수일 때, 또는 M이 홀수, 또는 V가 홀수이고 I가 짝수 또는 V가 짝수익고 I가 홀수일 때 제2 분주율을 출력함과 함께 그 외일 때는 제1 분주율을 출력하고, 상기 제1 기간의 후반 부분에서 M+V≤I의 기간은 제2 분주율을 출력하고, 그 외의 기간은 M이 짝수, 또한 V가 홀수이고 I가 짝수 또는 V가 짝수이고 I가 홀수일 때, 또는 M이 홀수, 또는 V, I가 모두 홀수이거나 짝수일 때, 제1 분주율을 출력함과 함께 그 외일 때는 제2 분주율을 출력하도록 제어하는 것을 특징으로 하는 위상 동기 루프 회로에서의 주파수 변조 방법.
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