KR20010066339A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 화학적 기계적 연마(chemical mechanical polishing, CMP)공정을 실시하지 않고 2번의 마스크공정으로 저장전극 간에 간격을 조정하면서 충분한 과도식각공정을 실시하여 저장전극 잔류물이 발생하지 않게 함으로써 저장전극의 표면적 증가에 의해 캐패시터의 정전용량을 증가시켜 리프레쉬특성을 향상시킬 수 있고, 마이크로 브리지에 의해 저장전극 간에 쇼트가 발생하는 것을 방지하여 공정수율을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법 {A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 저장전극 형성공정시 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함)공정에 의해 저장전극이 손상되거나 식각잔류물에 의해 발생하는 마이크로 브리지에의한 쇼트를 방지하는 반도체소자의 캐패시터 형성방법에 관한 것이다. .

일반적으로, 반도체소자의 고집적화되어감에 따라 캐패시터의 고정전용량이 요구되고 있다. 이를 해결하기 위해 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 저장전극의 표면적을 증대시키는 방법 등이 대두되고 있다.

종래에는 256M이상 실린더형(cylindrical) 저장전극을 적용하는 캐패시터에서 저장전극콘택플러그를 형성하고, 전체표면 상부에 저장전극으로 예정되는 부분을 노출시키는 희생절연막패턴을 형성한 다음, 저장전극용 도전층을 형성한다.

그 후, 상기 저장전극용 도전층을 CMP공정으로 연마하여 저장전극을 서로 분리시키는 공정을 실시한다.

상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, CMP공정에 의해 저장전극의 상부가 긁혀 떨어져나가 결함의 원인으로 작용하거나, 정전용량을 감소시키는 요인이 되어 리프레쉬(refresh)특성의 감소로 인해 수율이 감소하는 문제점이 있고, 저장전극의 표면적을 증가시키기 위해 후속공정으로 준안정다결정실리콘(meta-stable polysilicon, 이하 MPS 라 함)막을 형성할 때 저장전극 간에 간격이 작고, MPS막이 과도하게 성장하거나 또는 저장전극의 잔류물이 남아있는 경우 마이크로 브리지(micro bridge)가 발생하여 저장전극 간에 쇼트가 발생하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극 콘택플러그를 형성하고, 상기 저장전극콘택플러그를 노출시키는 제1희생절연막패턴을 형성한 다음, 전체표면 상부에 제1저장전극용 도전층을 형성하고, 상기 제1저장전극용 도전층 상부에 제2희생절연막을 형성하여 평탄화시킨 다음, 상기 제1희생절연막패턴형성시 식각되지 않은 부분을 식각한 후 제2저장전극용 도전층을 형성하고 전면식각공정을 실시하여 상기 제1저장전극용 도전층과 연결되는 스페이서를 형성하여 표면적이 증가된 저장전극을 형성하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 14 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11 : 반도체기판 13 : 층간절연막

15 : 저장전극콘택플러그 17 : 제1희생절연막

19 : 제1감광막패턴 21 : 제1저장전극용 도전층

23 : 제2희생절연막 25 : 제2감광막패턴

27 : 제2저장전극용 도전층 29 : MPS막

31 : 플레이트전극

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 저장전극 콘택플러그가 구비된 층간절연막을 형성하고, 전체표면 상부에 상기 저장전극 콘택플러그보다 넓은 부분을 노출시키는 제1희생절연막패턴을 형성하는 공정과,

전체표면 상부에 제1저장전극용 도전층을 형성한 다음, 상기 제1저장전극용 도전층 상부에 제2희생절연막을 형성하여 평탄화시키는 공정과,

상기 제2희생절연막 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 식각마스크로 상기 제2희생절연막, 제1저장전극용 도전층 및 소정 두께의 제1희생절연막을 식각하고, 상기 감광막패턴을 제거하는 공정과,

전체표면 상부에 제2저장전극용 도전층을 형성하는 공정과,

상기 제2저장전극용 도전층을 전면식각하여 상기 제1저장전극용 도전층에 스페이서형태로 연결되는 저장전극을 형성하는 공정과,

상기 제2희생절연막과 제1희생절연막을 제거하는 공정과,

상기 저장전극의 표면에 준안정다결정실리콘막을 선택적으로 성장시키는 공정과,

후속공정으로 유전체막 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.

도 1 내지 도 14 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상에 소자분리 산화막과 게이트 산화막(도시안됨)을 형성하고, 게이트 전극(도시안됨)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(12)을 형성하고, 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택홀이 구비된 층간절연막(13)을 형성한다. (도 1 참조)

다음, 상기 저장전극 콘택홀을 매립하는 저장전극콘택플러그(15)를 형성한다. (도 2 참조)

그 다음, 전체표면 상부에 제1희생절연막(17)을 형성한다. (도 3 참조)

다음, 상기 제1희생절연막(17) 상부에 상기 저장전극 콘택플러그(15)보다 넓은 부분을 노출시키는 제1감광막패턴(19)을 형성한다. (도 4 참조)

그 다음, 상기 제1감광막패턴(19)을 식각마스크로 상기 제1희생절연막(17)을 식각하여 상기 저장전극 콘택플러그(15)를 노출시키는 홈을 형성한다. (도 5 참조)

다음, 상기 제1감광막패턴(19)을 제거하고, 전체표면 상부에 제1저장전극용 도전층(21)을 형성한다. (도 6 참조)

그 다음, 상기 제1저장전극용 도전층(21) 상부에 제2희생절연막(23)을 형성하여 평탄화시킨다. (도 7 참조)

다음, 상기 제2희생절연막(23) 상부에 상기 제1감광막패턴(19) 형성시 노출되지 않았던 부분을 노출시키는 제2감광막패턴(25)을 형성한다. (도 8 참조)

그 다음, 상기 제2감광막패턴(25)을 식각마스크로 상기 제2희생절연막(23), 저장전극용 도전층(21) 및 소정 두께의 제1희생절연막(17)을 식각한다. (도 9 참조)

다음, 상기 제2감광막패턴(25)을 제거한다.

그 다음, 전체표면 상부에 제2저장전극용 도전층(27)을 형성한다. (도 10 참조)

다음, 상기 제2저장전극용 도전층(27)을 전면식각하여 상기 제1저장전극용 도전층(21)에 스페이서형태로 연결시켜 표면적이 증가된 저장전극을 형성한다. (도 11 참조)

다음, 상기 제2희생절연막(23)과 제1희생절연막(17)을 제거한다. (도 12 참조)

그 다음, 상기 저장전극의 표면에 선택적으로 MPS막(29)을 성장시킨다. (도13 참조)

그 후, 유전체막 및 플레이트전극(31)을 형성하여 캐패시터를 완성한다. (도 14 참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, CMP공정을 실시하지 않고 2번의 마스크공정으로 저장전극 간에 간격을 조정하면서 충분한 과도식각공정을 실시하여 저장전극 잔류물이 발생하지 않게 함으로써 저장전극의 표면적 증가에 의해 캐패시터의 정전용량을 증가시켜 리프레쉬특성을 향상시킬 수 있고, 마이크로 브리지에 의해 저장전극 간에 쇼트가 발생하는 것을 방지하여 공정수율을 향상시키는 이점이 있다.

Claims (1)

1. 반도체기판 상부에 저장전극 콘택플러그가 구비된 층간절연막을 형성하고, 전체표면 상부에 상기 저장전극 콘택플러그보다 넓은 부분을 노출시키는 제1희생절연막패턴을 형성하는 공정과,

   전체표면 상부에 제1저장전극용 도전층을 형성한 다음, 상기 제1저장전극용 도전층 상부에 제2희생절연막을 형성하여 평탄화시키는 공정과,

   상기 제2희생절연막 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 식각마스크로 상기 제2희생절연막, 제1저장전극용 도전층 및 소정 두께의 제1희생절연막을 식각하고, 상기 감광막패턴을 제거하는 공정과,

   전체표면 상부에 제2저장전극용 도전층을 형성하는 공정과,

   상기 제2저장전극용 도전층을 전면식각하여 상기 제1저장전극용 도전층에 스페이서형태로 연결되는 저장전극을 형성하는 공정과,

   상기 제2희생절연막과 제1희생절연막을 제거하는 공정과,

   상기 저장전극의 표면에 준안정다결정실리콘막을 선택적으로 성장시키는 공정과,

   후속공정으로 유전체막 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.