KR20010062416A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20010062416A
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electrode terminal
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KR1020000076356A
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이하라요시히로
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모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 소자의 전극 단자 형성면 상에 형성된 배선 패턴의 측면에 언터컷팅부가 제공되어 반도체 소자의 전극 단자 형성면의 상부가 밀봉될 때, 밀봉층이 고 접착성을 나타내는 반도체 장치를 얻을 수 있다. 이러한 언터컷팅부를 갖는 배선 패턴의 측면은 복수 금속의 금속층을 배선 패턴의 적어도 금속층 A의 측면이 금속층 A 상에 형성된 금속층 B의 측면에 비해 내측으로 리세스되어 형성되어지는 적층 형태로 적층시켜 배선 패턴을 형성함으로써 얻을 수 있다. 보다 상세히 기술하자면, 언터컷팅부는 이 측면에 대해 습식 에칭을 행함으로써 얻을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체 소자와 동등한 크기를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 칩-사이즈 반도체 장치(10)의 일례의 구성이 도 5를 참조하여 설명된다.
전극 단자(14)가 형성되어 있는 반도체 소자(12)의 표면에, 전극 단자(14)를 노출시킨 채로 패시베이션막(16)이 형성된다.
패시베이션막(16) 상에는, 반도체 소자(12)의 전극 단자(14)를 노출시킨 채로, 유기 수지 등을 포함하는 절연 코팅(18)이 형성된다.
절연 코팅(18) 상에는, 배선 패턴(들)(20)이 형성되며, 그 배선 패턴(20)의 한쪽 끝은 반도체 소자(12)의 전극 단자(14)에 전기적으로 접속되고, 다른쪽 끝은 랜드(20a)를 형성한다. 아이템(20b)은 랜드(20a)를 반도체 소자(12)의 전극 단자(14)에 접속시키는 배선 패턴(20)의 일부를 형성하는 도전 영역이다.
랜드(20a)의 표면 상에는 원주형 전극(26)이 상하 방향으로 배열되고, 원주형 전극(26)의 최상단면을 노출시킨 채로 배선 패턴(20)을 밀봉하기 위한 밀봉층(28)이 형성된다.
원주형 전극(26)의 최상단면에는 니켈 도금과 금 도금이 순차적으로 이루어진 도금층(22)이 형성된다.
또한, 외부 접속 단자(24)가 원주형 전극(26)의 최상단면(즉, 도금층(22)의 표면)에 형성되며, 최상단면은 밀봉층(28)의 외부에 노출된다.
이와 같은 반도체 장치(10)에서, 반도체 장치(10)가 실장판(도시되지 않음) 상에 실장될 때, 배선 패턴(20)은 반도체 소자(12)와 실장판(예를 들어, 수지 회로판) 간의 열팽창 계수 차이로 인한 응력을 받는 경향이 있다.
이 때, 긴 형태를 갖는 원주형 전극(26)은 외부 접속 단자(24)와 배선 패턴(들)(20) 간에 삽입되며, 원주형 전극(26) 자체가 그 응력을 흡수하여 완화시킨다.
전술한 것과 같이 반도체 소자(12) 상에 배선 패턴(20)이 형성되어 있는 반도체 장치(10)를 위한 제조 방법의 개요가, 도 6 내지 10을 참조로 하여 설명된다.
우선, 도 6에 도시되어 있는 바와 같이, 반도체 소자(12)의 최상단에 있는 패시베이션막(16) 상에, 전극 단자(14)의 영역을 제외하고, 폴리이미드 수지로 이루어진 절연 코팅(18)이 형성된다.
다음으로, 도 7에 도시되어 있는 바와 같이, 티탸늄 또는 크롬으로 이루어진 접착 금속층(25a) 및 구리층(25b)을 포함하는 금속막(25)이, 층(25a) 및 층(25b)의 두께가 각각 약 0.05 내지 0.2㎛과 약 0.5㎛ 등의 두께를 갖도록, 스퍼터링에 의해형성된다.
다음으로, 도 8에 도시되어 있는 바와 같이, 그루브 형태의 배선 패턴(rewiring pattern)을 형성하기 위해 구리층(25b)의 일부를 노출시킨 채로, 레지스트 패턴(27)이 형성되고, 이 레지스트 패턴(27)을 도금 마스크로 이용하고 금속층(25)을 도전층으로 이용하여, 전해 구리 도금에 의해 금속막(25) 상에 도금막이 형성된다. 이러한 전해 구리 도금에 의해 형성된 금속층은 배선 패턴(20)의 기본부를 구성한다.
배선 패턴(20)을 형성한 후, 레지스트 패턴(27)은 제거된다.
다음으로, 도 9에 도시되어 있는 바와 같이, 배선 패턴(20)이 형성되어 있는 반도체 소자(12) 상에, 도금 레지스트층(29)이 형성되고, 노광 및 현상이 수행되어, 레지스트층(29)에 홀(31)이 형성되고 배선 패턴(20)의 랜드(20a)가 노출된다.
다음으로, 도 10에 도시되어 있는 바와 같이, 홀(31) 내부의 랜드(20a) 상에 전기 도금(구리, 니켈 등)에 의해 도금막이 형성되고, 이 홀(31)을 채움으로써 원주형 전극(26)이 형성된다 (약 100㎛의 높이).
또한, 원주형 전극(26)의 최상단면에는, 니켈 도금막 및 금 도금막을 포함하는 도금층(22)이 형성된다. 도금층(22)은 니켈 도금막과 팔라듐 도금막이 순차적으로 형성되어 있는 2층 도금막일 수 있다.
다음으로, 레지스트층(29)은 제거된다. 그 다음, 배선 패턴(20)을 에칭 마스크 패턴으로 이용하여, 노출된 금속막(25)(구리층(25b) 및 접착 금속층(25a))을 제거하기 위한 에칭이 수행되어, 배선 패턴(20)을 독립시킨다.
이러한 방식으로, 절연 코팅(18), 배선 패턴(20) 및 원주형 전극(26)이 반도체 소자(12) 상에 형성된다 (도 10).
다음으로, 도 11에 도시되어 있는 바와 같이, 전극 단자(14)가 형성되어 있는 반도체 소자의 표면에, 전기적으로 절연성인 수지를 이용하여, 반도체 소자면을 밀봉하기 위한 밀봉층(28)이 형성된다.
이를 더 상세하게 설명하면, 밀봉층(28)은 원주형 전극(26)의 최상단면이 노출되도록 형성된다. 예를 들어, 땜납 볼과 같은 외부 접속 단자(24)가 밀봉층(28)의 외부에 노출되어 있는 원주형 전극(26)의 최상단면에 결합된다.
지금까지의 공정 단계들은 통상적으로 복수의 반도체 소자들이 형성되어 있는 반도체 웨이퍼 상에 행해진다.
그 다음, 최종적으로, 웨이퍼가 각 반도체 소자에 따라 분리된 조각들로 커팅되어, 도 5에 도시되어 있는 것과 같은 반도체 장치(10)가 제조될 수 있다.
도 13은 이러한 방식으로 제조된 반도체 장치의 일례의 사시도이다.
도 14는 이러한 방식으로 제조된 반도체 장치의 일례의 부분 단면도이다. 이 경우, 원주형 전극은 설치되지 않았다.
도 15는 이러한 방식으로 제조된 반도체 장치의 일례를 상면으로부터 본 도면이다.
이 도면은 밀봉층을 통해 배선층 등을 볼 수 있게 되어 있다.
상술한 것과 같은 반도체 장치(10)에서, 반도체 소자(12)와, 전극 단자들이형성되는 반도체 소자(12)의 최상단면(전극 단자들이 반도체 소자(12)의 표면을 형성함)을 코팅하고 밀봉하는 밀봉층(28) 간의 열팽창 계수의 차이가 매우 크기 때문에, 밀봉층(28)이 온도 변동에 의해 부착면으로부터 용이하게 박리되지 않을 필요가 있다.
종래의 반도체 장치(10)에서, 밀봉층(28)은 2가지의 접착력 -즉, 밀봉층(28)과 반도체 소자(12)의 표면을 형성하는 전극 단자 상에 형성된 절연 코팅(18) 간의 접착력, 및 배선 패턴(20)과 밀봉층(28) 간의 접착력- 에 의해 반도체 소자(12)의 표면을 형성하는 전극 단자의 최상면에 유지된다.
또한, 수지층들 간의 접착력은 이러한 2가지의 접착력보다 크기 때문에, 전체 접착력의 대부분이, 폴리이미드 수지 등으로 이루어진 절연 코팅(18)과 밀봉층(28) 사이의 접착력으로 설명될 수 있다.
그러나, 반도체 소자(12) 상에 전극 단자(14)의 수가 증가하고, 최근의 소형화 및 고밀도화 추세에 따라 표면을 형성하는 전극 단자 상에 형성된 배선 패턴(20)의 면적이 증가함에 따라, 절연 코팅(18)의 노출된 부분이 차지하는 비율이 감소되고, 그 결과 표면을 형성하는 전극 단자 상에서의 밀봉층(28)의 접착력이 전체적으로 감소된다는 문제점이 야기되었다.
따라서, 본 발명은 이러한 문제점을 해결하기 위한 것이며, 밀봉층이 반도체 소자의 표면을 형성하는 전극 단자를 밀봉할 때 우수한 접착 특성을 나타내는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
<발명의 요약>
특히, 본 출원의 본 발명은 다음과 같다,
1. 반도체 장치는, 한 단부는 반도체 소자의 전극 단자 형성면 상에 형성된 전극 단자에 전기적으로 접속되고 다른 단부는 외부 접속용 단자에 접속된 랜드를 형성하는 배선 패턴을 포함하고, 상기 배선 패턴은 상기 반도체 소자의 전극 단자 형성면 상에 형성되며 언더컷팅부를 갖는 측면을 포함한다.
2. 제1항의 반도체 장치에 있어서, 상기 배선 패턴은 복수 금속의 금속층을 적층 형태로 적층시킴으로써 형성되고, 상기 배선 패턴에서의 적어도 하나의 금속층 A의 측면은 상기 금속층 A 상에 형성된 금속층 B의 측면에 비해 내측으로 리세스되어 형성된다.
3. 제2항의 반도체 장치에 있어서, 상기 금속층 A는 구리 도금으로 형성되고, 상기 금속층 B는 니켈 도금 또는 니켈 합금 도금으로 형성된다.
4. 한 단부는 반도체 소자의 전극 단자 형성면 상에 형성된 전극 단자에 전기적으로 접속되고 다른 단부는 외부 접속용 단자에 접속된 랜드를 형성하는 배선 패턴이 반도체 상에 형성되는 반도체 장치의 제조 방법은,
상기 배선 패턴을 복수의 금속을 포함하는 금속층을 적층 형태로 적층시킴으로써 형성하는 단계와,
상기 배선 패턴의 측면 일부를 에칭하는 단계를 포함한다.
5. 제4항의 반도체 장치의 제조 방법에 있어서, 상기 배선 패턴은 니켈 또는 니켈 합금 도금층이 구리 도금에 의해 형성된 층 상에 형성되는 적층 형태로 금속층을 적층시킴으로써 형성된다.
6. 제5항의 반도체 장치의 제조 방법은,
상기 전극 단자 형성면 상에 절연 코팅재를 형성하여 상기 전극 단자를 노출시키는 단계와.
상기 절연 코팅재 및 상기 전극 단자 상에 금속막을 형성하는 단계와.
상기 배선 패턴을 형성하기 위한 사이트가 노출되도록 상기 금속막 상에 레지스트 패턴을 형성하는 단계와,
층들을 적층시켜 상기 배선 패턴을 형성한 후 상기 레지스트 패턴을 제거시키는 단계와,
노출된 상기 금속막을 상기 배선 패턴을 마스크 패턴으로 이용하여 에칭 및 제거시키는 단계
를 포함한다.
7. 제6항의 반도체 장치의 제조 방법에 있어서, 상기 금속막은 크롬 금속막 상에 구리 금속막을 적층 형태로 적층시킴으로써 형성된다.
상술된 배선 패턴의 측면부가 언더컷(undercut) 부분을 가질 때, 밀봉층(28)의 접착 특성은 크게 개선될 수 있다. 여기서 "언더컷"이란, 배선 패턴(20)의 측면이, 도 12a, 12b, 및 12c에 도시된 것처럼, 그의 하부가 상부와 비교해볼 때 리세스되어지도록 구조를 이룬다는 것을 의미한다. 본 발명의 효과는 리세스에 채워져 도 12a, 12b, 및 12c에 도시된 것처럼 힘이 밀봉층(28)을 상부로 당기도록 가해질 때, "위로 당기는 힘"을 방해하는 수지에 의해 발생되는 소위 앵커 효과에 기인하여 얻어지는 것으로 생각되어진다.
그러한 언더컷 구조는 임의의 알려진 어떠한 방법에 의해서도 준비될 수 있다. 예를 들어, 최상부 도금층이 도 12a에 도시된 것처럼 돌출하도록 도금을 행할 수 있다.
또한, 예를 들어 배선 패턴이, 습식 에칭에 의해 쉽사리 부식되는 금속으로 이루어진 금속층 X(도 12b에 예시됨)와, 그 상부에 형성된, 습식 에칭에 의한 부식에 높은 저항력이 있는 금속으로 구성된 금속층 Y(도 12b에 예시됨)를 포함하는 경우에, Y층의 측면부보다 X층의 측면부를 상대적으로 더 많이 에치하도록 습식 에칭을 수행함으로써 도 2a에 도시된 것과 같은 언더컷을 형성하는 것이 가능하다. 이 방법은 기술적으로 간단하고 바람직하다.
물론, 금속층을 적층하는 것이 언더컷을 형성하기 위한 필수불가결한 조건은 아니다.
더우기, 배선 패턴이 복수개의 금속층을 포함하는 경우에, 배선 패턴의 기초부가 될 금속층은 구리 도금에 의해 형성되고, 그 위에 형성되는 금속층은 좀더 쉬운 언더컷 형성을 위하여 니켈 도금 또는 니켈 합금 도금에 의해 형성되는 것이 바람직하다.
그 경우에는, 더 많은 범위까지 에치되어지는 금속층 상부 혹은 위쪽의 금속층은 더 많은 범위까지 에치되어진 바로 그 금속층의 상단에 밀착하여 배치되는 것이 언제나 필요한 것은 아니지만, 언더컷의 효과(리세스의 효과)는 금속층이 더 많은 범위까지 에치되는 바로 그 금속층의 상단에 밀착하여 있는 구조에서 더욱 더 나타난다. 따라서 이것은 바람직하다.
상술한 바와 같이, 반도체 장치를 제조할 때, 에칭에 의하여 노출된, 전기적으로 전도성인 금속막을 제거하기 위한 공정 단계를 일반적으로 포함하고, 그것은 때때로 금속막의 단면이 에칭을 위한 마스크 패턴으로서의 배선 패턴보다 더 리세스되는 공정 중에 발생하여, 언더컷 구조를 형성한다는 점은 유의할 만하다. 그러나, 그러한 언더컷은 밀봉층(28)의 접착 특성을 개선하는데는 거의 기여하지 않으므로, 배선 패턴 자체상에 언더컷을 가지는 것이 중요하다.
이것에 대한 이유는 명확하지 않으나, 그 이유는 약 0.5 내지 0.7㎛ 의 두께를 가지는 금속막으로는 밀봉재가 리세스에 들어가는 것이 어렵고, 비록 그것이 리세스에 들어갔다고 하더라도, 상부로부터 잡아 당기는 힘에 대항하여 충분한 강도를 유지할 수 없기 때문으로 추측된다.
본 발명은 또한 상기에 기재된 방법 4 내지 7을 포함한다.
더욱 구체적으로, 상술한 바와 같이, 배선 패턴의 금속층의 측면을 에칭하는 것은 바람직한 방법이다. 건식 에칭 혹은 습식 에칭이 적용될 수 있다. 금속들 사이에서 에칭 속도의 차이가 방법에 의해 쉽게 영향을 받기 때문에 습식 에칭이 바람직하다.
상기에 기재된 금속막은 크롬의 금속막 상에 층을 이룬 형태로 구리의 금속층을 적층함으로써 형성되는 것이 바람직하다.
본 발명에 기초한 배선 패턴이 큰 효과를 제공하기 때문에, 밀봉층의 접착 특성을 증진시키고자하는 의미에서는, 본 발명의 목적인 앵커 효과를 획득하기 위하여, 재배선의 기능적 필요성이 없는 장소 및 본래의 배선 패턴의 수(밀도)가 작은 장소에서 배선 패턴을 더미 배선으로서 설치하는 것을 명확하게 평가하는 것이 효과적일 것이다. 그 경우에는, 그러한 배선 패턴을 반도체 전극 단자 혹은 외부적으로 접속하는 단자에 접속할 필요가 당연히 없다.
도 1a는 본 발명에 따른 반도체 장치의 일 실시예에서 배선 패턴의 구조를 나타내는 단면도.
도 1b는 언더컷(undercut) 구조를 제공하기 전에 도 1a에 도시된 배선 패턴의 상태를 보여주는 단면도.
도 2a는 본 발명에 따른 반도체 장치의 다른 실시예에서 배선 패턴의 구조를 나타내는 단면도.
도 2b는 언더컷(undercut) 구조를 제공하기 전에 도 2a에 도시된 배선 패턴의 상태를 보여주는 단면도.
도 3은 외부적으로 접속하는 단자 L 형상의 금 배선을 벤딩하여 형성되는 반도체 장치의 구조의 단면도.
도 4는 범프 형상의 외부적으로 접속하는 단자가 배선 패턴의 랜드(land)에 밀착하여 형성되는 반도체 장치의 구조의 단면도.
도 5는 범프 형상의 외부적으로 접속하는 단자가 배선 패턴의 랜드 상에 형성된 원주형의 전극 상에 형성되는 반도체 장치의 구조의 단면도.
도 6은 도 5에 도시된 반도체 장치를 제조하는 방법을 설명하면서, 절연 코팅과 패시베이션막이 웨이퍼 상에 형성된 상태를 보여주는, 설명을 위한 도면.
도 7은 전기적으로 전도층(접착 금속층과 구리층을 포함하는 금속층)이 도 6에 도시된 절연 코팅 상에 형성되는 상태에 대한 설명을 위한 도면.
도 8은 배선 패턴이 도 7에 도시된 전기적으로 전도층(접착 금속층과 구리층을 포함하는 금속층) 상에 형성되는 상태에 대한 설명을 위한 도면.
도 9는 원주형의 전극이 도 8에 도시된 배선 패턴의 랜드 상에 형성되어진 상태에 대한 설명을 위한 도면.
도 10은 도 9에 도시된 레지스트층은 제거되고, 전기적으로 전도층(접착 금속층과 구리층을 포함하는 금속층)은 에칭에 의해 제거되고, 각 배선 패턴은 독립적으로 이루어지는 상태의 설명을 위한 도면.
도 11은 밀봉층(28)으로 밀봉된 반도체 장치를 나타내는 설명을 위한 도면.
도 12a, 12b, 12c 는 언더컷을 나타내는 모델도.
도 13은 반도체 장치의 한 예의 사시도.
도 14는 반도체 장치의 한 예의 부분 측면도.
도 15는 상부로부터 보여지는 반도체 장치의 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 장치
12 : 반도체 소자
14 : 전극 단자
16 : 패시베이션막
18 : 절연 코팅
20 : 배선 패턴
20a : 랜드
25 : 금속막
25a : 접착 금속층
본 발명에 따른 반도체 장치의 바람직한 실시예와 이를 위한 제조 방법이 이제부터 상세히 설명된다. 종래의 예시들에서와 동일한 구성에는 동일 기호가 적용되며, 그에 대한 더 이상의 설명은 주어지지 않는다.
다음의 내용은 단지 본 발명에 따른 반도체 장치와 이를 위한 제조 방법의 실시예들일 뿐이고, 본 발명의 범위를 한정하는 것은 아니다.
도 1a와 도 2b를 참도로 하여, 본 발명의 기초적인 개념에 대해 먼저 설명한다.
배선 패턴(20)이 반도체 소자(12)의 표면을 형성하는 전극 단자 위측에 형성될 때, 배선 패턴은 상이한 금속들의 금속층들을 층을 이룬 형태로(예시로써, 도 1a 에서 두 금속층들 U와 V를 층을 이룬 형태로) 적층함으로써 형성되어 복수개의 금속층이 적층된 형태를 구성한다. 하부층이고 배선 패턴(20)의 기본부인 금속층 U의 측면은 금속층 U 바로 위에 형성된 금속층 V의 측면에 비해 내측으로 리세스되어 형성된다. 따라서, 배선 패턴(20)의 측면은 불균일한 구성을 사용한다. 즉, 측면의 리세스가 언더컷된다.
따라서, 전기적 절연 특성을 나타내는 수지가 전극 단자 형성면 상에 코팅되어 밀봉층(28)을 형성하며, 전극 단자 형성면의 상부가 밀봉되면, 배선 패턴(20)의주변으로부터 측면의 리세스로 수지가 인입되어 배선 패턴(20)과 본딩되며 앵커 효과를 나타낸다. 그러므로, 밀봉층(28)의 접착 특성이 향상된다.
더우기, 배선 패턴(20)은 도 2a에 도시된 바와 같이, 배선 패턴(20)의 기본부를 구성하는 금속층 U 및 W의 측면이 그 상부에 각각 형성된 금속층 V 및 X의 축면에 비해 내측으로 리세스되는 방식으로 형성되도록, 3층 이상(예를 들어, U, V, W 및 X의 4층)으로 형성될 수도 있다. 밀봉층(28)과 본딩되는 사이트의 수가 증가함으로써, 다른 효과가 보다 향상된다.
이하, 반도체 장치의 구성 및 반도체 장치의 제조 방법이 기술된다. 반도체 장치의 구성 및 제조 방법은 도 1 내지 4와 결부하여 사용된 종래의 예, 도 5 내지 10와 매우 동일하다.
먼저, 본 발명에 따른 반도체 장치의 구성을 보면, 도 5에 기본 구성이 도시되어 있다. 그 구성은, 도 1a 및 2a에 도시되고 전술된 바와 같이, 여러 상이한 금속의 금속층을, 배선 패턴(20)의 기본부를 구성하는 금속층 U의 측면이 금속층 U 바로 위에 형성된 금속층 V(및 도 2a의 금속층 X)의 측면에 비해 내측으로 리세스된 구성으로 금속층 형태(도 1a의 2층, 즉 U 및 V의 금속층, 및 도 2a의 4층, 즉 U, V, W 및 X의 금속층)로 적층함으로써 배선 패턴(20)이 형성되는 종래 기술의 구성과는 상이하다.
후술되는 바와 같이, 이러한 리세스 구조는 예를 들어, 도 1b 및 2b에 도시된 바와 같이 측면에 리세스를 갖지 않도록 구성된 배선 패턴의 측면에 에칭 등을 처리하여 형성될 수 있다.
이하, 본 발명에 따른 반도체 장치의 제조 방법이 설명될 것이다.
전극 단자(14)가 노출되어 있는 반도체 소자(12)의 전극 형성면 상에 절연 코팅(18)을 형성하기 위한 도 6에 도시된 처리 단계로부터, 절연 코팅(18) 상에 금속막(25)을 형성하기 위한 도 7에 도시된 처리 단계까지, 그리고 배선 패턴(20)이 형성되어 있는 사이트에 금속막(25)이 노출되는 레지스트 패턴(27)을 형성하기 위한 처리 단계까지의 단계들은 종래 기술에서의 공정들과 완전히 동일하다.
이하, 레지스트 패턴(27)을 도금용 마스크로서 사용함으로써 노출 금속막(25) 상에 배선 패턴(20)을 형성하기 위한 도 8에 도시된 처리 단계에서는, 종래 기술에서는 두께가 5 내지 20 ㎛인 단일 금속층이 전해 구리 도금에 의해 형성되어 배선 패턴을 형성하는데 반해, 예를 들어 본 발명에 따른 실시예에서는 배선 패턴(20)의 기본부를 구성하는 금속인 전해 구리 도금에 의해 형성된 금속층 상에, 적층에 의해 상이한 금속의 금속층이 더 형성된다.
특히, 전해 니켈 도금 또는 전해 니켈 합금 도금에 의해 형성된 금속층은 양호하게는 배선 패턴(20)의 기본부를 구성하는 금속층 바로 위에 적층된다.
도 1b를 참조하면, 전해 구리 도금에 의해 형성된 금속층은 U층이고, 전해 니켈 도금에 의해 형성된 금속층은 V층이다.
이러한 금속층 적층을 재수행함으로써, 배선층이 3층 이상의 다층으로 형성될 수 있다.
이하, 종래예에서와 같이 레지스트 패턴(27)은 제거된다.
다음은 종래예에서와 같이, 랜드(20a)를 노출하기 위한 홀(31)을 갖는 도금레지스트층(29)이 형성되고 원주형 전극(26)이 형성되는, 도 9에 도시된 처리 단계가 수행된다.
원주형 전극(26)을 형성한 후, 레지스트층(29)이 제거된다.
그 후, 도 10에 도시된 처리 단계, 즉 배선 패턴(20)을 개별적으로 제조하는 처리 단계에서는, 반도체 소자 상에 노출된 금속막(25)(구리층(25b) 및 접착 금속층(25a))이 배선 패턴(20)을 마스크 패턴으로 사용한 에칭에 의해 제거된다. 배선 패턴(20)의 기본부를 구성하는 금속층 U(도 2b의 U 및 W층 )의 측면이 에칭되어 금속층 V(도 2b의 V 및 X층)의 측면에 비해 내측으로 리세스된다.
이러한 처리 단계에서 사용된 에칭액은 금속막(27) 및 배선 패턴(20)의 기본부를 구성하는 금속층(U 및 W층)을 에칭하고 그 상부(V 및 X층)의 바로 상부의 금속층을 침식시키지 않는 액체이다.
다음에, 종래예 및 도 11에서 도시된 바와 같이, 반도체 소자(12)의 전극 단자 형성면 상에 밀봉층(28)이 형성되고, 밀봉층(28) 중 노출되어진 원주형 전극(26)의 상단부면 상에 외부 접속용 단자(24)(땜납 범프)가 형성되고, 마지막으로 웨이퍼를 각 반도체 소자(12)에 따라 개별 조각으로 절단함으로써 본 발명에 따른 반도체 장치가 완성된다.
비록 상기 실시예에서 외부 접속용 단자(24)가 원주형 전극(26)의 상단부면 상에 범프 형상으로 형성되는 구성으로 하였지만, 반도체 장치는 도 3에서 예시된 바와 같이 금 와이어가 L자형으로 벤딩되고 랜드(20a) 상에 직접 본딩되는 구성을 가질 수 있다.
또한, 반도체 장치는 도 4에서 도시된 바와 같이, 원주형 전극(26)을 형성하지 않고도 동일 범프 형상의 외부 접속용 단자(24)를 랜드(20a) 상에 직접 형성하는 구성을 가질 수 있다.
외부 접속용 단자(24)가 상술된 바와 같은 배선 패턴(20) 상에 직접 형성되는 공정 단계의 일례에서, 도 8에서 도시된 공정 단계에서 전해 구리 도금으로 형성된 금속층 상에 직접 전해 니켈 도금으로 금속층을 형성한 후 금 도금에 의해 금 도금층을 최상층으로서 형성한다.
그리고 나서, 레지스트 패턴(27)을 제거시킨 후, 도 9에서 도시된 원주형 전극(26)을 형성하기 위한 공정 단계를 건너 뛰고, 도 3에서 도시된 형상을 갖는 외부 접속용 단자(24)의 경우 랜드(20a)가 도 9에서 도시된 바와 같이 노출되는 상태로 레지스트층(29)을 형성한다. 금 와이어는 랜드(20a)에 직접 본딩되는 L자형으로 벤딩되어 외부 접속용 단자(24)를 형성하고, 금 와이어의 표면은 보강을 위해 니켈 합금 도금으로 커버된다. 그 후에, 레지스트층(29)을 제거시키고 나서, 배선 패턴(20)을 마스크 패턴으로 이용하여 금속막(25)을 에칭에 의해 제거시킨다. 이 동안, 배선 패턴(20)의 금속층 U(전해 구리 도금으로 형성된 금속층)의 측면도 또한 에칭되어 리세스된다.
그 후에, 외부 접속용 단자(24)가 노출되어지도록 반도체 소자(12)의 전극 단자 형성면 상에 땜납 레지스트를 코팅하여 밀봉층(28)을 형성한다.
또한, 도 4에서 도시된 형상을 갖는 외부 접속용 단자(24)의 경우, 레지스트 패턴(27)을 제거시킨 후, 노출된 금속막(25)을 배선 패턴(20)을 마스크 패턴으로이용하여 에칭에 의해 제거시킨다. 이 동안, 배선 패턴(20)의 금속층 U(전해 구리 도금으로 형성된 금속층)의 측면도 또한 에칭되어 리세스된다.
그 후에, 단지 랜드(20a)만이 노출되도록 하고 땜납 볼 또는 다른 외부 접속용 단자(24)가 랜드(20a)에 결합되도록 반도체 소자(12)의 전극 단자 형성면 상에 땜납 레지스트를 코팅하여 밀봉층(28)을 형성한다.
상기 실시예에서의 반도체 장치 제조 방법에서는, 제품은 반도체 웨이퍼로 이루어지지만, 개별 반도체 소자일 수도 있다. 이 경우, 개별 조각을 절단하는 작업은 불필요하다.
본 발명에서 기술된 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 배선 패턴의 측면 중 일부가 리세스되어 그 측면에 요철부가 형성된다. 따라서, 전극 단자 형성면 상에 밀봉층을 형성하면, 밀봉층의 수지가 배선 패턴의 요철부에 본딩되어 앵커 효과가 나타난다. 따라서, 밀봉층의 접착 특성이 향상되어 밀봉층의 박리가 어렵게 되는 효과를 발휘하게 된다.

Claims (7)

  1. 반도체 장치에 있어서,
    한 단부는 반도체 소자의 전극 단자 형성면 상에 형성된 전극 단자에 전기적으로 접속되고 다른 단부는 외부 접속용 단자에 접속된 랜드를 형성하는 배선 패턴을 포함하고, 상기 배선 패턴은 상기 반도체 소자의 전극 단자 형성면 상에 형성되며 언더컷팅부를 갖는 측면을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 배선 패턴은 복수 금속의 금속층을 적층 형태로 적층시킴으로써 형성되고, 상기 배선 패턴에서의 적어도 하나의 금속층 A의 측면은 상기 금속층 A 상에 형성된 금속층 B의 측면에 비해 내측으로 리세스되어 형성되어진
    반도체 장치.
  3. 제2항에 있어서,
    상기 금속층 A는 구리 도금으로 형성되고, 상기 금속층 B는 니켈 도금 또는 니켈 합금 도금으로 형성되는
    반도체 장치.
  4. 한 단부는 반도체 소자의 전극 단자 형성면 상에 형성된 전극 단자에 전기적으로 접속되고 다른 단부는 외부 접속용 단자에 접속된 랜드를 형성하는 배선 패턴이 반도체 상에 형성되는 반도체 장치의 제조 방법에 있어서,
    상기 배선 패턴을 복수의 금속을 포함하는 금속층을 적층 형태로 적층시킴으로써 형성하는 단계와,
    상기 배선 패턴의 측면 일부를 에칭하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 배선 패턴은 니켈 또는 니켈 합금 도금층이 구리 도금에 의해 형성된 층 상에 형성되는 적층 형태로 금속층을 적층시킴으로써 형성되는
    반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 전극 단자 형성면 상에 절연 코팅재를 형성하여 상기 전극 단자를 노출시키는 단계와.
    상기 절연 코팅재 및 상기 전극 단자 상에 금속막을 형성하는 단계와.
    상기 배선 패턴을 형성하기 위한 사이트가 노출되도록 상기 금속막 상에 레지스트 패턴을 형성하는 단계와,
    층들을 적층시켜 상기 배선 패턴을 형성한 후 상기 레지스트 패턴을 제거시키는 단계와,
    노출된 상기 금속막을 상기 배선 패턴을 마스크 패턴으로 이용하여 에칭 및 제거시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 금속막은 크롬 금속막 상에 구리 금속막을 적층 형태로 적층시킴으로써 형성되는 반도체 장치의 제조 방법.
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