KR20010032108A

KR20010032108A - 전자 스틸 카메라 어플리케이션에 적합한 화소내 프레임저장 소자, 어레이, 및 전자 셔터 방법

Info

Publication number: KR20010032108A
Application number: KR1020007005246A
Authority: KR
Inventors: 리처드 비. 메릴; 리처드 엠. 터너; 카버 에이. 미드; 리처드 에프. 라이온
Original assignee: 네드위치 리차드; 포베온, 인크.
Priority date: 1997-11-13
Filing date: 1998-10-14
Publication date: 2001-04-16
Also published as: EP1031235A1; US6369853B1; TW417390B; US6741283B1; WO1999026408A1

Abstract

반도체 기판 상에 배치된 저장 화소 센서가 고정 전위에 접속된 제1 단자 및 제2 단자를 갖는 용량성 저장 소자를 포함한다. 포토다이오드는 제1 전위에 접속된 어느드와 캐소드를 갖는다. 반도체 리셋 스위치는 캐소드에 접속된 제1 단자 및 리셋 전위에 접속된 제2 단자를 갖는다. 반도체 트랜스퍼 스위치는 캐소드에 접속된 제1 단자 및 용량성 저장 소자의 제2 단자에 접속된 제2 단자를 갖는다. 반도체 증폭기는 용량성 저장 소자에 접속된 입력 및 출력을 갖는다. 반도체 리셋 스위치 및 반도체 트랜스퍼 스위치는 각각 반도체 리셋 스위치 및 반도체 트랜스퍼 스위치를 선택적으로 활성화하기 위한 제어 회로에 접속된 제어 소자를 갖는다. 광 차폐부는 반도체 트랜스퍼 스위치의 제2 단자, 용량성 저장 소자의 제2 단자 및 반도체 증폭기의 입력를 포함하며 실질적으로 모든 광자가 회로 노드에 들어가지 않도록 하는 회로 노드를 포함하는 반도체 기판의 일부 위에 배치된다. 반도체 기판에서 생성된 모든 소수 캐리어가 회로 노드에 들어가지 않도록 하는 구조가 제시된다. 복수의 저장 화소 센서가 어레이에 배치된다.

Description

전자 스틸 카메라 어플리케이션에 적합한 화소내 프레임 저장 소자, 어레이, 및 전자 셔터 방법{INTRA-PIXEL FRAME STORAGE ELEMENT, ARRAY, AND ELECTRONIC SHUTTER METHOD SUITABLE FOR ELECTRONIC STILL CAMERA APPLICATIONS}

당기술에서는 적분(integrated) 화상 센서가 공지되어 있다. 이런 센서는 전하 결합 소자(CCD)에 의해 바이폴라 및 MOS 화상 센서로 제조된다.

CCD 화상 기술에서는, 온-칩 프레임 저장 능력이 이미 이용되고 있다. 이것은 전하가 CCD 어레이를 통해 이동함에 따라 감지된 전하가 더 이상의 노출로 인해 오염되지 않도록 하면서 비디오 프레임 시간 동안 이 감지된 전하를 시프트시킬 필요성으로 인해 동기가 부여되었다. 두 개의 저장 기술이 일반적으로 CCD 촬상기 기술에 이용되고 있다. 제1 기술에 따르면, 제2 개별의 온-칩 CCD 어레이가 광 차폐 하에 제공되고, 한 길이로의 시트프가 상당한 오염을 방지할 정도로 충분히 빠르기 때문에, 전체의 화상은 한 길이를 따라서 저장 어레이로 신속히 시프트되게 된다. 제2 기술에 따르면, 라인-저장 CCD가 국부적 광 차폐 상태하에서 센서의 라인들 간에 제공된다. CCD 기술에서는, 소수 캐리어 확산 및 누설로 인한 누설 및 오염을 방지하기 위한 기술이 개발되었지만, 이들 기술은 실리콘 제조 공정이 다르기 때문에 CMOS 센서 어레이에 적용할 수가 없다.

랜덤 어드레스 가능한 CMOS 활성-화소 센서를 갖는 스틸 카메라 어플리케이션에서는, 긴 판독 간격으로 단노출 간격을 실행하는 방법에 대한 문제가 있다. 통상의 활성 화소 영역 어레이 화상 센서는 Hurwitz 등의 ″상용 스틸 카메라용 800K 화소 컬러 CMOS 센서″, SPIE Vol.3019, pp 115-124에 기재되어 있으며, 복수의 로우 및 컬럼의 화소 센서를 포함한다. 이런 유형의 센서 어레이에 대한 가장 일반적인 노출 방법으로는 각 로우에 대한 적분 기간이 동일하지만, 전체 판독 기간 보다는 더 짧을 수 있도록 로우를 주기적으로 스크롤하는 것이 있다. 이런 노출 제어 방법은 전자 셔터로 알려져 있다.

이런 유형의 전자 셔터에는 두 가지 문제가 있다. 먼저, 각 로우가 여러 시간 간격을 스캔하기 때문에, 이동 결함 (이동체의 형상이 왜곡되는 등)이 있게 된다. 또한, 이 기구는 매우 높은 변환 속도의 아날로그-디지털 변환기(ADC) 실행을 필요로 한다. 예를 들어, 어레이가 1백만개의 화소를 가지면, 판독 기간은 1/100초 (핸드 핼드형 카메라에 대해 수용 가능한 최대치)이고, 필요한 변환 속도는 1억개의 샘플/초이다. 필요한 정밀도(10 비트)를 갖는 상용 ACD에 대한 기술의 상태는 초당 약 2000만개의 샘플이기 때문에, 이것은 1/100초의 노출을 허용하는 데에 모두 5개의 ADC가 사용되어야 한다는 것을 의미한다.

노출 문제의 다른 해결책으로는 카메라에 기계적인 셔터를 제공하는 것이다. 이런 동작 모드에서는, 전체 어레이가 먼저 동시에 리셋된다. 다음에 셔터가 노출 기간 동안 개방된다. 셔터가 폐쇄된 후에, 판독은 화소의 암전류 (dark current) 에러에 의해서만 제한되는, 비교적 저속으로 발생할 수 있다. 그러나, 기계적 셔터는 카메라의 비용과 복잡도를 부가하고, 또한 카메라 진동의 원인이 된다.

CMOS 저장 화소의 종래 기술은 누설과 오염의 문제를 주지하고는 있지만, 이들 문제들을 아직 해결하지 못하고 있다. 논문 Yadid-Pecht 등의 ″인텔리전트 화상 캡쳐용 랜덤 억세스 포토다이오드 어레이″, IEEE Trans. Electron Devices vol.38 no.8 Aug.1991 pp 1772-1779에서, 종래 기술의 저장 화소가 개시되어 있다. 여기에 개시된 촬상기는 고해상도의 스틸 사진기에서의 노출 간격 보다 더 긴 판독 노출 간격을 가질 필요성으로 인해 동기가 부여된 것과 반대로, 특정의 처리 기능을 위해 임의의 순서로 화소 값에 억세스할 필요로 인해 동기가 부여되었다. Yadid-Pecht 등은 ″크로스토크″ 및 ″누설″이 ″예측된 것보다 더 강하다″는 문제를 개시하고 있지만, 이들은 이들 문제를 해결하기 위한 방법에 대해서는 어떤 특정의 해결책도 제시하지 못하고 있다.

종래 기술의 촬상기에서의 화소 레이아웃은 상기 저자가 스트레이 캐리어 확산 또는 광으로부터 민감성 저장 노드를 보호하기 위한 전략을 발견하지 못한 것을 개시하고 있다. 이들은 이들 문제에 대한 ″기술적인 해결책″으로 CCD 기술의 세 논문을 참조하고 있지만, 참조된 CCD 기술은 CMOS 저장 화소의 문제에 적용되지가 않는다.

따라서, 본 발명의 목적은 종래 기술의 단점을 해결한 화소 센서 및 화소 센서 어레이를 제공하는 것이다.

본 발명의 다른 목적은 종래의 촬상 어레이에 내재한 스캔아웃 문제를 해결하는 저장 화소 센서 및 저장 화소 센서의 촬상 어레이를 제공하는 것이다.

본 발명의 다른 목적은 저장 화소 센서에 사용되는 개선된 전자 셔터 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 본 발명의 전자 셔터 방법과 호환될 수 있는 저장 화소 센서 및 저장 화소 센서의 촬상 어레이를 제공하는 것이다.

본 발명은 일반적으로 화상 센서 어레이에 관한 것으로, 특히 스틸 카메라 어플리케이션용 CMOS 화상 센서 어레이 및 이들 어레이의 구동 방법에 관한 것이다.

도 1은 통상의 종래 활성-화소 영역 어레이 화상 센서의 블럭도이다.

도 2는 각 로우의 적분 기간이 동일하도록 로우를 통한 스크롤링을 포함하는 도 1의 센서 어레이 유형에 대한 통상의 노출 방법을 나타내는 타이밍도.

도 3a는 본 발명에 따른 저장 화소 센서의 간략화된 개략도.

도 3b는 본 발명에 따른 노출 방법을 나타내는 타이밍도.

도 4는 도 3a의 저장 화소 센서에 사용될 수 있는 상관 이중 샘필링 회로의 간략화된 개략도.

도 5는 본 발명의 저장 기술을 이용하는 화상 어레이의 블럭도.

도 6은 도 3a의 저장 화소 센서 회로의 NMOS 스위치 구현의 개략도.

도 7a 및 도 7b는 도 6의 저장 화소 센서 회로의 NMOS 스위치 구현의 각 레이아웃 및 단면도.

도 8은 도 3a의 저장 화소 센서 회로의 PMOS 스위치 구현의 개략도.

도 9a 및 도 9b는 도 8의 저장 화소 센서 회로의 PMOS 스위치 구현의 각 레이아웃 및 단면도.

도 10a 및 도 10b는 본 발명에 따른 저장 화소 센서 어레이 구동 제어 신호의 더욱 상세한 타이밍 도 및 예시적 회로의 개략도.

도 11은 본 발명의 어레이에 의해 사용되는 여러 제어 신호에 대해 레벨 시프터 회로에 의해 제공된 전압 레벨을 더욱 상세하게 설명하는, 도 10a에 나타낸 것과 유사한 파형의 일부의 확대도.

본 발명의 일 형태에 따르면, 전자 셔터 방법을 이용하는 활성 화소 영역 어레이 화상 센서에 사용되기 적합한 저장 화소 센서 및 저장 화소 센서의 어레이가 개시되어 있다.

본 발명의 제2 형태에 다르면, 크게 감소된 ADC 샘플 속도 요구 조건을 갖는 전자 셔터의 구현 방법이 개시된다. 본 발명의 전자 셔터 기구는 종래의 전자 셔터 구현 보다 더 적은 이동 결함을 갖는다.

당업자에게는 본 발명의 다음 설명이 오직 설명적인 것이지 제한적인 것이 아니라는 것이 이해될 것이다. 본 발명의 다른 실시예는 이 당업자에게는 자명하게 될 것이다.

본 발명의 이해를 용이하게 하기 위해서는, 종래의 활성 화소 영역 어레이 화상 센서의 동작을 이해하는 것이 도움이 될 것이다. 먼저 도 1을 참조하면, 통상의 종래 활성 화소 영역 어레이 화상 센서의 블럭도를 제시하고 있다. 화소 어레이는 화소 소자의 n 컬럼을 각각 갖는 m 로우를 포함한다.

로우 선택 회로 (어레이의 좌측에 도시)는 로우를 스크롤하도록 제공되므로 각 로우에 대한 적분 기간은 동일하다. 각 로우에 대해서, 각 화소의 아날로그 값은 ADC 회로에 멀티플렉스되어 출력 값을 디지트화하여 그 로우의 화소의 출력을 나타내는 디지털 데이터의 스트림을 제공한다.

이하 도 2를 참조하여, 타이밍도가 도 1의 센서 어레이 유형에 대한 통상의 노출 방법을 나타낸다. 도 2에서 알 수 있는 바와 같이, 로우 선택 회로는 로우를 한 번에 하나씩 스크롤하여 각 로우에 대한 적분 기간을 동일하게 한다. 도 1의 어레이의 제1 로우의 화소의 스캐닝과 마지막 로우의 화소의 스캐닝 간의 시간격은 대형 어레이에 대해 상당하므로, 불합리한 이동 결함을 생성한다. 이동 결함은 멀티플렉서 및 ADC를 포함하는 센서 전자 회로의 스캐닝 속도를 증가시켜 최소화될 수 있지만, 대형의 어레이에 대해서는 멀티플렉서와 ADC 회로의 용량으로 스캐닝 속도의 증가가 제한되게 된다.

이하 도 3a를 참조하면, 본 발명의 전자 셔터 노출법에 사용되기 적합한 저장 화소 센서(10)의 간략화된 개략도가 도시된다. 저장 화소 센서(10)는 고정 전압 전위(14)(도 3a에서 접지로 나타냄)에 어노드가 접속되어 있는 포토다이오드(12)를 포함한다. 포토다이오드(12)의 캐소드는 트랜스퍼 스위치(18)를 통해 저장 커패시터(16)에 접속되어 있다. 저장 커패시터(16)는 트랜스퍼 스위치(18)에 제1 플레이트가 접속되어 있고 고정 전위(도 3a에서 접지로 도시)에 제2 플레이트가 접속되어 있다. 포토다이오드(12)의 캐소드는 리셋 스위치(22)를 거쳐 기준 전위 Vref(20)에 접속 가능하므로 포토다이오드(12)가 역 바이어스되게 된다. 증폭기(24)는 그 입력이 저장 커패시터(16)에 접속되어 있다.

도 3b는 리셋 스위치(22)(상부 트레이스(30) 및 트랜스퍼 스위치(18)(하부 트레이스(32)의 동작을 나타내는 타이밍도이다. 이하 도 3a 및 도 3b를 참조하면, 저장 화소 센서(10)의 동작을 용이하게 이해할 수 있을 것이다.

먼저, 화소(10)은 도 3b의 리셋 스위치 및 트랜스퍼 스위치(30 및 32) 모두의 고레벨로 나타낸 바와 같이 리셋 스위치(22) 및 트랜스퍼 스위치(18)를 턴온하여 리셋된다. 다음에 리셋 스위치(22)는 리셋 스위치 트레이스(30)의 하강 에지(34)에서 턴오프되어 포토다이오드(12)로부터의 광전류의 적분이 시작될 수 있게 한다. 광전류 적분 기간을 화살표(36)으로 나타낸다.

트랜스퍼 스위치(18)가 턴온되면, 저장 커패시터(16)의 용량이 적분 동안 포토다이오드(12)의 용량에 부가되고, 이에 의해 전하 용량을 이에 따라 저장 화소 센서의 동적 범위를 증가시키게 된다. 이것은 저장 커패시터(16)가 형성되는 게이트 산화물 용량이 포토다이오드(12)의 접합 용량 보다 더욱 잘 제어되기 때문에 용량 진동으로 인한 화소 출력의 변동을 감소시킨다.

(외부 노출 제어로 결정된) 적분이 완료되면, 트랜스퍼 스위치가 도 3b의 트랜스퍼 스위치 트레이스(32)의 하강 모서리(38)에서 턴오프되어, 저장 커패시터(16) 상에서 적분된 광전하에 대응하는 전압 레벨을 격리시킨다. 바로 그 후에, 광 다이오드(12) 자체는 도 3b의 상부 트레이스(30)의 상승 모서리(40)에 의해 나타낸 바와 같이 리셋 스위치(24)를 다시 턴온하여 기준 전압(20)으로 리셋된다. 이 작용은 포토다이오드((12)가 판독 처리 동안 계속 적분되는 것을 방지하여 저장 소자에 대한 신호의 적분화에 영향을 줄 수 있는 기판으로의 과도 전하의 오버플로우를 방지하게 된다.

리셋 스위치(24)가 다시 턴온된 후에, 판독 처리가 시작될 수 있다. 모든 로우의 저장 화소 센서 모두를 판독하는 판독 기간을 도 3b의 화살표(42)로 나타내었다. 화소 데이터 값 판독은 상관 이중 샘플링을 이용하여 실행되는 것이 바람직하다.

도 4는 도 3a의 저장 화소 센서로 사용될 수 있는 상관 이중 샘플링 (CDS) 회로(50)의 간략화된 개략도이다. CDS 회로(50)는 회로에의 입력 노드를 포함하는 제1 플레이트 및 증폭기(52)의 입력에 접속된 제2 플레이트를 갖는 입력 커패시터(54)를 이용하여 증폭기(52)를 포함한다. 스위치(56)는 증폭기(52)의 입력과 도 4에서 접지로 나타낸 고정 기준 전위 사이에 배치된다.

도 4의 CDS 회로의 동작을 다음의 설명으로 부터 이해할 수 있을 것이다. 먼저, 각 화소의 신호 레벨은 도 4에서 나타낸 바와 같이, 스위치(56)를 제어하는 펄스(58)에 의해 제어되는, 컬럼의 샘플링 회로에서 판독되어 저장된다. 트랜스퍼 스위치(18)는 다시 턴온되고 (그 로우에 대해서만, 도 3b의 트랜스퍼 스위치 트레이스(32)의 상승 모서리(44)에 의해 나타낸 바와 같이) 이것은 기준 레벨이 샘플링 회로에 이용 가능하도록 한다. 이런 형태의 이중 샘플링은 두 개의 샘플 사이의 시간에 비교하여 천천히 변하는 화소 및 컬럼에서의 잡음원의 상쇠를 가능하게 한다.

커패시터(54)의 좌측에 있는 제1 신호 전압(V1)에 의해, 스위치(56)는 온이 된다. 커패시터(54) 양단에 저장된 전압은 신호 전압 V1과 동일하다. 다음에 스위치(56)는 턴오프되고, 커패시터(54)의 제1 플레이트 상의 전압은 기준 전압을 나타내는 새로운 레벨(V2)로 이동한다. 커패시터(54) 양단의 전압은 증폭기(52) 내로 또는 스위치(56)를 통해 소량의 전류가 흐르고 있기 때문에 이 시간 동안에 변하지 않게 된다. 따라서 커패시터(54)의 두 플레이트는 (V2-V1) 만큼 변하고, 사이클의 종단에서 증폭기(52)의 입력에서의 전압은 (V2-V1)이 된다. 이와 같이, 잡음, 오프세트 등이 어레이의 출력으로부터 감산될 수 있다.

상술된 샘플링법에 의하면, 증폭기(52)의 출력에서의 출력차는 신호가 리셋 잡음을 포함하지만 기준 전압은 포함하지 않기 때문에 도 3a의 리셋 스위치(22)로부터의 잡음을 포함하게 된다. 그러나, 이 잡음은 반복 가능하므로 이전 처리 분위기에서 용이하게 상쇠된다. 또한 트랜스퍼 스위치(18)로부터 신호에 의존하는 전하 주입이 있게 된다. 그러나 잡음원은 시스템에서 비선형인 것으로 생각될 수 있으며, 많은 비선형 중에는 화소 증폭기 게인 편차 및 전압에 따른 포토다이오드 용량의 변이가 포함된다.

당업자라면 도 4에 개시된 CDS 회로는 단지 예시적이며 본 발명에 의해 그 외 CDS 회로가 이용될 수 있음이 이해될 것이다. 예를 들어, 1997년 6월 2일자로 출원된 공동 계류중인 출원 번호 08/867,472에 개시된 CDS 회로가 그 외 등가의 CDS 회로로 이용될 수 있다.

상관 이중 샘플링을 이용하지 않는 본 발명의 실시예를 여기에서 생각할 수 있다. 이런 실시예에서는, 모든 로우가 판독되거나 다른 사이클이 시작될 때 까지 도 3b의 트랜스퍼 스위치 트레이스(32)의 상승 에지(44)는 필요하지 않으며 트랜스퍼 스위치 트레이스(32)는 로우로 유지된다.

이하 도 5를 참조하여, 본 발명의 저장 기술을 이용한 활성 화소 촬상 어레이(60)의 블럭도를 도시한다. 도 1의 화상 어레이와 유사하게, 화상 어레이는 활성 화소 소자의 m 로우와 n 컬럼 어레이(62)를 포함한다. 도 1의 어레이와 달리, 도 5의 어레이의 각 저장 화소 센서 소자는 도 3a의 것과 유사한 소자이다.

로우 디코더 회로(64)는 어레이의 로우를 선택하는 데에 사용된다. 로우 어드레스 디코더 회로 등의 로우 디코더 회로가 당 기술에 공지되어 있다. 로우 선택 펄스(64) 및 트랜스퍼 게이트 펄스(68)가 로우 디코더(64)에서 디코드된 로우 어드레스 신호와 AND되어, 각 로우에 대해 도 3b에서 나타낸 타이밍 신호를 생성한다.

컬럼 샘플링 회로 및 멀티플렉서(70)와 함께 로우 디코더 회로(64)는 어레이로부터 화소 정보를 추출하여 이를 디지트화를 위해 ADC 회로(72)에 제시하도록 사용된다. 어레이(70)에서 사용되는 컬럼 샘플링 회로는 로우 디코더 회로(64)와 유사한 디코더를 포함하며 컬럼 샘플링 회로(70)는 카운터(74)로 구동될 수 있다. 로우 및 컬럼 디코딩 회로를 구동하는 데에 카운터를 사용하는 기술이 공지되어 있다. 통상, 카운터(74)로부터의 고위 비트가 로우 디코더 회로(64)를 구동하는 데에 사용되고 하위 비트가 컬럼 샘플링 회로 및 멀티플렉서(70)를 구동하는 데에 사용되어 다음의 로우 바이 로우 디코더 회로(64)의 선택 이전에 어레이의 로우의 모든 화소 정보의 추출을 가능하게 한다.

본 발명의 저장 기술은 어레이로부터 개별 화소 값을 판독하는 데에 이용되는 상당한 시간의 증가를 가져오기 때문에, 활성 화소 촬상 어레이(60)에서 단일의 ADC 회로(72)의 이용이 가능하게 된다. 당업자에게는 잘 이해되는 바와 같이, 고해상도의 ADC 회로(72)(예를 들어, 12비트)는 종래의 촬상기에서 이들의 성능 제한 근처에서 동작하는 ADC 회로 보다 더 작은 파워로 본 발명의 촬상기에 이용될 수 있다.

판독 처리에 이용되는 시간의 길이는 도 3a의 저장 커패시터에 접속된 트랜스퍼 스위치의 노드 상에서의 누설로 인해 제한받게 된다. 이 누설은 암 (생성/확산) 전류 또는 광 전류일 수 있다. 서브 하프 미크론(sub half micron) 처리에서 측정된 암전류는 실온에서 약 100전자/sec/um²이다. 화소의 트랜지스터 소자의 확산 영역이 1um²정도로 작게 만들어질 수 있기 때문에, 이는 저장 커패시터(16)가 80fF(5fF/um²x16um²)의 값을 갖는 실시예에서 1초 동안 저장된 신호 내에 0.2mV의 에러에 이르는, 100전자/sec의 누설 전류를 의미한다. 이것은 적은 에러원이 종래의 어레이에 비교하여 어레이에 대한 판독 시간을 100의 팩터만큼 연장시킨다는 것을 나타낸다.

저장 화소가 기계적 셔터와 관련하여 사용되면, 암전류에 의해 제한되는 판독 시간은 기계적 셔터로 사용되는 단순한 비저장 화소에 비교하여 포토다이오드 영역 대 트랜스퍼 스위치 확산 영역의 비율(약 20:1)에 비례하여 연장될 수 있다.

본 발명의 어레이의 저장 화소의 우세한 에러원은 소수 캐리어의 형태인 스트레이 광전류의 집합이다. 본 발명의 다른 형태에 따르면, 본 발명의 저장 화소 센서의 구조는 스트레이 광전류 누설을 최소화하도록 선택된다. 도 6, 7a 및 7b, 8 및 9a 및 9b는 스트레이 광전류 누설의 발생을 해결하는 도 3a의 NMOS 및 PMOS 구현과 관련한 단면도 및 레이아웃도이다.

이하 도 6을 참조하면, 저장 화소 센서의 NMOS 실시예의 개략도를 나타낸다. 모든 트랜지스터는 NMOS이고, 포토다이오드는 n+/p-이다. n+/p-웰 포토다이오드를 도시하였지만, 본 발명은 p+/n-웰 포토다이오드로도 동작할 수 있다.

NMOS 저장 화소 센서(80)는 어노드가 접지되어 있고 그 캐소드가 N 채널 MOS 리셋 트랜지스터(84)의 소스에 접속되어 있는 포토다이오드(82)를 이용한다. N 채널 MOS 리셋 트랜지스터(84)의 드레인이 Vref에 접속되고 그 게이트는 어레이의 모든 화소에 공통인 리셋 라인(도 5의 참조 부호 76)에 접속되어 있다. 리셋 라인은 적어도 Vref 이상의 드레시홀드 전압으로 구동되어 화소가 전위 Vref로 완전히 리셋되는 것을 확실히 한다.

도 6의 실시예예서, 도 3a의 저장 커패시터(16)는 그 소스와 드레인이 접지에 결합되어 있는 N 채널 MOS 저장 커패시터 트랜지스터(86)으로 구현된다. N 채널 MOS 저장 커패시터 트랜지스터(86)는 N 채널 MOS 트랜스퍼 트랜지스터(88)를 통해 포토다이오드(82)의 캐소드 출력에 결합되어 있다. N 채널 MOS 트랜스퍼 트랜지스터(88)의 게이트는 트랜스퍼 라인(90)에 접속되어 있다.

N 채널 MOS 저장 커패시터 트랜지스터(86)의 게이트 상의 전압은 N 채널 MOS 출력 트랜지스터(92)에 의해 감지된다. N 채널 MOS 출력 트랜지스터(92)는 소스 폴로워 모드에서 동작하며, 그 드레인은 Vcc에 접속되고 그 소스는 N 채널 MOS 선택 트랜지스터(94)에 접속되어 있다. 본 발명의 저장 화소 센서(80)의 본 실시예에 따르면, 전압 전위 Vcc는 Vref가 된다. N 채널 MOS 선택 트랜지스터(94)의 게이트는 선택 라인(96)에 의해 구동된다.

트랜스퍼 라인(90) 및 선택 라인(96)은 도 5의 트랜스퍼 게이트 라인(68) 상의 트랜스퍼 게이트 펄스 및 로우 선택 라인(66) 상의 로우 선택 펄스로부터 각각 구동된다. 이들 신호 둘다는 도 5의 로우 디코더(64)로부터의 로우 어드레스 디코드 신호에 의해 게이트되어 선택된 로우의 화소만이 실행되는 것을 확실하게 한다. 트랜스퍼 게이트 펄스는 리셋 동안에 모든 로우에 대해 동시에 온될 수 있다.

N 채널 MOS 저장 커패시터 트랜지스터(86)는 저장 노드 상의 전압이 VTN(약 0.6V)보다 큰 한 그 게이트 아래의 역전층에 대한 풀 게이트 산화물 정전 용량을 갖게 된다. 화소 출력은 저장 노드 상의 전압이 VTN보다 크지 않으면 선형이 되지 않고 그렇지 않으면 소스 폴로워 출력 트랜지스터는 턴온되지 않는다. 커패시터의 저부 플레이트는 돌출된 p+/n+ 컨택트를 통해 기판(0 볼트)에 접합되어, 어레이의 개별의 접지 와이어의 필요성을 제거시킨다.

도 7a 및 도 7b를 이하 참조하면, 도 6의 NMOS 저장 화소 센서(80)의 바람직한 레이아웃의 상부 및 저면도를 각각 나타내며, 본 발명의 중요 형태를 설명하고 있다. 도 7b의 단면도는 도 7a에서 화살표로 나타낸 7a-7b를 통한 것이다.

NMOS 저장 화소 센서(80)는 p형 기판(110) 상에 제작된다. 필드 산화물 영역(112 및 1124)은 화소의 활성 영역을 서로 격리하며 필드 산화물 영역(116)은 저장 화소 센서(80)를 인접한 저장 화소 센서로부터 격리시킨다. 필드 산화물 영역(120)은 저장 화소 센서(80)의 우측에 가장 근접한 인접 저장 화소 센서에 속한다.

도 6의 NMOS 저장 화소 센서(80)의 포토다이오드(82)는 그 캐소드로서 n+ 영역(122) 및 그 어노드로서 p 기판(110)을 갖는다. 도 6의 저장 커패시터(80)은 그 상측 플레이트로서 폴리실리콘 스트립(124)를 그 하측 플레이트로서 p 기판(110)을 갖는다. P웰(126)은 전자 반발 배리어를 영역 간에 만들어 포토다이오드를 저장 커패시터와 격리시킨다.

N 채널 MOS 트랜지스터(84, 88, 92)는 모두 p웰(128)에 형성되며 모두 도 7a에서 도시되어 있으며, 여기에서 n+영역(130)은 금속 라인(132)을 통해 저장 커패시터의 폴리실리콘 스트립(124)에 접속되어 도 6의 N 채널 MOS 트랜스퍼 트랜지스터(88)의 드레인을 형성한다. N+ 영역(134)은 금속 라인(136)을 통해 포토다이오드의 N+ 캐소드 영역(122)에 접속되며 도 6의 N 채널 MOS 트랜지스터(84 및 88)의 소스를 형성한다. N+ 영역(138)은 Vcc 금속 라인(140)에 접속되며 도 6의 N 채널 MOS 리셋 트랜지스터(84) 및 N 채널 MOS 소스 폴로워 트랜지스터(92)의 드레인을 형성한다. 당업자라면, 도면을 과도하게 복잡하게 하여 본 발명의 설명을 불필요하게 모호하게 하지 않도록 하기 위해서, 금속 라인(140)의 적은 부분만을 그 중심에 도시된 컨택트를 둘러싸는 사각 영역으로 도시한 것을 이해할 수 있을 것이다. 당업자라면 이 구조물을 포함하는 집적 회로의 금속(2) 또는 금속(3) 등의 층에 여기에서 설명되어진 인터커넥션이 제조된다는 것을 이해할 수 있을 것이다.

N+ 영역(142)은 N 채널 MOS 소스 폴로워 트랜지스터(92)의 소스 및 N 채널 MOS 선택 트랜지스터(94)의 드레인을 형성한다. N+ 영역(144)은 N 채널 MOS 선택 트랜지스터(94)의 소스를 형성하며 NMOS 저장 화소 센서(80)를 포함하는 어레이의 컬럼에 대한 컬럼 출력 라인을 형성하는 금속 라인(146)에 접속되어 있다.

폴리실리콘 스트립(148)은 N 채널 MOS 트랜스퍼 트랜지스터(88)의 게이트를 포함하며 화소(80)를 포함하는 어레이의 로우의 모든 화소에 공통인 트랜스퍼 금속 라인(150)에 접속되어 있다. 폴리실리콘 스트립(152)은 N 채널 MOS 리셋 트랜지스터(84)의 게이트를 포함하며 어레이의 모든 화소에 공통인 리셋 금속 라인(154)에 접속되어 있다. 저장 커패시터의 상부 플레이트를 형성하는 폴리실리콘 스트립(124)으로부터 연장된 폴리실리콘 스트립(156)은 N 채널 MOS 소스 폴로워 트랜지스터(92)의 게이트를 포함한다. 폴리실리콘 스트립(158)은 N 채널 MOS 선택 트랜지스터(96)의 게이트를 포함하며 화소(80)를 포함하는 어레이의 컬럼의 모든 화소에 공통인 선택 금속 라인(160)에 접속되어 있다.

금속 영역(162) (도 7b에 도시됨)은 저장 화소(80)의 구조물 위에 배치되며 그 내부에 형성된 애퍼츄어(164) 아래에 배치된 포토다이오드를 제외한 저장 화소(80)의 모든 영역에서의 광전류 생성을 방지하도록 광 차폐물로서 작용하게 된다.

NMOS 저장 화소 센서(80)의 레이아웃의 중요 형태를 도면에 도시한다. 통상의 CMOS 처리에서는 p웰 마스크가 n 웰 마스크의 역전 필드로서 생성된다. 그러나 p웰과 n웰 주입이 서브 0.5um로 개별적으로 마스크되기 때문에, p웰과 n웰이 상보층이어야 할 이유는 없다. 본 발명의 이 형태에 따르면, 이 사실이 장점으로 작용한다. 도 7a 및 도 7b에서 나타낸 바와 같이, p웰(128)은 모든 N 채널 MOS 트랜지스터 아래에 위치되며, p 웰(126)은 커패시터 저부 플레이트와 광 다이오드 사이에 위치된다 (후자의 경우 격리용임). 그 외의 곳에서는 p웰 이나 n웰이 모두 없으며, 개시 웨이퍼로부터의 도핑 레벨 정도가 있을 뿐이다(약 IE15 p형). 더욱 광차폐물을 포함하는 금속 라인(162)은 p웰(128)의 모서리 위에서 연장된다. 이것은 광전류가 벌크로 p웰(128) 외부에서 생성되는 것을 의미한다.

p웰(128)이 p기판보다 더욱 100배 중하게 도핑되기 때문에(10E17 대 10E15), 참조 부호 166으로 개략적으로 도시된 바와 같이 약 100㎷의 벌크로부터 p 웰에 전자가 들어가도록 하는 전위 장벽이 있게 된다. 이것은 (thumb 62㎷/decade of current의 다이오드 룰을 이용하여) 약 100배 정도로 p 웰 내부에서의 n+ 확산으로 전자 전류의 집합을 억제하게 된다. p웰 외부에서 생성된 광전류는 (판독 기간 동안 5V로 바이어스된) 인접한 화소가나 (제로 볼트이지만 전자에 대해 여전히 전위 웰에서) 참조 부호 170으로 나타낸 인접한 커패시터 저부 플레이트의 포토다이오드의 n+ 영역(168)에 의해 집합되는 것이 바람직하다.

저장 커패시터의 상부 플레이트에 접합된 n+ 확산층(130)은 p웰 내에서 일측(n+ 영역(134)) 상의 포토다이오드 노드에 그리고 다른 측에서는 출력 노드 (인접 화소의 n+ 영역(144))에 인접하다는 것에 유의해야 한다. 이들 확산층은 포지티브 바이어스되므로 저장 노드(130) 상에서 종료되게 되는 p웰 내의 전자 전류를 집합하게 된다. 광 차폐는 p 웰 내에서 광생성된 소수 캐리어를 최소화하는 전체 p웰을 커버한다는 것이 다시 강조된다.

이하 도 8을 참조하여, 본 발명에 따른 저장 화소 센서(180)의 다른 실시예의 개략도를 P 채널 리셋와 트랜스퍼 트랜지스터를 이용하여 나타낸다. 저장 화소 센서(180)는 그 어노드가 접지되며 그 캐소드가 P 채널 MOS 리셋 트랜지스터(184)의 드레인에 접속되어 있는 포토다이오드(182)를 이용한다. P 채널 MOS 리셋 트랜지스터(184)의 소스는 Vcc에 접속되며 그 게이트는 어레이의 모든 저장 화소 센서에 공통인 리셋 라인(도 5의 참조 부호 76)에 접속되어 있다.

도 6의 실시예에서와 같이, 도 3a의 저장 커패시터가 도 8의 저장 화소 센서에서 그 소스와 드레인이 접지에 결합되어 있는 N 채널 MOS 저장 커패시터 트랜지스터(186)로서 구현된다. N 채널 MOS 저장 커패시터 트랜지스터(186)는 P 채널 MOS 트랜스퍼 트랜지스터(188)를 통해 포토다이오드(182)의 캐소드 출력에 결합된다. P 채널 MOS 트랜스퍼 트랜지스터(188)의 게이트는 트랜스퍼 라인(190)에 접속된다.

N 채널 MOS 저장 커패시터 트랜지스터(186)의 게이트 상의 전압은 N 채널 MOS 출력 트랜지스터(192)에 의해 감지된다. N 채널 MOS 출력 트랜지스터(192)는 소스 폴로워 모드에서 동작하며, 그 드레인은 Vcc에 접속되고 그 소스는 N 채널 MOS 선택 트랜지스터(194)에 접속되어 있다. 본 발명의 저장 화소 센서(180)의 본 실시예에 따르면, 전압 전위 Vcc는 Vref이다. N 채널 MOS 선택 트랜지스터(194)의 게이트는 선택 라인(196)에 의해 구동된다.

도 6의 실시예에서와 같이, 도 8의 저장 화소(180)의 트랜스퍼 라인(190) 및 선택 라인(196)은 도 5의 트랜스퍼 게이트 라인(168) 상의 트랜스퍼 게이트 펄스 및 로우 선택 라인(66) 상의 로우 선택 펄스 각각으로 구동된다. 이들 신호들은 도 5의 로우 디코더(64)로부터의 로우 어드레스 디코드 신호에 의해 게이트되어 선택된 로우의 화소들만이 실행되는 것을 확실히 한다.

P 채널 MOS 리셋 트랜지스터(184)는 포지티브 레일의 중간에 포토다이오드를 리셋하는 데에 사용되며, 이는 도 6의 실시예의 N 채널 MOS 리셋 트랜지스터(84)를 이용하여 가능하게 되지 않는다. 포토다이오드(182)는 포토다이오드의 유형이 p+/n- 보다 적은 누설을 갖는 것으로 알려져 있기 때문에 n+/p- 접합을 여전히 포함한다. 도 8의 실시예의 소스 폴로워 출력 트랜지스터(192)는 게이트가 포지티브 공급 레일 근처에 있는 P 채널 MOS 소스 폴로워 트랜지스터가 활성이 아니기 때문에 N 채널 소자로 유지된다.

선택 트랜지스터(194)는 화소로부터 전달된 신호가 Vcc-Vt 보다 항상 작기 때문에 또한 N 채널이다. 저장 커패시터(186)는 도 6의 화소(80)로 항상 도시된 바와 같이 동일한 이유와 동일한 방법으로 N 채널 트랜지스터로 형성된다.

도 8의 실시예의 P 채널 MOS 트랜지스터와 관련한 관심사는 서브드레시홀드 전류이다. N 채널 소자만을 이용하는 도 6의 실시예에서, 저장 커패시터(86)의 상부 폴리실리콘 플레이트를 포함하는 회로 노드 상의 유용 전압 진동은 Vref 내지 VTN이고 여기에서 누설은 접합에 의해 지배되며 접합 영역의 약 0.02fA/um²이다. 도 8의 실시예에서, 누설은 P 채널 서브드레시홀드 전류로 지배되며, Vcc=Verf이면 소자폭의 약 10pA/um이 된다. 이 값은 리셋 하이 로직 레벨 (통상 Vcc)이 Vref를 초과하는 매 80mv마다 10의 팩터만큼 감소한다. Vref는 접합 누설을 감소하도록 약 0.50V 감소해야만 한다. 그러나, 어레이의 기준 전압을 감소하게 되면 화소 출력 진동의 증가를 감소시키게 된다.

이하 도 9a 및 도 9b를 참조하여, 도 8의 화소의 바람직한 레이아웃의 상부도 및 단면도를 나타낸다. 도 9b의 단면도는 도 9a의 9b-9b로 나타낸 화살표를 통한 것이다.

도 6의 NMOS 저장 화소 센서(80)과 유사하게, 도 8의 저장 화소 센서(180)가 p형 기판(200) 상에 제조된다. 필드 산화물 영역(202 및 204)은 화소의 활성 영역을 서로 격리시키며 필드 산화물 영역(206 및 208)은 저장 화소 센서를 인접한 저장 화소 센서와 격리시킨다. 필드 산화물 영역(210)은 화소(180)의 우측에 대해 가장 근접한 인접 저장 화소 센서에 속한다. 도 7a 및 도 7b에서 나타낸 바와 같은 화소(80)의 레이아웃과 도 9a 및 도 9b의 저장 화소 센서(180)의 레이아웃 간의 외형의 차는 도 9a 및 도 9b의 화소(180)의 저장 커패시터가 중심에서 보다는 저장 화소 센서의 우측에 배치된다는 것이다. 이것은 본 발명에서 중요한 것이 아닌 설계의 설명일 뿐이다.

도 8의 NMOS 저장 화소 센서(180)의 포토다이오드(182)는 그 캐소드로서 n+영역(212)를 그 어노드에 p웰 영역(214)을 갖는다. 도 8의 저장 커패시터는 그 상부 플레이트로서 폴리실리콘 스트립(216)을 그 하부 플레이트로서 p웰 영역(218)을 갖는다. 당업자라면 p 웰 영역(214 및 218)이 동일 p웰의 일부일 수 있다는 것이 이해될 것이다.

P 채널 MOS 트랜지스터(184 및 188)는 n웰(220) 내에 형성되며 도 9a에서 도시되어 있으며, 여기에서 p+ 영역(222)은 금속 라인(224)을 통해 저장 커패시터의 폴리실리콘 스트립(216)에 접속되어 도 8의 P 채널 MOS 트랜스퍼 트랜지스터(188)의 소스를 형성한다. P+ 영역(226)은 금속 라인(228)을 통해 포토다이오드의 n+ 캐소드 영역(212)에 접속되어 도 8의 P 채널 MOS 리셋 트랜지스터(184)의 드레인과 P 채널 MOS 트랜스퍼 트랜지스터(188)의 드레인을 형성한다. P+ 영역(230)은 Vcc 금속 라인(232)에 접속되어 P 채널 MOS 리셋 트랜지스터(184)의 소스를 형성한다. 금속 라인(232)은 또한 n웰(220)의 경계를 브리지하여 도 8의 N 채널 MOS 소스 폴로워 트랜지스터(192)의 드레인을 형성하는 n+ 영역(234)에 n웰(220)의 p+ 영역(230)을 접속한다. N+ 영역(236)은 N 채널 MOS 소스 폴로워 트랜지스터(192)의 소스 및 N 채널 MOS 선택 트랜지스터(194)의 드레인을 형성한다. N+ 영역(238)은 N 채널 MOS 선택 트랜지스터(194)의 소스를 형성하여 저장 화소(180)를 포함하는 어레이의 컬럼에 대해 컬럼 출력 라인을 형성하는 금속 라인에 접속된다.

폴리실리콘 스트립(242)은 P 채널 MOS 트랜스퍼 트랜지스터(188)의 게이트를 포함하며 저장 화소 센서(180)를 포함하는 로우의 모든 저장 화소 센서에 공통인, 트랜스퍼 금속 라인(244)에 접속되어 있다. 폴리실리콘 스트립(246)은 P 채널 MOS 리셋 트랜지스터(184)의 게이트를 포함하며 어레이의 모든 저장 화소 센서에 공통인, 리셋 금속 라인(248)에 접속되어 있다. 저장 커패시터의 상부 플레이트를 형성하는 폴리실리콘 스트립(216)으로부터 연장된 폴리실리콘 스트립(250)은 N 채널 MOS 소스 폴로워 트랜지스터(192)의 게이트를 포함한다. 폴리실리콘 스트립(252)은 N 채널 MOS 선택 트랜지스터(196)의 게이트를 포함하며 저장 화소 센서(18)를 포함하는 컬럼의 모든 저장 화소 센서에 공통인, 선택 금속 라인(254)에 접속되어 있다.

금속 라인(256)은 n웰(220) 위와 트랜지스터(192 및 194)에 대한 n+ 확산물 위에 배치되어 저장 노드의 누설에 기여할 수 있는 웰 내에 광생성된 소수 캐리어(홀)의 농도를 최소화하도록 광 차폐부로서 작용한다. 애퍼츄어(258)는 인접한 저장 화소의 포토다이오드의 n+ 영역(212) 및 n+ 영역(260)에서 나타낸 저장 화소(180)의 포토다이오드의 영역에 광이 들어가도록 한다. 도 8, 9a 및 9b의 화소(180)은 도 6, 7a 및 7b의 화소(80) 보다 50% 크지만, 화소(80) 보다 더 긴 판독 기간과 또한 더 큰 출력 전압 진동을 제공한다.

본 발명의 저장 화소는 저장을 제공하는 종래의 화소와 몇가지 점에서 다르다. 본 발명은 더 적은 트랜지스터 및 제어 라인을 갖는 여러 회로를 이용하며, 여러 타이밍 기구를 이용하여, 전하 적분의 동적 범위를 더 넓게 하며 고 해상도의 스틸 사진기에서 필요로 하는 프레임 저장 시간을 비교적 더 길게 하며, 이들 모든 형태는 개선된 누설 및 오염 성능으로 가능하게 된다.

이하 도 10a 및 도 10b를 각각 참조하여, 본 발명에 따른 저장 화소 센서 어레이를 구동하기 위한 제어 신호 및 회로에 대해 더욱 상세하게 설명한다. 도 10a 및 도 10b는 본 발명에 따라 바람직한 바와 같은 어레이를 구동시키는 데에 사용되는 리셋, 트랜스퍼, 및 선택 신호의 동작을 설명한다. 당업자라면 도 10b에 도시한 제어 회로(272)는 오직 설명적인 것이며 도 10a에서 나타낸 파형을 생성하도록 그 외 형태가 이용될 수 있다는 것이 이해될 것이다.

이하, 도 10a 및 도 10b를 참조하여, 몇 개의 제어 신호 파형 트레이스를 도시한다. 도 10a의 제1 파형은 글로벌 트랜스퍼 제어 신호(270)를 나타낸다. 이 제어 신호는 도 10b에 도시한 제어 회로(272)의 좌측에 라인(274) 상에 나타난 것으로 도시된다. 제어 회로(272)는 도 2의 로우 디코더(64)에 베치되거나 이와 결합될 수 있다.

도 10a의 제2 파형은 리셋 제어 신호(276)를 나타낸다. 이 제어 신호는 도 10b의 제어 회로에 의해 생성되며 라인(278) 상에 나타난다.

도 10a의 제3 파형은 로우 N 선택 제어 신호(280)를 나타낸다. 로우 N 선택 제어 신호는 당업자에게는 자명한 바와 같이 적당한 로우 N 어드레스 비트 및 그 상보물을 이용하여 제어 회로(272)의 디코더 게이트(282)로부터 유도된 것이다. 로우 N 선택 제어 신호는 라인(284) 상에 나타난다.

도 10a의 제4 파형은 CDS 클럭 신호(286)이다. CDS 클럭 신호(286)은 도면을 불필요하게 복잡하지 않도록 하기 위해서 도 10a의 시간축을 나타내는 수평 방향의 일부만에 나타내었다. CDS 클럭 신호(286)은 라인(288) 상에 나타난 것으로 도 10b에서 나타낸 제어 회로(272)의 좌측에 도시된다.

도 10a의 마지막 파형은 로우 N 트랜스퍼 제어 신호(290)이다. 로우 N 트랜스퍼 제어 신호(290)는 도 10b의 라인(292) 상에 나타난 제어 회로(272)의 출력이다.

도 10b를 더욱 상세하게 설명하면, 라인(284) 상의 로우 N 선택 신호는 인버터(294), AND 게이트(296), OR 게이트(298) 및 레벨 시프터 회로(300)를 통해 라인(288) 상의 CDS 클럭 신호 및 라인(274) 상의 글로벌 트랜스퍼 신호와 결합되어, 라인(292) 상에 로우 N 트랜스퍼 신호(290)를 생성한다. 라인(274) 상의 글로벌 트랜스퍼 신호가 딜레이 회로(302), 인버터(304) 및 레벨 시프터 회로(306)에 제시되어 라인(278) 상에 리셋 신호를 생성한다.

레벨 시프터 회로(300 및 306)는 로우 N 트랜스퍼 신호(290) 및 리셋 신호(276)에 충분한 하이 및 로우 전압 레벨을 제공하는 데에 사용되어, 풀 리셋 (full reset), 로우 누설, 오버플로우 배수 등을 확실하게 하며, 어레이의 구동을 일반적으로 최적화한다. 이것을 도 11에서 개략적으로 설명한다.

라인(288) 상의 CDS 클럭 신호는 도 10b의 하부 좌측부에 도시된 CDS 회로에 제시되어 있다. CDS 회로는 도 4를 참조하여 설명된 바와 같이 구성되어 동작한다. 따라서 라인(288) 상의 CDS 클럭 신호는 도 4에서 스위치(56)로 작용하는 N 채널 MOS 트랜지스터(308)를 턴온시킨다. 커패시터(54)는 또한 컬럼 라인(310)으로부터 구동 증폭기(52)로 도 4에 도시되어 있다. 게이트가 바이어스 전압 Vbias에 접속되어 있는 N 채널 바이어스 트랜지스터(312)는 도시된 바와 같이 바이어스 전류 플로우를 크기 i로 유지한다. 바이어스 전압 및 전류에 대한 통상의 값은 약 1볼트 및 약 5㎂이다.

상관된 더블 샘플링을 이용하지 않는 본 발명의 실시예에서는, 인버터(294), AND 게이트(296) 및 OR 게이트(298)이 사용되지 않으며, 라인(274) 상의 글로벌 트랜스퍼 신호는 어레이의 모든 트랜스퍼 스위치를 구동하도록 단일의 레벨 시프터 회로의 입력에 직접 접속되어 있다.

이하 도 11을 참조하면, 도 3a의 트랜스퍼 스위치(18) 및 리셋 스위치(22)의 게이트를 구동하는 데에 사용되는 신호의 전압 레벨이 MOS 트랜지스터 스위치 소자를 완전히 턴온시킬 만큼 충분하므로 이들 소자 양단에는 어떠한 Vth 강하도 나타나지 않게 되는 것을 알 수 있다. 또한, 리셋 라인 상의 상승된 저 레벨의 값(예를 들어, 약 1.5볼트)은 밝게 켜진 화소로부터 인접한 화소로 오버플로우되지 않도록 하기 위해 적분 동안 전자가 Vref로 오버플로우되게 한다. 당업자라면 도 11에서 나타낸 신호의 타이밍은 이 도면이 접지 전위와 Vref에 관련하여 도 3a의 트랜스퍼 스위치(18) 및 리셋 스위치(22)의 게이트를 구동하는 데에 사용되는 신호의 전압 레벨을 설명하기 위한 것이기 때문에 임의적이라는 것이 이해될 것이다. 리셋 신호(트레이스(314))가 Vref의 것 이상의 하이 레벨 및 접지 이상으로 상승된 로우 레벨을 갖는 것으로 도시되어 있다. 트랜스퍼 신호(트레이스(316))는 Vref의 것 이상의 하이 레벨 및 약 접지 전위에서의 로우 레벨을 갖는 것으로 도시되어 있다.

당업자라면 여기에 개시된 반도체 구조물은 도 7a, 7b, 9a, 및 9b에서 나타낸 모든 p 및 n 영역을 역전시켜 p형 기판 대신에 n형 기판 상에 제조될 수 있다는 것이 이해될 것이다. 부가하여, 당업자라면 p와 n 소자 사이의 다른 유형의 변화가 본 발명의 개시에서 벗어나지 않고 실행될 수 있다는 것이 이해될 것이다.

본 발명의 실시예 및 어플리케이션이 도시 및 설명되었지만, 당업자에게는 여기의 본 발명의 개념에서 벗어나지 않고 상술된 것 이상의 더 많은 변형이 가능하다는 것이 명백할 것이다. 따라서 본 발명은 첨부된 청구범위의 정신을 제외하고 제한되어서는 안된다.

Claims

반도체 기판 상에 배치된 저장 화소 센서에 있어서,

고정 전위에 접속된 제1 단자 및 제2 단자를 갖는 용량성 저장 소자;

제1 전위에 접속된 제1 단자와 제2 단자를 갖는 포토다이오드;

상기 포토다이오드의 상기 제2 단자에 접속된 제1 단자 및 상기 포토다이오드를 역바이어스하는 리셋 전위에 접속된 제2 단자를 갖는 반도체 리셋 스위치;

상기 포토다이오드의 제2 단자에 접속된 제1 단자 및 상기 용량성 저장 소자의 상기 제2 단자에 접속된 제2 단자를 갖는 반도체 트랜스퍼 스위치;

상기 용량성 저장 소자의 상기 제2 단자에 접속된 입력 및 출력을 갖는 반도체 증폭기;

상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치를 선택적으로 활성화하기 위한 제어 회로에 제어 소자가 각각 접속되어 있는 상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치;

상기 반도체 트랜스퍼 스위치의 상기 제2 단자, 상기 용량성 저장 소자의 상기 제2 단자 및 상기 반도체 증폭기의 상기 입력을 포함하는 회로 노드를 포함하며 상기 회로 노드에 실질적으로 모든 광자가 들어가지 않도록 하기 위해서 상기 반도체 기판의 일부 위에 배치된 광 차폐부; 및

상기 반도체 기판 내에 생성된 모든 소수 캐리어가 상기 회로 노드에 들어가지 않도록 하기 위한 소수 캐리어 배제 수단

을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항에 있어서, 상기 증폭기의 상기 출력에 접속된 입력, 출력 버스에 접속된 출력 및 상기 제어 회로에 접속된 제어 소자를 갖는 반도체 선택 스위치를 더 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이며;

상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터는 상기 제1 도전형의 웰 내에 형성되며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 웰 내에 형성된 상기 제1 도전형의 MOS 트랜지스터를 포함하며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

상기 반도체 트랜스퍼 스위치는 상기 p형 반도체 기판 내에 형성된 p웰에 형성된 N채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

상기 반도체 트랜스퍼 스위치는 각각 상기 p형 반도체 기판 내에 형성된 n웰에 형성된 P채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
반도체 기판 상에 배치된 저장 화소 센서 어레이에 있어서:

복수의 저장 화소 센서 - 각 저장 화소 센서는:

고정 전위에 접속된 제1 단자 및 제2 단자를 갖는 용량서 저장 소자;

제1 전위에 접속된 제1 단자와 제2 단자를 갖는 포토다이오드;

상기 포토다이오드의 상기 제2 단자에 접속된 제1 단자 및 상기 포토다이오드를 역바이어스하는 리셋 전위에 접속된 제2 단자를 갖는 반도체 리셋 스위치;

상기 포토다이오드의 제2 단자에 접속된 제1 단자 및 상기 용량성 저장 소자의 상기 제2 단자에 접속된 제2 단자를 갖는 반도체 트랜스퍼 스위치;

상기 용량성 저장 소자의 상기 제2 단자에 접속된 입력 및 출력을 갖는 반도체 증폭기;

상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치를 선택적으로 활성화하기 위한 제어 회로에 접속된 제어 소자를 각각 갖는 상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치;

상기 반도체 트랜스퍼 스위치의 상기 제2 단자, 상기 용량성 저장 소자의 상기 제2 단자 및 상기 반도체 증폭기의 상기 입력을 포함하는 회로 노드를 포함하며 상기 회로 노드에 실질적으로 모든 광자가 들어가지 않도록 하기 위해서 상기 반도체 기판의 일부 위에 배치된 광 차폐부; 및

상기 반도체 기판 내에 생성된 모든 소수 캐리어가 상기 회로 노드에 들어가지 않도록 하기 위한 소수 캐리어 배제 수단

을 포함함 - ;

리셋 신호를 생성하며 상기 리셋 신호를 상기 어레이의 모든 리셋 스위치의 상기 제어 소자에 결합하기 위한 수단;

글로벌 트랜스퍼 신호를 생성하며 상기 글로벌 트랜스퍼 신호를 상기 어레이의 모든 트랜스퍼 스위치의 상기 제어 소자에 결합하기 위한 수단;

상기 어레이의 각 로우에 대해 로우 트랜스퍼 신호를 생성하며 각 로우에 대한 상기 로우 트랜스퍼 신호를 그 로우와 관련한 모든 트랜스퍼 스위치의 상기 제어 소자에 결합하기 위한 수단; 및

상기 어레이의 각 컬럼에 대한 컬럼 라인 - 각 컬럼 라인은 그 컬럼과 관련된 상기 반도체 증폭기의 것의 출력에 결합되어 있음 -

을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제7항에 있어서, 각 저장 화소 센서는 상기 증폭기의 상기 출력에 접속된 입력, 출력 버스에 접속된 출력, 상기 제어 회로에 접속된 제어 소자를 갖는 반도체 선택 스위치를 더 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제7항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이며;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터는 상기 제1 도전형의 웰 내에 형성되며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제7항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 웰 내에 형성된 상기 제1 도전형의 MOS 트랜지스터를 포함하며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제7항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 p형 반도체 기판 내에 형성된 p웰에 형성된 N채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제7항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 p형 반도체 기판 내에 형성된 n웰에 형성된 P채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
반도체 기판 상에 배치된 저장 화소 센서 어레이에 있어서,

복수의 저장 화소 센서 - 각 저장 화소 센서는:

고정 전위에 접속된 제1 단자 및 제2 단자를 갖는 용량성 저장 소자;

제1 전위에 접속된 제1 단자와 제2 단자를 갖는 포토다이오드;

상기 포토다이오드의 상기 제2 단자에 접속된 제1 단자 및 상기 포토다이오드를 역바이어스하는 리셋 전위에 접속된 제2 단자를 갖는 반도체 리셋 스위치;

상기 포토다이오드의 제2 단자에 접속된 제1 단자 및 상기 용량성 저장 소자의 상기 제2 단자에 접속된 제2 단자를 갖는 반도체 트랜스퍼 스위치;

상기 용량성 저장 소자의 상기 제2 단자에 접속된 입력 및 출력을 갖는 반도체 증폭기;

상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치를 선택적으로 활성화하기 위한 제어 회로에 제어 소자가 각각 접속되어 있는 상기 반도체 리셋 스위치 및 상기 반도체 트랜스퍼 스위치;

상기 반도체 트랜스퍼 스위치의 상기 제2 단자, 상기 용량성 저장 소자의 상기 제2 단자 및 상기 반도체 증폭기의 상기 입력을 포함하는 회로 노드를 포함하며 상기 회로 노드에 실질적으로 모든 광자가 들어가지 않도록 하기 위해서 상기 반도체 기판의 일부 위에 배치된 광 차폐부; 및

상기 반도체 기판 내에 생성된 모든 소수 캐리어가 상기 회로 노드에 들어가지 않도록 하기 위한 소수 캐리어 배제 수단

을 포함함 - ;

리셋 신호를 생성하며 상기 리셋 신호를 상기 어레이의 모든 리셋 스위치의 상기 제어 소자에 결합하기 위한 수단;

글로벌 트랜스퍼 신호를 생성하며 상기 트랜스퍼 신호를 상기 어레이의 모든 트랜스퍼 스위치의 상기 제어 소자에 결합하기 위한 수단; 및

상기 어레이의 각 컬럼에 대한 컬럼 라인 - 각 컬럼 라인은 그 컬럼과 관련된 상기 반도체 증폭기의 것의 출력에 결합되어 있음 -

을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제12항에 있어서, 각 저장 화소 센서는 상기 증폭기의 상기 출력에 접속된 입력, 출력 버스에 접속된 출력, 상기 제어 회로에 접속된 제어 소자를 갖는 반도체 선택 스위치를 더 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제12항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이며;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터는 상기 제1 도전형의 웰 내에 형성되며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제12항에 있어서,

상기 반도체 기판은 제1 도전형의 반도체 재료로 형성되며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 제1 도전형과 반대인 제2 도전형의 웰 내에 형성된 상기 제1 도전형의 MOS 트랜지스터를 포함하며, 상기 웰은 상기 반도체 기판 내에 배치되며, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제12항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 p형 반도체 기판 내에 형성된 p웰에 형성된 N채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서 어레이.
제12항에 있어서,

상기 반도체 기판은 p형 반도체 기판이며;

각 저장 화소 센서의 상기 광 차폐부는 상기 반도체 기판 위에 배치된 금속 인터커텍트층의 일부이고;

각 저장 화소 센서의 상기 반도체 트랜스퍼 스위치는 상기 p형 반도체 기판 내에 형성된 n웰에 형성된 P채널 MOS 트랜지스터를 포함하고, 상기 소수 캐리어 배제 수단은 상기 웰을 포함하는 반도체 기판 상에 배치된 저장 화소 센서.
제1항의 저장 화소 센서의 동작 방법에 있어서:

(1) 제1 간격 동안 상기 저장 화소 센서의 상기 트랜스퍼 스위치를 턴온하고 상기 제1 간격의 종료부에서 상기 트랜스퍼 스위치를 턴오프하는 단계;

(2) 상기 제1 간격의 제1 부분 동안 발생하는 리셋 기간 동안 상기 저장 화소 센서의 상기 리셋 스위치를 턴온하고 상기 제1 간격의 상기 제1 부분의 종료시 상기 리셋 스위치를 턴오프하는 단계;

(3) 상기 리셋 스위치가 턴오프된 후에 상기 제1 간격의 제2 부분 동안 발생하는 적분 기간 동안 상기 저장 화소 센서의 광전류를 적분하는 단계 - 상기 적분 기간은 상기 제1 간격의 종료시 끝남 - ;

(4) 상기 제1 간격의 종료 후에 상기 저장 화소의 상기 리셋 스위치를 턴온하는 단계; 및

(5) 상기 저장 화소 센서의 상기 증폭기로부터 출력 신호를 판독하는 단계

를 포함하는 저장 화소 센서의 동작 방법.
제1항의 상기 저장 화소 센서의 동작 방법에 있어서,

(1) 제1 간격 동안 상기 저장 화소 센서의 상기 트랜스퍼 스위치를 턴온하고 상기 제1 간격의 상기 종료시 상기 트랜스퍼 스위치를 턴오프하는 단계;

(2) 상기 제1 간격의 제1 부분 동안 발생하는 리셋 간격 동안 상기 저장 화소 센서의 상기 리셋 스위치를 턴온하고 상기 제1 간격의 상기 제1 부분의 종료시 상기 리셋 스위치를 턴오프하는 단계;

(3) 상기 리셋 스위치가 턴오프된 후에 상기 제1 간격의 제2 부분 동안 발생하는 적분 기간 동안 상기 저장 화소 센서의 광전류를 적분하는 단계 - 상기 적분 기간은 상기 제1 간격의 종료시 끝남 - ;

(4) 상기 제1 간격의 종료 후 기준 기간 동안 상기 저장 화소 센서의 상기 리셋 스위치를 턴온하는 단계; 및

(5) 상기 저장 화소 센서로부터 출력 신호를 판독한 다음에, 상기 저장 화소 센서의 상기 트랜스퍼 스위치를 활성화하고 상기 저장 화소 센서로부터 기준 신호를 판독한 다음에, 상기 저장 화소 센서에 대한 상기 출력 신호와 상기 기준 신호 간의 차를 취하는 단계

를 포함하는 저장 화소 센서의 동작 방법.
제1항의 상기 저장 화소 센서의 동작 방법에 있어서,

(1) 제1 간격 동안 상기 어레이의 모든 저장 화소 센서의 상기 트랜스퍼 스위치를 턴온하고 상기 제1 간격의 상기 종료시 상기 트랜스퍼 스위치를 턴오프하는 단계;

(2) 상기 제1 간격의 제1 부분 동안 발생하는 리셋 기간 동안 상기 어레이의 모든 저장 화소 센서의 상기 리셋 스위치를 턴온하고 상기 제1 기간의 상기 제1 부분의 종료시 상기 리셋 스위치를 턴오프하는 단계;

(3) 상기 리셋 스위치가 턴오프된 후 상기 제1 간격의 제2 부분 동안 발생하는 적분 기간 동안 상기 어레이의 모든 저장 화소 센서의 광전류를 적분하는 단계 - 상기 적분 기간은 상기 제1 간격의 종료시 끝남 - ;

(4) 상기 제1 간격의 종료 후 기준 기간 동안 상기 어레이의 모든 저장 화소의 상기 리셋 스위치를 턴온하는 단계; 및

(5) 상기 어레이의 로우를 선택하고 상기 선택된 로우의 각 저장 화소 센서로부터 출력 신호를 판독하는 단계; 및

(6) 상기 어레이의 모든 로우의 모든 저장 화소에 대한 출력 신호가 판독될 때 까지 단계(5)를 반복하는 단계

를 포함하는 저장 화소 센서의 동작 방법.
로우에 배열된 청구항 1의 저장 화소 센서의 어레이를 동작하는 방법에 있어서:

(1) 제1 간격 동안 상기 저장 화소 센서의 상기 트랜스퍼 스위치를 턴온하고 상기 제1 간격의 상기 종료시 상기 트랜스퍼 스위치를 턴오프하는 단계;

(2) 상기 제1 간격의 제1 부분 동안 발생하는 리셋 기간 동안 상기 어레이의 모든 저장 화소 센서의 상기 리셋 스위치를 턴온하고 상기 제1 기간의 상기 제1 부분의 종료시 상기 리셋 스위치를 턴오프하는 단계;

(3) 상기 리셋 스위치가 턴오프된 후에 상기 제1 간격의 제2 부분 동안 발생하는 적분 기간 동안 상기 어레이의 모든 저장 화소 센서의 광전류를 적분하는 단계 - 상기 적분 기간은 상기 제1 간격의 종료시 끝남 - ;

(4) 상기 제1 간격의 종료 후 기준 기간 동안 상기 어레이의 모든 저장 화소 센서의 상기 리셋 스위치를 턴온하는 단계; 및

(5) 상기 어레이의 로우를 선택하고, 상기 선택된 로우의 각 저장 화소 센서로부터 출력 신호를 판독한 다음에, 상기 선택된 로우의 모든 저장 화소 센서의 상기 트랜스퍼 스위치를 활성화하고 상기 선택된 로우의 각 저장 화소 센서로부터 기준 신호를 판독한 다음에, 상기 선택된 로우의 각 저장 화소 센서에 대해 상기 출력 신호와 상기 기준 신호 간의 차를 취하는 단계; 및

(6) 상기 어레이의 모든 로우의 모든 저장 화소에 대한 출력 신호와 기준 신호가 판독 및 이중 샘플링 상관될 때 까지 단계(5)를 반복하는 단계

를 포함하는 저장 화소 센서의 동작 방법.