KR20010021199A

KR20010021199A - 반도체 기판의 검사 방법

Info

Publication number: KR20010021199A
Application number: KR1020000044992A
Authority: KR
Inventors: 나루오까히데끼
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1999-08-04
Filing date: 2000-08-03
Publication date: 2001-03-15
Also published as: US6300147B1; KR100347509B1; TW463377B; FR2797523A1; FR2797523B1; JP2001050874A

Abstract

실리콘층의 결함을 검사·평가하여 고품질의 SOI 기판을 얻어, 반도체 장치의 제조 수율을 향상시키는 것을 목적으로 한다.

스텝 ST11에서, 매립 산화층 상에 실리콘층이 형성된 SOI 기판을 준비한다. 스텝 ST12에서, 실리콘층의 노출 표면을 열 산화하여 열 산화막을 형성한다. 열 산화막은, 실리콘층 내의 결함을 둘러싸고, 상기 결함을 반영한 또는 전사한 형상으로서 형성된다. 이 때, 열 산화막의 전사 부분이 매립 산화층과 접하는 정도로 열 산화를 실시한다. 스텝 ST13에 있어서, SOI 기판을 불산 용액에 침지한다. 이에 따라, 열 산화막이 제거됨과 함께, 열 산화막과 접하는 부분을 통해 매립 산화층이 침식된다. 본 검사 방법 ST10에 따르면, 열 산화 스텝 ST12에 의해서 결함을 매립 산화층에 확실하게 전사하기 때문에, 종래의 검사 방법에서는 검출·평가할 수 없는 내포 결함도 평가할 수 있다.

Description

반도체 기판의 검사 방법{METHOD OF INSPECTING SEMICONDUCTOR SUBSTRATE}

본 발명은 반도체 기판으로서의 SOI(Silicon On Insulator 또는 Semiconductor On Insulator) 기판의 표면 반도체층이 가진 결정 결함 등의 검사 방법에 관한 것이다.

SOI 기판의 제조 방법으로서 접합법이나 SIMOX(Separation by IMplanted OXygen)법이 많이 이용된다.

일반적으로, 접합법에 의해 제조되는 SOI 기판 (이하, 「접합 SOI 기판」이라고도 부른다)의 표면 실리콘층은, 원재료가 되는 벌크 기판의 결함, 예를 들면 COP (Crystal Originated Particle)라 불리는 보이드 결함 (공동 결함)이나, 산소 석출물이 내재되어 있음과 함께, 그 제조 공정에 있어서 유기된 산소 석출물이나 적층 결함 등을 갖고 있다.

한편, SIMOX법에 의해 제조된 SOI 기판 (이하,「SIMOX 기판」이라고도 부른다)에서는, 원재료로서의 실리콘 기판에 내재되는 COP 외에, 제조 공정으로 있어서 표면 실리콘층에 예를 들면 국소적으로 얇은 영역이나 표면 오목부가 생길 수 있다. 상세하게는, 제조 공정에 있어서 실리콘 기판 표면 상에 파티클 등이 존재한 상태 그대로에서 산소 주입 공정을 실시한 경우, 상기 파티클 등의 하측 부분에서는 산소 이온의 주입 깊이가 다른 부분보다도 얕아 지기 때문에, 표면 실리콘층과 같은 부분은 동층의 다른 부분보다도 얇아진다. 또한, 파티클 등의 하측 부분으로의 산소 이온의 주입량은 다른 부분보다도 적어진다. 이 때문에, 산소 주입 후에 열처리를 실시하여 매립 산화 (실리콘 산화물)층을 형성할 때의 실리콘 산화물의 팽창량에 산소의 주입량의 차이에 기인하는 차가 생기고, 산소의 주입량이 적은, 즉, 팽창량이 적은 파티클 하측의 영역은 그 주위의 영역에 반하여 오목형으로 된다.

또한, 표면 실리콘층 자체가 초기에 갖는 상술한 문제점 외에, 표면 실리콘층에는 SOI 기판이 제조 공정으로 투입된 후에 각 제조 프로세스에 기인한 산소 석출물이나 적층 결함 등의 문제점이 유기된다.

이러한 표면 실리콘층의 문제점을 검사하는 방법으로서 불산 침지법 (HF dipping법)이 널리 이용되고 있다. 이러한 종래의 검사 방법을 설명한다. 우선, 도 14의 (a)에 불산 침지 처리 전의 상태인 SOI 기판(1)의 종단면도를 나타낸다. 도 14의 (a)에 도시한 바와 같이, SOI 기판(1)은 기판 지지부(30)와, 상기 지지부(30) 상에 형성된 매립 산화층(20)과, 매립 산화층(20)의 지지부(30)와는 반대측의 표면(20S) 상에 형성된 표면 실리콘층(10)을 포함한다. 또, 도 14 중에는, 실리콘층(10)이 갖는 초기의 문제점 개소인 결함(50)으로서, COP(51a∼51d) (총칭하여 「COP51」이라고도 부른다)와, 산소 석출물(52)과, 국소적으로 얇은 영역(53)을 모식적으로 도시하고 있다.

다음에, 도 14의 (a)의 상태인 SOI 기판(1)을 불산 용액에 침지한다. 그렇게 하면, 도 14의 (b)에 도시한 바와 같이, 표면 실리콘층(10)의 노출 표면(10S)으로부터 상기 표면(20S)에 달하는 크기의 COP(51a)를 통해, 매립 산화층(20)이 불산 용액에 의해 침식된다. 이에 따라, COP(51a)의 하측에 침식 부분(21a)을 갖는 매립 산화층(21)이 형성된다. 침식 부분(21a)을 관찰함으로써, SOI 기판(1)이 갖는 COP(51a)의 밀도 등을 알 수 있다. 이와 같이, 불산 침지법은 통상, 광학 현미경으로는 관찰할 수 없을 정도의 크기의 결함을 현재화시킴으로써, SOI 기판의 광학 현미경 등에 의한 가시 검사를 가능하게 한다.

그런데, 불산 침지법에서는 불산에 의해 매립 산화층(20)을 침식함으로써 표면 실리콘층(10)의 결함을 현재화시키기 때문에, 도 14의 (a)에 도시한 COP(51a)와 같이 불산 용액이 매립 산화층(20)에 도달할 수 있는 부분, 즉, 표면 실리콘층(10)이 형성되어 있지 않고 매립 산화층(20)이 노출된 부분에 대해 적용 가능하다. 바꾸어 말하면, 불산 침지법은, 표면 실리콘층(10)의 노출 표면(10S)으로부터 매립 산화층(20)의 표면(20S)에까지 이르는 크기의 결함이 아니면 검출할 수 없다고 하는 문제점을 갖고 있다. 상세하게는, 도 14의 (a)에 있어서의, (가) 표면(20S)에 도달하고 있지 않는 COP(51b)나, (나) 표면(10S)에 도달하고 있지 않는 COP(51c)나, (다) 어느 표면(10S, 20S)에도 도달하고 있지 않는 COP(51d) 및 산소 석출물(52)이나, (라) 얇은 영역(53) 등의 결함 (이하, 총칭하여 「내포 결함(50N)」이라고도 부른다)의 검출·평가에 대해서는 불산 침지법을 적용할 수 없다.

그런데, 일반적으로 표면 실리콘층(10)으로 반도체 소자 등을 형성하는 경우, 표면 실리콘층(10)을 제조 공정으로 투입하기 전의 두께로부터 그 반도체 소자에 적합한 두께로 삭감 내지는 박층화하여 사용한다. 이 때문에, 박층화하기 전에 내포 결함(50N)을 검출할 수 있으면 제조 수율의 저하를 미연에 방지하는 것이 가능하다. 그러나, 상술된 바와 같이, 종래의 검사 방법인 불산 침지법에서는, 제조 공정으로의 투입전의 SOI 기판(1)이 갖는 내포 결함(50N)을 충분히 파악할 수 없다. 따라서, 가령 제조 공정 투입전의 불산 침지법에 의한 검사로 양품 레벨로 판정된 SOI 기판(1)에서도, 박층화한 후에 내포 결함(50N)이 현출하여 제조 수율이 현저히 저하되는 사태를 회피할 수 없다.

본 발명은, 이러한 점을 감안하여 이루어진 것으로, 종래의 검사 방법에서는 검출·평가할 수 없는 내포 결함도 검출하여 평가할 수 있는 반도체 기판의 검사 방법을 제공하는 것을 목적으로 한다.

(1) 청구항 1에 기재된 발명에 따른 반도체 기판의 검사 방법은, (a) 유전체층과, 상기 유전체층 상에 형성되어 상기 유전체층과는 반대측의 표면이 노출된 반도체층을 포함하는 반도체 기판을 준비하는 스텝과, (b) 상기 반도체층의 노출된 상기 표면을 열 산화하여 열 산화막을 형성하는 스텝과, (c) 상기 열 산화막을 에칭하는 스텝과, (d) 상기 스텝 (c)에서 개구된 상기 열 산화막을 통해 상기 유전체층을 에칭하는 스텝을 포함하는 것을 특징으로 한다.

(2) 청구항 2에 기재된 발명에 따른 반도체 기판의 검사 방법은, 청구항 1에 기재된 반도체 기판의 검사 방법에 있어서, 상기 스텝(c)는, (c-1) 상기 스텝(b)에서 형성되는 열 산화 유기 결함을 에칭하는 스텝을 더욱 포함하고, 상기 스텝 (d)는, (d-1) 상기 스텝(c-1)에서 개구된 상기 열 산화막을 통해 상기 유전체층을 에칭하는 스텝을 더욱 포함하는 것을 특징으로 한다.

(3) 청구항 3에 기재된 발명에 따른 반도체 기판의 검사 방법은, (a) 유전체층과, 상기 유전체층 상에 형성되어 상기 유전체층과는 반대측의 표면이 노출된 반도체층을 포함하는 반도체 기판을 준비하는 스텝과, (b) 상기 반도체 기판에 열처리를 실시하는 스텝과, (c) 상기 반도체층의 노출된 상기 표면에 대하여 등방성 에칭을 실시하는 스텝과, (d) 상기 스텝 (c)에서 개구된 상기 반도체층을 통해 상기 유전체층을 에칭하는 스텝을 포함하는 것을 특징으로 한다.

도 1은 실시예 1에 따른 검사 방법을 설명하기 위한 플로우차트.

도 2는 실시예 1에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 3은 실시예 1에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 4는 실시예 1에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 5는 실시예 1에 따른 검사 방법이 적용된 SOI 기판의 품질 관리 방법의 일례를 설명하기 위한 플로우차트.

도 6은 실시예 1에 따른 검사 방법이 적용된 SOI 기판의 품질 관리 방법의 다른 일례를 설명하기 위한 플로우차트.

도 7은 실시예 2에 따른 검사 방법을 설명하기 위한 플로우차트.

도 8은 실시예 2에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 9는 실시예 2에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 10은 실시예 3에 따른 검사 방법을 설명하기 위한 플로우차트.

도 11은 실시예 3에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 12는 실시예 3에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 13은 실시예 3에 따른 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

도 14는 종래의 검사 방법을 설명하기 위한 SOI 기판의 모식적인 종단면도.

<도면의 주요 부분에 대한 부호의 설명>

1: SOI 기판(반도체 기판)

10 ∼ 12: 실리콘층(반도체층)

10S: 표면(노출 표면)

11S, 12S, 20S, 40S : 표면

20, 20A, 21: 매립 산화층(유전체층)

40: 열 산화막

50: 결함

50N : 내포 결함

51, 51a ∼ 51d: COP

56: 열 산화 유기 결함

57: 열 처리 유기 결함

61a∼61d, 62, 63, 66, 67: 침식 부분(전사 부분)

71a ∼ 71d, 72, 73, 77: 누락 부분(전사 부분)

ST10, ST20, ST30: 검사 방법

ST11 ∼ ST14, ST21, ST31: 검사 스텝

ST51 ∼ ST54, ST61∼ST64: 품질 관리 스텝.

<실시예 1>

도 1 내지 도 4를 이용하여, 실시예 1에 따른 SOI 기판의 검사 방법 내지는 검사 스텝 ST10을 설명한다. 또, 도 1은 본 검사 방법 ST10의 플로우차트이고, 도 2 ∼ 도 4는 본 검사 방법 ST10을 설명하기 위한 SOI 기판의 모식적인 종단면도이다.

(스텝 ST11)

우선, 도 2에 도시한 SOI 기판 (반도체 기판 : 1)을 준비한다. 상기 SOI 기판(1)은, 도 2에 도시한 바와 같이, 기판 지지부(30)와, 상기 지지부(30) 상에 형성된 실리콘 산화물로부터 이루어지는 유전체층(20)과, 유전체층(20)의 기판 지지부(30)와는 반대측의 표면(20S) 상에 형성된 표면 실리콘층(10, 이하, 단순히「실리콘층」이라고도 함)을 구비한다. 상기 표면(20S)은, 실리콘층(10)과 유전체층(20)과의 계면을 이룬다. SOI 기판(1)으로서 여러 가지 제조 방법에 의해 제조된 것, 예를 들면 접합 SOI 기판이나 SIMOX 기판 등이 적용 가능하다. 또, 이하의 설명에서는, 그 제조 방법의 종별을 막론하고, 상기 유전체층을 「매립 산화층」이라고도 부른다.

도 2에는, 제조 공정으로 투입되기 전의 실리콘층(10)의 초기의 문제점 개소인 결함(50)으로서, (A) 공동 결함인 COP(51)와, (B) 산소 석출물(52)과, (C) 얕은 매립 산화층(20A) 등에 기인한 실리콘층(10)의 얇은 영역(53)을 모식적으로 도시하고 있다. 상기 COP(51)는, 또한 COP(51a)∼COP(51d)로 분류된다. 즉, (A-a) COP(51a)는, 매립 산화층(20) 상에 표면 실리콘층(10)이 형성되어 있지 않고 매립 산화층(20)이 노출되어 있는 결정 결함이며, 노출 표면(10S)으로부터 계면(20S)에까지 이르는 크기를 갖는다. 또한, (A-b) COP(51b)는 표면(10S)에 접하고 있지만 계면(20S)까지는 도달하고 있지 않는 결정 결함이며, (A-c) COP(51c)는 계면(20S)에 접하고 있지만 표면(10S)까지 도달하고 있지 않는 결정 결함이며, (A-d) COP(51d)는 어느 표면(10S, 20S)에도 접하지 않는 크기의 결정 결함이다. 여기에서는, 설명을 간단하게 하기 위해 COP(51a) 등이 각 1개씩의 경우를 진술하지만, COP(51a) 등이 각각 복수의 경우에서도 이하의 설명은 타당하다.

(스텝 ST12)

다음에, SOI 기판(1)의 노출 표면(10S)에 열 산화를 실시하여, 도 3에 도시한 열 산화막(40)을 형성한다. 상기 열 산화는 주지의 여러 가지 방법에 의해 실시 가능하다. 이 때, 도 2에 도시한 표면 실리콘층(10)의 계면(20S) 측의 부분이 도 3에 도시한 실리콘층(11)으로서 잔존한다. 그리고, 실리콘층(11)과 열 산화막(40) 사이에 계면(11S)이 형성됨과 함께, 열 산화막(40)의 계면(11)과는 반대측의 표면(40S)이 노출 표면으로 된다. 또, 계면(11S)을「실리콘층(11) 또는 열 산화막(40)의 표면(11S)」이라고도 부른다. 또한, 본 열 산화 시에 실리콘층(11) 내에 산소 석출물 등의 열 산화 유기 결함(56)이 발생할 수 있다.

특히, 도 3에 도시한 바와 같이, 열 산화막(40)의 결함(51, 52)의 부근은, 그 결함(51, 52)을 둘러싸는 형상으로서 형성된다. 또한, 열 산화막(40)의 형성에 따라, 실리콘층(10 : 도 2 참조)의 얇은 영역(53)은 더욱 얇아지거나 또는 완전히 열 산화된다. 이와 같이, 열 산화막(40)은 결함(50)의 각각을 반영한 형상으로서 형성되므로, 이하의 설명에서는, 「결함(50)이 열 산화막(40)에 전사된다」와 같이 표현한다. 이 때, 열 산화막(40)과 같은 전사 부분에 대응하여 실리콘층(11)도 결함(50)을 반영한 형상으로서 형성되기 때문에, 「결함(50)이 실리콘층(10) 또는 (11)에 전사된다」와 같이 표현한다.

여기서는, 도 3에 도시한 바와 같이, 결함(50, 56)을 통해 열 산화막(40)과 매립 산화층(20)이 결합하고 있는 경우를 설명한다. 상세하게는, (가) 열 산화막(40)의 결함(51, 52)의 전사 부분은 매립 산화층(20)에 접하고, (나) 열 산화막(40)은 얕은 매립 산화층(20A)과 접하고, (다) 열 산화 유기 결함(56)은 양계면(11S, 20S) 사이에 걸치는 정도의 크기를 갖는 것으로 한다.

(스텝 ST13)

다음에, 본 스텝 ST13에 있어서 도 3의 상태인 SOI 기판(1)의 적어도 노출 표면(40S) 측을 불산 용액에 침지한다. 이러한 불산 침지 처리에 의해, 도 3에 도시한 열 산화막(40)이 제거됨과 함께, 매립 산화층(20)의 내에서 열 산화막(40)의 전사 부분의 하측 부분 및 그 근방 및 열 산화 유기 결함(56)의 하측 부분 및 그 근방이 침식된다. 그 결과, 도 4에 도시한 바와 같이, 침식 부분(61a ∼ 61d, 62, 63, 66)을 갖는 매립 산화층(21)이 형성된다. 상세하게는, 불산은 우선 열 산화막(40)을 침식해 가고, 열 산화막(40)의 상술한 전사 부분까지 침식한다. 이에 따라, 열 산화막(40)의 전사 부분이 개구되어 매립 산화층(20)이 노출된다. 그리고, 상기 개구 부분을 통해 불산이 매립 산화층(20)을 침식함으로써, 상기 침식된 매립 산화층(21)이 형성된다.

도 2 내지 도 4를 참조하면 알 수 있는 바와 같이, 결함(50, 56)은, 열 산화 스텝 ST12에 있어서 열 산화막(40) 및 실리콘층(11)에 전사된 후에, 불산 침지 스텝 ST13에 있어서 침식된 매립 산화층(21)의 침식 부분(61a ∼ 61d, 62, 63, 66)으로서 전사된다.

또, 표면 실리콘층과 매립 산화층과의 계면을 평탄화하기 위해서 SOI 기판의 표면 실리콘층에 열 산화를 실시하여 열 산화막을 형성한 후에 상기 열 산화막을 불산 용액으로 제거한다고 하는 기술이, 예를 들면 특개평 7-94688호 공보에 개시되어 있다. 그러나, 상기 공보에 있어서의 불산 처리는 상기 열 산화막을 단순히 제거하기 위한 것이므로, 이것을 그 상태 그대로 본 스텝 ST13에 적용시키는 것은 바람직하지 않다. 왜냐하면, 본 스텝 ST13에서는, 불산에의 침지 시간을 열 산화막(40)을 완전히 제거할 수 있는 시간보다도 긴 시간으로 설정함으로써, 결함(50, 56)의 전사 부분인 침식 부분(61a∼61d, 62, 63, 66)을 충분히 형성하여 확실하게 현재화시킬 필요가 있기 때문이다. 예를 들면, 열 산화막(40)이 300㎚, 매립 산화층(20)이 100㎚ 이상이고, 49%의 불산 용액을 이용하는 경우에는, SOI 기판(1)에 대해 5분 이상의 침지 처리를 실시한다.

또, SOI 기판의 검사나 평가가 아니라, 실리콘 웨이퍼 상에 에피택셜층을 형성하기 위한 전 처리로서 열 산화막을 형성한 후에 상기 열 산화막을 불산 용액으로 제거한다고 하는 기술이, 특개소 59-34629호 공보에도 개시되어 있다.

(스텝 ST14)

그리고, 본 스텝 ST14에 있어서, 도 4에 도시한 상태의 SOI 기판(1)을 예를 들면 광학 현미경에 의한 가시 검사 등으로 검사하여, SOI 기판(1)의 결함(50, 56)의 밀도 등을 평가한다. 이 때, 본 검사 방법 ST10에 따르면, 결함(50, 56)을 매립 산화층(20)에 확실하게 전사하여 현재화하기 때문에, COP(51a)만이 아니라, 불산 침지법에 의한 종래의 검사 방법에서는 검출·평가할 수 없는 내포 결함(50N)도 평가할 수 있다.

이 때, 본 검사 방법 ST10에서는 열 산화 유기 결함(56)의 검출·평가도 할 수 있기 때문에, 스텝 ST12에 있어서의 열 산화 조건을 실제의 제조 공정에 의거한 조건으로 설정함으로써, 실제의 제조 공정 레벨에서의 검사를 실시할 수 있다. 예를 들면, 제조 공정으로의 투입 전의 실리콘층(10)의 두께가 약 200㎚이며, 실제로 반도체 소자 내지는 반도체 장치를 형성할 때의 동일 두께가 약 50㎚인 경우, 수소와 산소와의 혼합 분위기 및 약 1000℃의 온도로 열 산화 스텝 ST12를 실시하여 약 300㎚의 두께의 열 산화막을 형성한다. 이에 따라, 제조 공정 중의 열 산화 공정에서 유기되는 결함(56)을 미리 파악하여, 후술의 품질 관리에 이용할 수 있다.

여기서, 예를 들면 SOI 기판(1)을 이용하여 MOS 트랜지스터를 제조하는 경우, 상술한 실제의 제조 공정으로서, 게이트 산화막을 형성하기 위한 열 산화 공정이나, 표면 실리콘층의 두께를 조정·제어하기 위한 열 산화 공정이나, 소자 분리를 형성하기 위한 열 산화 공정이나, 각종 공정에 있어서 소정의 영역을 보호하는 희생 산화막을 형성하기 위한 열 산화 공정 등을 들 수 있고, 이들 중의 1개의 열 산화 공정과 동일한 열 산화 조건 (분위기, 온도, 시간, 막 두께 등)을 적용한다. 또한, 상술한 각 열 산화 공정에서의 여러 가지 열 산화 조건을 1개의 조건으로 모델화 또는 간략화하여 적용하여도 좋다.

또한, 본 검사 방법 ST10을 이용하여 SOI 기판(1)의 품질 관리를 실시할 수 있다. 예를 들면 디바이스 메이커가 SOI 기판(1)을 이용하여 원하는 반도체 장치를 제조하는 경우, 도 5의 플로우차트에 도시한 바와 같이, SOI 기판(1)의 수취 시에, 혹은, SOI 기판(1)의 제조 공정으로의 투입 전에, 예를 들면 동일한 로트로 제조된 복수의 SOI 기판(1) 내의 몇장으로 검사 방법 ST10을 적용하여 임의 검사·평가를 실시한다 (스텝 ST51 ∼ ST52). 이에 따라, 그 검사 대상으로 된 SOI 기판(1)의 결함(50, 56)의 밀도 등의 정보로부터, 그 제조 로트 전체의 결함(50, 56)의 동일 정보를 미리 파악할 수 있다. 이 때문에, 그 정보에 기초하여 SOI 기판(1)의 품질 관리, 예를 들면 그 제조 로트의 SOI 기판(1)이 반도체 장치의 제조에 적합한지 여부의 판단 등을 적절하게 행할 수 있다. 이러한 판단에 기초하여, 그 제조 로트의 SOI 기판(1)을 반도체 장치의 제조 공정으로 투입하거나 (스텝 ST53), 또는, 투입하지 않는다 (스텝 ST54).

이러한 품질 관리 방법에 따르면, 종래의 불산 침지법을 적용한 경우와 비교하여, 결함(50N, 56)을 검출·평가할 수 있는 분만큼 품질 관리의 레벨을 향상시킬 수 있다. 이 때, 과거에 취득한 결함(50, 56)의 정보를 데이터 베이스화하여 이용함으로써, 더욱 상세히 품질 관리를 할 수 있다. 이와 같이, 상술한 검사 방법 ST10에 의한 결함(50, 56)의 검출·평가를 SOI 기판(1)의 품질 체크 항목의 하나로서 이용함으로써, 고품질의 SOI 기판(1)을 얻을 수 있다.

그 결과, 고품질의 SOI 기판(1)을 이용하여 예를 들면 MOS 트랜지스터 등의 반도체 장치를 제조함으로써, 종래의 검사 방법 및 품질 관리 방법에서는 방지하기 어려웠던 제조 수율의 저하 등의 문제점을 회피할 수 있다. 즉, 종래의 검사 방법 등을 이용하는 경우보다도 제조 수율을 향상할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

또한, 예를 들면 SOI 기판의 제조 메이커 등에 있어서 상술한 검사 방법 ST10을 SOI 기판(1)의 제조 공정으로 도입하는 경우에는, 도 6에 도시한 플로우차트를 적용 가능하다. 즉, SOI 기판(1)의 제조 후에, 상술한 검사 방법 ST10을 적용한 추출 검사를 실시한다 (스텝 ST61 ∼ ST62). 이러한 검사·평가의 결과에 기초하여, 그 제조 로트의 SOI 기판(1)에 대한 출하의 합격 여부 판정을 한다 (스텝 ST63 또는 스텝 ST64). 이와 같이, 이러한 품질 관리 방법에 따르면, SOI 기판 제조 메이커는 저품질의 SOI 기판의 출하를 억제·회피하여 고품질의 SOI 기판(1)을 납품할 수 있다.

또, 상기 스텝 ST61에 있어서 SOI 기판(1)의 전체수를 제조하기 전에 샘플 기판을 제조하여, 상기 샘플 기판에 대하여 스텝 ST62를 적용하여도 좋다. 또한, 스텝 ST62에 있어서의 검사 결과를 공정 관리 평가 항목으로서 활용하면, SOI 기판의 제조 공정의 안정성의 관리를 할 수 있다.

〈실시예 2>

다음에, 도 7 내지 도 9를 참조하면서, 실시예 2에 따른 SOI 기판의 검사 방법 내지는 검사 스텝 ST20을 설명한다. 또, 도 7은 본 검사 방법 ST20의 플로우차트이고, 도 8 ∼ 도 9는 본 검사 방법 ST20을 설명하기 위한 SOI 기판의 모식적인 종단면도이다. 도 7에 도시한 바와 같이, 본 검사 방법 ST20은, 이미 상술한 검사 방법 ST10에 대하여 스텝 ST21이 부가되어 있다는 점에 특징이 있기 때문에, 상기 스텝 ST21의 내용을 중심으로 설명한다. 이 때문에, 이미 상술한 구성 요소와 동등한 것에는 동일한 부호를 붙여 그 상세한 설명을 원용한다. 이러한 점은 후술의 실시예 3에 있어서도 마찬가지로 한다.

(스텝 ST11 ∼ 스텝 ST12)

우선, 이미 상술한 기판 준비 스텝 ST11 및 열 산화 스텝 ST12를 실시하여, 도 3에 도시한 상태의 SOI 기판(1)을 준비한다.

(스텝 ST21)

그리고, 본 스텝 ST21에 있어서, 도 3의 상태인 SOI 기판(1)에 대하여 소정의 열 처리를 실시한다 (도 8 참조). 이 때, 도 8에 도시한 바와 같이, 산소 석출물 등의 열 처리 유기 결함(57)이 발생할 수 있다. 여기서는, 결함(57)은 양 계면(11S, 20S) 사이에 걸치는 정도의 크기를 갖고, 열 산화막(40)과 매립 산화층(20)은 열 처리 유기 결함(57)을 통해 결합하고 있는 경우를 설명한다.

한편, 상기 열 처리에 의해서, 기존의 결함(50, 56)이 성장하거나 혹은 어닐링 효과에 의해 소멸하기도 한다. 또한, 열 산화막(40) 자체도 성장한다. 이 때, 도 8 중으로의 상세한 도시화는 생략하지만, 결함(50, 56) 또는/및 열 산화막(40)이 성장함으로써, 매립 산화층(20)과 열 산화막(40) 사이에 새로운 결합 부분 내지는 전사 부분이 생길 수 있다. 이와 같이, 본 스텝 ST21에 따르면, 열 산화 스텝 ST12에서는 실리콘층(11)으로 전사되지 않았던 결함(50, 56)을 실리콘층(11)으로 전사할 수 있다. 즉, 실리콘층(10 : 도 2 참조)이 초기시부터 갖는 결함(50)과 열 산화 유기 결함(56)을, 보다 확실하게 실리콘층(11)으로 전사할 수 있다.

(스텝 ST13 ∼ 스텝 ST14)

다음에, 이미 상술한 불산 침지 스텝 ST13을 실시한다. 이에 따라, 결함(50, 56, 57)을 매립 산화층(20)의 전사 부분(61a ∼ 61d, 62, 63, 66, 67)으로서 현재화시킨다 (도 9 참조). 그리고, 검사·평가 스텝 ST14를 실시하여 SOI 기판(1)의 결함 밀도 등의 정보를 얻는다. 본 검사 방법 ST20에 따르면, 상술한 열 처리 스텝 ST21을 실시하는 분만큼, 이미 상술한 검사 방법 ST10보다도 상세히 결함(50, 56, 57)을 검사·평가할 수 있다.

이 때, 스텝 ST21에 있어서의 열 처리 조건을 실제의 제조 공정에 의거한 조건, 예를 들면 질소 분위기 중에 있어서의 1150℃, 3시간의 열 처리 조건으로 설정함으로써, 실제의 제조 공정 레벨에서의 검사를 실시할 수 있다. 이에 따라, 제조 공정 중의 열 처리 공정에서 유기되는 결함(57)을 미리 파악하여, 품질 관리에 이용할 수 있다.

여기서, 예를 들면 SOI 기판(1)을 이용하여 MOS 트랜지스터를 제조하는 경우, 상술의 제조 공정에 의거한 열 처리 조건으로서, 게이트 산화막의 형성 공정 후에 실시되는 열 처리 공정에서 게이트 산화막의 형성 이전의 열 이력 중의 최고 온도와 동등 또는 그 이상의 온도에 의한 열 처리 공정에서의 열 처리 조건을 들 수 있다. 구체적으로는, 소스/드레인 영역의 형성 시의 어닐링 공정이나, 결정 결함 회복 어닐링 공정 등에서의 열 처리 조건 등을 일례로서 들 수 있고, 이들 중의 1개의 열 처리 공정과 동일한 열 처리 조건 (분위기, 온도, 시간, 막 두께 등)을 적용함으로써, 열 처리 유기 결함(57)을 발생시킬 수 있다. 또한, 상술한 각 열 처리 공정에서의 열 산화 조건의 복수를 1개의 조건으로 모델화 또는 간략화하여 적용하여도 좋다.

또, 열 산화 스텝 ST12와 열 처리 스텝 ST21을 역 순서로 실시하여도 상관없다. 이러한 경우에는, 상술한 최고 온도에 구애받지 않고 온도를 설정할 수 있다.

또한, 검사 방법 ST20을 SOI 기판(1)의 품질 관리에 적용하면, 이미 상술한 검사 방법 ST10을 적용하는 경우와 마찬가지로, 고품질의 SOI 기판(1)을 얻을 수 있다. 또한, 그 고품질의 SOI 기판(1)을 이용함으로써 제조 수율이나 신뢰성이 향상된 반도체 장치를 제공할 수 있다.

<실시예 3>

다음에, 도 10 내지 도 13을 참조하면서, 실시예 3에 따른 SOI 기판의 검사 방법 내지는 검사 스텝 ST30을 설명한다. 또, 도 10은 본 검사 방법 ST30의 플로우차트이며, 도 11 ∼ 도 13은 본 검사 방법 ST30을 설명하기 위한 SOI 기판(1)의 모식적인 종단면도이다. 도 10에 도시한 바와 같이, 본 검사 방법 ST30은, 이미 상술한 검사 방법 ST10에 대하여 이미 상술한 스텝 ST21이 부가되어 있음과 함께, 스텝 ST12 대신에 스텝 ST31을 구비한다.

(스텝 ST11)

우선, 이미 상술한 기판 준비 스텝 ST11을 실시하여, 도 2에 도시한 상태의 SOI 기판(1)을 구비한다.

(스텝 ST21)

다음에, 도 2의 상태인 SOI 기판(1)에 대하여 이미 상술한 열 처리 스텝 ST21을 실시한다. 이 때, 도 11에 도시한 바와 같이, 열 처리 유기 결함(57)이 발생할 수 있다. 본 스텝 ST21에 있어서의 열 처리 조건을 실제의 제조 공정에 의거한 조건으로 설정하면, 실제의 제조 공정 레벨로서의 검사를 실시할 수 있고, 예를 들면 제조 공정 중의 열 처리 공정에서 유기되는 결함(57)을 미리 파악할 수 있다.

(스텝 ST31)

그 후, 도 11의 상태인 SOI 기판(1)의 적어도 노출 표면(10S) 측을, 실리콘을 용해할 수 있는 용액, 예를 들면 NH₄OH, H₂O, H₂O₂의 혼합액인 SC-1용액 등으로 화학 에칭 (등방성 에칭)한다. 이에 따라, 도 12에 도시한 바와 같이, 노출 표면(12S)을 갖는 실리콘층(12)이 형성된다. 이 때, 등방성 에칭에 기인하여, 결함(51a ∼ 51d, 52, 57)은 노출 표면(12S)에 대한 오목부 내지는 실리콘층(12)의 국소적인 누락 부분(71a∼71d, 72, 77)으로서 실리콘층(12)에 전사된다. 또한, 얇은 영역(53)은 더욱 얇은 부분 또는 얕은 매립 산화층(20A)의 노출 부분(73)으로서 전사된다. 특히, 본 스텝 ST31에서는, 전사 부분(71a∼71d, 72, 73, 77)을 통해 매립 산화층(20)의 표면(20S)이 노출되는 정도로 에칭함으로써, 실리콘층(10)을 개구한다.

(스텝 ST13 ∼ 스텝 ST14)

다음에, 이미 상술한 불산 침지 스텝 ST13을 실시한다. 이에 따라, 상기 개구 부분인 전사 부분(71a ∼ 71d, 72, 73, 77)을 통해 매립 산화층(20)이 침식되고, 결함(50, 57)을 매립 산화층(20)으로 전사하여 현재화시킬 수 있다 (도 13 참조). 그리고, 검사·평가 스텝 ST14를 실시하여 SOI 기판(1)의 결함 밀도 등의 정보를 얻는다. 이와 같이, 본 검사 방법 ST30에 따르면, 실리콘층(10)의 결함(50) 및 열 처리 유기 결함(57)을 검사·평가할 수 있다. 또한, SOI 기판(1)의 원재료를 이루는 실리콘 기판이 갖고 있던 결함이나 SOI 기판(1)의 제조 공정 시에 생긴 결함을 검사·평가할 수 있다.

또, 스텝 ST21을 실시하지 않는 검사 방법을 이용하여도 좋고, 이러한 경우에는, 실리콘층(10)이 초기부터 갖고 있던 결함(50)만을 검사·평가할 수 있다. 이 때문에, 미리 결함 밀도를 측정하여 놓은 실리콘 기판을 이용하여 SOI 기판(1)을 제조하여, 얻어진 SOI 기판(1)의 결함(50)의 밀도를 측정하면, SOI 기판의 제조 공정에 기인하는 결함의 밀도를 구하는 것이 가능하다.

또한, 열 처리 스텝 ST21과 에칭 스텝 ST31을 역 순서로 실시하여도 상관없다.

또한, 검사 방법 ST30을 SOI 기판(1)의 품질 관리에 적용하면, 이미 상술한 검사 방법 ST10을 적용하는 경우와 마찬가지로, 고품질의 SOI 기판(1)을 얻을 수 있고, 제조 수율이나 신뢰성이 향상된 반도체 장치를 제공할 수 있다.

또, 상술의 검사 방법 ST10, ST20, ST30을 여러 가지 조합하여 품질 관리에 적용하면, 결함의 보다 상세한 정보를 얻을 수 있다. 예를 들면, 결함(50), 열 산화 유기 결함(56), 열 처리 유기 결함(57)의 각각에 또는 그들의 복수에 기인하는 수율 저하 등의 문제점을 회피할 수 있다. 이 때문에, 고품질의 SOI 기판(1)의 취득을 보다 확실하게 행할 수 있고, 반도체 장치의 제조 수율이나 신뢰성을 한층 향상할 수 있다.

그런데, 실시예 1 내지 3의 설명에서는, 상술한 결함(50, 56, 57)을 일례로 들어 설명하였지만, 각 검사 방법 ST10, ST20, ST30으로 현재화 가능한 실리콘층의 여러 가지 문제점 개소에 대하여 상술한 각 설명이 적합한 것은 물론이다.

특히, 표면 실리콘층(10) 및 매립 산화층(20) 대신에 다른 재료로부터 이루어지는 반도체층 및 유전체층을 갖는 반도체 기판에 대해서도, 상기 반도체층을 이루는 반도체 재료의 산화물 (열 산화막)과 상기 유전체층을 순자적으로 에칭함으로써, 상술한 검사 방법 ST10, ST20이 발휘하는 각 효과를 얻을 수 있다. 또한, 상기 반도체층에 대하여 등방성 에칭을 실시하여 개구하고, 상기 유전체층을 에칭함으로써, 상술한 검사 방법 ST30이 발휘하는 효과를 얻을 수 있다. 또, 상술의 실시예 1 내지 3에서는 표면 실리콘층/매립 산화층 구조의 SOI 기판을 검사 대상으로 하고 있고, 이러한 구조의 SOI 기판은 현재 다용되고 있는 점, 및, 열 산화막 및 매립 산화층이 함께 실리콘 산화물로부터 이루어지므로 불산 용액을 공통의 에칭제로서 양자의 에칭을 연속하여 실시할 수 있다는 점을 감안하면, 상술한 검사 방법 ST10, ST20, ST30은 매우 실용성이 풍부한 검사 방법이라고 말할 수 있다.

(1) 청구항 1에 따른 발명에 의하면, 반도체층이 결함을 갖는 경우에, 스텝 (b)에서 형성되는 열 산화막은 상기 결함을 반영한 형상으로서 형성되고, 결함이 열 산화막 및 반도체층으로 전사된다. 열 산화막의 상기 전사 부분이 유전체층에 접하는 정도로 상기 열 산화를 실시함으로써, 스텝 (c)에서 열 산화막의 전사 부분을 에칭 개구하여 유전체층을 노출시킬 수 있다. 그리고, 스텝 (d)에서 상기 개구 부분을 통해 유전체층을 침식함으로써 상기 결함을 유전체층으로 전사할 수 있다. 따라서, 상기 검사 방법에 따르면, 반도체층의 노출 표면으로부터 유전체층에까지 이르는 COP뿐만 아니라, 종래의 불산 침지법에서는 검출할 수 없는 내포 결함도 현재화하여 검출할 수 있다.

그 결과, 본 검사 방법을 반도체 기판의 품질 관리에 이용함으로써, 종래의 검사 방법을 적용하는 경우와 비교하여, 품질 관리의 레벨을 향상시킬 수 있어, 고품질의 반도체 기판을 얻을 수 있다. 또한, 그와 같이 하여 얻어진 고품질의 반도체 기판을 이용함으로써, 반도체 장치의 제조 수율이나 신뢰성을 향상할 수 있다.

(2) 청구항 2에 따른 발명에 의하면, 열 산화 스텝 (b)에서 형성되는, 예를 들면 산소 석출물 등의 열 산화 유기 결함을 현재화하여 검출·평가할 수 있다. 이 때, 스텝 (b)에서의 열 산화 조건을 실제의 제조 공정에 의거한 조건으로 설정함으로써, 실제의 제조 공정 레벨로서의 반도체 기판의 검사·평가를 실시할 수 있고, 열 산화 유기 결함을 유전체층에 전사하여 미리 파악할 수 있다. 그 결과, 상기 (1)과 마찬가지로, 고품질의 반도체 기판 및 제조 수율이나 신뢰성이 향상된 반도체 장치를 얻을 수 있다.

(3) 청구항 3에 따른 발명에 의하면, 반도체층이 결함을 갖는 경우에, 스텝 (b)에서의 등방성 에칭 후에 잔존하는 반도체층의 표면은 결함을 반영한 요철 형상으로서 형성되고, 결함이 반도체층으로 전사된다. 이러한 전사 부분의 오목부가 유전체층에 도달하는 정도로, 즉, 유전체층을 노출시키는 정도로 상기 등방성 에칭을 실시함으로써, 스텝 (d)에 있어서 유전체층의 상기 결함부분에 대응하는 부분을 침식시킬 수 있어, 상기 결함을 유전체층에 전사할 수 있다. 따라서, 상기 검사 방법에 의하면, 반도체층의 노출 표면으로부터 유전체층에까지 이르는 COP뿐만 아니라, 종래의 불산 침지법에서는 검출할 수 없는 내포 결함도 현재화하여 검출할 수 있다.

Claims

(a) 유전체층과, 상기 유전체층 상에 형성되어 상기 유전체층과는 반대측의 표면이 노출된 반도체층을 포함하는 반도체 기판을 준비하는 스텝,

(b) 상기 반도체층의 노출된 상기 표면을 열 산화하여 열 산화막을 형성하는 스텝,

(c) 상기 열 산화막을 에칭하는 스텝, 및

(d) 상기 스텝 (c)에서 개구된 상기 열 산화막을 통해 상기 유전체층을 에칭하는 스텝

을 포함하는 것을 특징으로 하는 반도체 기판의 검사 방법.
제1항에 있어서,

상기 스텝 (c)는, (c-1) 상기 스텝 (b)에서 형성되는 열 산화 유기 결함을 에칭하는 스텝을 더 포함하고,

상기 스텝 (d)는, (d-1) 상기 스텝 (c-1)에서 개구된 상기 열 산화막을 통해 상기 유전체층을 에칭하는 스텝을 더 포함하는 것을 특징으로 하는 반도체 기판의 검사 방법.
(a) 유전체층과, 상기 유전체층 상에 형성되어 상기 유전체층과는 반대측의 표면이 노출된 반도체층을 포함하는 반도체 기판을 준비하는 스텝,

(b) 상기 반도체 기판에 열처리를 실시하는 스텝,

(c) 상기 반도체층의 노출된 상기 표면에 대하여 등방성 에칭을 실시하는 스텝, 및

(d) 상기 스텝 (c)에서 개구된 상기 반도체층을 통해 상기 유전체층을 에칭하는 스텝

을 포함하는 것을 특징으로 하는 반도체 기판의 검사 방법.