KR101087905B1 - 근접 게터링 능력을 가진 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된 나노 에스오아이 웨이퍼 - Google Patents

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Abstract

본 발명은 근접 게터링(Proximity Gettering) 능력을 가지는 나노 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법 및 그에 따라 제조된 나노 SOI 웨이퍼에 관한 것으로서, 기판 웨이퍼에 게터링 능력(반도체 공정 중 발생하는 중금속 오염 제거 능력)을 가질 수 있도록 산소석출물(O/P, Oxygen precipitate), 혹은 BMD(Bulk Micro Defect)의 제어에 의한 나노급(nano scale)인 SOI 웨이퍼를 제조하는 방법 및 그에 따라 형성된 근접 게터링 능력을 가진 나노급 두께의 SOI 웨이퍼에 관한 것이다. 본 발명의 근접 게터링 능력을 가지는 나노 SOI 웨이퍼의 제조방법은 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계와, 기준 웨이퍼에 고농도의 산소석출물을 형성하는 단계와, 상기 기준 웨이퍼의 질화막을 제거하는 단계와, 상기 기준 웨이퍼의 표면 폴리싱하는 단계와, 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 수소이온을 주입하여 수소이온 주입부를 형성하는 단계와, 상기 결합 웨이퍼의 절연막 면과 상기 기준 웨이퍼의 폴리싱면을 서로 접촉시켜 상기 결합 웨이퍼와 기준 웨이퍼를 접합하는 단계와, 열처리를 수행하여 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하고 표면 고온 열처리 후 기준 웨이퍼에 접착된 단결정 실리콘과 산화막 층을 형성하는 단계를 포함한다. 또한 에스오아이 웨이퍼의 절연 막으로 사용되는 산화막은 결합웨이퍼에 성장시킨후 불순물 이온주입층을 형성하여 기준 웨이퍼와 접합하는 공정과, 기준 웨이퍼의 표면 풀리싱후 산화막을 성장하여 불순물이온이 주입된 결합웨이퍼와 접합하는 공정과, 결합웨이퍼에 산화막을 형성시킨후 불순물이온 주입부를 형성한후 산화막을 제거하여 폴링싱된 기준웨이퍼에 산화막을 성장시켜 접합하는 공정을 포함한다.
SOI, 벽개, 이온주입, 절연막, 식각, 저온 열처리, 저전압, 나노 두께, 근접 게터링, 산소석출물, O/P, BMD

Description

근접 게터링 능력을 가진 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된 나노 에스오아이 웨이퍼{Method of fabricating nano-SOI wafer having proximity gettering ability and nano-SOI wafer fabricated by the same}
도 1, 3, 5, 7, 9, 11은 본 발명의 일 실시예에 따라 근접 게터링 능력을 가진 나노 에스오아이(nano-SOI) 웨이퍼를 제조하는 공정단계를 나타낸 공정순서도
도 2, 4, 6, 8, 10, 12는 본 발명의 일 실시예에 따라 근접 게터링 능력을 가진 나노 에스오아이(nano-SOI) 웨이퍼를 제조하는 각 공정 단계를 나타낸 공정 단면도
도 13은 본 발명의 실시에 따른 근접 게터링 능력을 가진 나노 에스오아이 웨이퍼의 단면도
도 14는 본 발명의 실시예에 따른 기준 웨이퍼의 RTA 처리 온도에 따른 산소석출물의 본포도
도 15는 본 발명의 실시예에 따른 기준 웨이퍼의 RTA 처리 온도 및 가스 분위기에 따른 산소석출물의 분포도
도 16은 본 발명의 실시예에 따른 기준 웨이퍼의 RTA 처리 시간 및 가스 분위기에 따른 산소석출물의 분포도
도 17은 본 발명의 실시예에 따른 기준 웨이퍼의 초기 산소 농도 및 RTA 처리 분위기에 따른 산소석출물의 분포도
도 18은 종래 기술에 의하여 제조된 나노 에스오아이 웨이퍼와 본 발명의 실시 예에 따라 제조된 근접 게터링 능력을 가진 나노 에스오아이 웨이퍼간의 구리 강제 오염 제거능력 평가를 위한 공정 순서도
도 19, 20, 21, 22는 본 발명의 실시예에 따라 제조된 기준 웨이퍼의 RTA 온도에 따라 근접 게터링 능력을 가진 나노 에스오아이 웨이퍼의 산소석출물 분포도
도 23는 종래 기술에 의하여 제조된 나노 에스오아이 웨이퍼 및 본 발명의 실시예에 따라 제조된 근접 게터링 능력을 가진 나노 에스오아이 웨이퍼를 이용한 중금속 오염 평가 결과
< 도면의 주요부분에 대한 부호의 설명 >
201, 401, 601, 801, 1001, 1201 : 기준 웨이퍼
202, 402, 602, 802, 804, 1002, 1004, 1202, 1204 : 질화막
201a, 201b, 401a, 401b, 601a, 601b, 804a, 804b, 1004a, 1004b, 1204a, 1204b : 산소석출물
203, 404, 604, 805, 1006, 1206 : 결합 웨이퍼
204, 403, 603, 806, 1005, 1207 : 실리콘 산화막
205, 405, 606, 807, 1007, 1208 : 수소이온 주입부
본 발명은 근접 게터링 능력을 가진 나노 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법 및 그에 따라 제조된 나노 SOI 웨이퍼에 관한 것으로서, 보다 상세하게는 기판 웨이퍼에 고농도의 산소석출물을 형성시키고 절연막 두께와 수소 이온 주입 깊이를 제어하여 단결정층의 두께가 나노급(nano scale)인 근접 게터링 능력을 가진 나노 SOI 웨이퍼를 제조하는 방법 및 그에 따라 형성된 나노급 두께의 SOI 웨이퍼에 관한 것이다.
통상적인 실리콘 집적회로를 제작하기 위해 사용되는 벌크 실리콘 기판에서의 접합분리(junction isolation)는 적당한 정도의 도핑 수준과 디멘젼하에서 ±30 V 정도의 공급전압하에서 접합 파괴(junction breakdown)가 발생되기 때문에 고전압의 응용에는 적합하지 않을 뿐만 아니라, 접합분리는 감마선에 의해 pn접합에서 발생되는 과도 광전류(transient photocurrent)에 기인하여 고방사능 환경하에서는 효과적이지 못하다. 따라서, pn접합 대신에 절연물로서 소자의 주위를 완전히 둘러싸는 분리기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 회로는 벌크 실리콘 기판내에 제작되는 회로와 비교하여 제작과정 및 결과 구조가 단순하여 칩사이즈를 작게할 수 있으며, 칩사이즈의 감소와 더불어 기생 캐패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다.
이러한 SOI 기술로서는, 사파이어상에 헤테로 에피택셜 실리콘층을 성장시키는 SOS(Silicon On Sapphire) 기술, 실리콘 기판내에 산소이온을 주입한 후 어닐링시켜 매몰된 실리콘산화층을 형성시키는 SIMOX(Separation by IMplaneted OXygen)기술, 표면에 절연층이 형성된 적어도 하나의 웨이퍼와 다른 웨이퍼를 접착시킨 본딩 SOI(Bonding SOI) 기술 등이 알려져 있다.
그러나 이러한 종래의 기술로 제조된 SOI 웨이퍼 및 나노 두께층을 가진 나노 SOI 웨이퍼는 중금속에 대한 게터링 사이트가 존재하지 않아 중금속에 치명적으로 작용하고 있다. 또한 디바이스 디자인 룰이 점점 작아지고 있는 추세에 요구되는 상층부의 실리콘 두께가 나노 크기로 얇아지고 있는데, 실리콘 두께가 얇아질수록 중금속이 존재하면, 디바이스에 치명적일 수 있다. 이러한 종래 기술로 제작된 SOI 웨이퍼의 단점을 보완하기 위하여 중금속 게터링을 제어할 수 있는 게터링 사이트인 고농도의 산소 석출물에 의한 근접 게터링 능력을 가진 나노 SOI 웨이퍼가 필요하다.
본 발명의 목적은 상기 종래 기술이 가지는 문제점을 극복하기 위한 것으로서, 기준 웨이퍼에 고농도의 산소석출물을 형성시켜 중금속 게터링 능력을 보유한 나노 에스오아이 웨이퍼를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은, 기준 웨이퍼내 존재하는 고농도의 산소석출물을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은, 기준 웨이퍼내 존재하는 고농도의 산소석출물의 분포를 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 막질이 우수한 매몰 산화막을 얻을 수 있는 근접 게터링 능력을 보유한 나노 SOI 웨이퍼를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 벽개되는 상층부 실리콘이 얇은 근접 게터링 능력을 보유한 나노 SOI 웨이퍼를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 본 발명에 따른 제조방법에 의해 제조되는 근 접 게터링 능력을 보유한 나노 SOI 웨이퍼를 제공하는 데 있다.
상기 본 발명의 목적들을 달성하기 위한 본 발명에 따른 근접 게터링 능력을 보유한 나노 SOI 웨이퍼의 제조방법은 결합 웨이퍼와 기준 웨이퍼를 준비하는 단계와, 상기 기준 웨이퍼에 고온, 고속 열처리를 통하여 고농도의 산소석출물을 형성하는 단계와 기준 웨이퍼에 성장된 질화막을 제거하는 단계와, 기준 웨이퍼의 표면을 폴리싱하는 단계와, 상기 결합 웨이퍼의 적어도 일면에 절연막을 형성하는 단계와, 상기 결합 웨이퍼의 표면으로부터 소정 깊이에 불순물이온을 주입하여 불순물이온 주입부를 형성하는 단계와, 상기 결합 웨이퍼와 상기 기존 웨이퍼를 서로 접촉시켜 상기 결합 웨이퍼와 기준 웨이퍼를 접착하는 단계와, 열처리를 수행하여 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하고 식각 및 열처리를 통해 기준 웨이퍼에 접착된 단결정 실리콘과 산화막층을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 근접 게터링 능력을 보유한 나노 SOI 웨이퍼의 제조방법은 상기 불순물이온 주입부를 벽개한 후 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계를 포함할 수 있으며, 또한 상기 결합 웨이퍼를 벽개한 후 벽개된 표면을 식각하는 단계 전 또는 후에 잔류하는 단결정층에 대해 열처리를 수행할 수 있으며, 혹은 벽개된 표면을 식각하는 단계 전후 모두에 상기 잔류하는 단결정층에 대해 열처리를 수행할 수 있다.
또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계는 습식 식각하는 단계로 NH4OH, H2O2 및 H20의 혼합용액을 식각액으로 사용할 수 있으며, 상기 잔류하는 단결정층에 대해 열처리를 수행하는 단계는 수소 분위기의 1100℃ 이상의 온도에서 적어도 1분 이상 수행할 수 있다.
또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼는 단결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼일 수 있으며, 상기 결합 웨이퍼 및/또는 기준 웨이퍼에 형성된 절연막은 실리콘산화막일 수 있다. 이때, 상기 결합 웨이퍼 및/또는 기준 웨이퍼 위에 형성된 실리콘산화막의 두께는 수십 내지 수천 Å 정도의 범위에서 원하는 대로 조절할 수 있다.
또한, 본 발명에 따른 근접 게터링 능력을 보유한 나노 SOI 웨이퍼의 제조방법에서 상기 불순물이온은 수소이온일 수 있으며, 상기 수소이온은 저전압하에서 주입될 수 있다. 바람직하게는 수소 이온은 10 내지 40 KeV의 전압에서 주입될 수 있다.
또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼의 불순물이온 주입부를 벽개하는 단계는 450℃ 이하의 저온에서 열처리하여 수행할 수 있으며 바람직하게는 400℃ 이하에서 수행할 수 있다.
또한, 본 발명에 따른 SOI 웨이퍼의 제조방법에서 상기 결합 웨이퍼를 벽개하는 단계에서 상기 기준 웨이퍼와 접착된 상기 결합 웨이퍼의 잔류하는 단결정층의 두께는 2000 Å이하가 되도록 할 수 있으며, 바람직하게는 2000 Å이하가 되도록 할 수 있다.
한편, 본 발명의 상기 다른 목적에 따른 본 발명의 제조방법에 의해 제조된 SOI 웨이퍼는 상기 잔류하는 단결정층의 두께가 100 nm 이하이며, 상기 단결정층의 의 표면거칠기 Rms 값은 5 Å 이하가 된다.
이하, 첨부 도면을 참조하면서 본 발명을 상세히 설명한다.
다음에 설명되는 본 발명의 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
본 발명의 기술을 이용한 예로서, 도 1, 도 3, 도 5, 도 7, 도 9, 도 11은 근접 게터링 능력을 가진 나노 SOI 웨이퍼를 제조하는 방법을 나타낸 공정순서도이고, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12는 근접 게터링 능력을 가진 나노 SOI 웨이퍼를 제조하는 방법을 나타낸 공정 단면도 이다.
도 1 및 2를 참조하면, 후속 공정에 의해 서로 접착되는 기준 웨이퍼(base wafer)와 결합 웨이퍼(bond wafer)를 준비한다(S101, S105, 201, 203). 기준 웨이퍼는 SOI 웨이퍼를 물리적으로 지지해주는 역할을 하며 핸들링 웨이퍼(handling wafer)라고도 하며, 결합 웨이퍼는 후속 공정에 의해 반도체소자의 채널이 형성되는 웨이퍼로서 소자 웨이퍼(device wafer)라고 불리기도 한다.
기준 웨이퍼에 중금속을 게터링할 수 있는 고농도의 산소석출물을 형성시키기 위하여 고온, 고속 열처리를 한다. 고온, 고속 열처리는 에피 리액터(EPI reactor) 및 열 퍼니스(Thermal furnace)를 이용할 수도 있지만, 바람직하게는 RTA(Rapid Thermal Annealing)를 이용한다(S102). 이 때 RTA의 공정조건이 매우 중요한데, 온도, 가스, 처리 시간, 기준 웨이퍼의 산소 농도 등의 영향에 따라 산소농도의 농도 밀도 및 웨이퍼 단면내 산소농도 분포가 달라질 수 있다. RTA에 의한 기준 웨이퍼내 고농도의 산소석출물을 형성시키기 위해서는 베이컨시(공공, vacancy)를 주입해야 하는데, 주로 질소 가스나 암모니아 가스를 이용하게 된다. 또한 기준 웨이퍼 단면내 산소석출물의 분포는 RTA 처리 가스의 분위기에 좌우되며, 바람직하게는 기준 웨이퍼의 표면 및 후면에 고농도의 산소석출물을 가지게 하는 것이 게터링 능력의 효율을 높일 수 있다(201a, 201b). 따라서 바람직하게는 질소/아르곤 혼합가스, 혹은 암모니아/아르곤 혼합가스를 사용하게 되는데, 이때 웨이퍼 표면에 질화막이 형성된다(202). 형성된 질화막은 결합 웨이퍼와의 접합을 위해 웨이퍼 표면의 질화막을 HF 계열의 화학액을 사용하여 제거하고(S103), 기준 웨이퍼와 결합 웨이퍼의 균일한 접합을 위하여 기준 웨이퍼의 표면을 약 1~2um 폴리싱한다(S104). 이 때 폴리싱 두께는 적어도 20um를 넘지 말아야 한다. 왜냐하면, 고온, 고속 RTA에서 형성된 기준 웨이퍼내 산소석출물은 디누디즈존(DZ)이 20um 이내이기 때문이다.
준비된 결합 웨이퍼에 대하여 산화막을 성장시킨다(S106, 204). 실리콘 산화막은 SOI 웨이퍼에서 매몰 산화층(Buried Oxide Layer)의 역할을 하는 것으로서 필요에 따라 수십 내지 수천 Å 정도의 두께로 형성할 수 있으며, 예를 들어 2000 Å 정도의 두께로 형성할 수 있다.
이어서, 결합 웨이퍼(61)에 대하여 저전압의 불순물이온, 예를 들어 수소이온을 주입한다(S107, 205). 본 실시예에서는 수소 이온의 주입에너지는 약 15 KeV 정도의 저전압 에너지를 사용하였으며, 수소 도즈량은 약 6 x 1016 cm-2 정도가 되도록 하였다. 따라서, 실리콘 산화막 아래의 결합 웨이퍼의 표면으로부터 소정의 깊이에 투영비정거리(Rp)를 갖는 수소이온 주입부가 형성되며, 이를 경계로 결합 웨이퍼(203)는 일응 단결정층(소자형성영역)(203a)와 제거부(203b)로 구분하기로 한다. 도 2에서는 수소이온 주입부(205)를 점선으로 표시하였지만, 수소이온 주입부는 수소이온들이 일정한 폭을 갖고 분포된 영역을 의미한다.
다음으로, 기준 웨이퍼와 결합 웨이퍼를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 접합시킨다(S108). 웨이퍼 접합시 수평 본더를 사용할 수 있지만 수직 본더를 사용해도 된다.
이어서, 저온에서 열처리를 수행하여 수소이온 주입부 부분을 벽개 (cleavage)한다(S109). 열처리는 질소 분위기하에서 약 450℃ 정도 이하의 온도에서 약 1시간 정도 수행한다. 벽개 과정은 열처리 동안에 수소이온 주입부 부분(205)의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. 벽개후 결합 웨이퍼의 잔류하는 실리콘 단결정층의 두께는 수소이온 주입부의 투영비정거리(Rp)에 대응한다.
이어서, 실리콘층의 벽개면(203a)에 대하여 화학기계적 연마(CMP) 공정 및 화학적 에칭, 산화막 성장등의 방법에 의해 연마와 식각을 수행한다(S110). 연마 공정은 잔류하는 실리콘 단결정층(반도체소자의 채널이 형성되는 소자형성영역)의 두께가 원하는 두께가 될 때까지 수행할 수 있다.
매몰 산화층으로 사용되는 산화막 성장은 도 1과 2와 같이 결합 웨이퍼에 산화막을 성장시킨후 기준 웨이퍼와 접합하는 방법이나, 매몰층 산화막을 기준 웨이퍼의 마지막 단계 보다 정확하게 표현하면 기준 웨이퍼의 폴리싱 공정(S304)이 완료된후 성장시킬 수 있으며, 또한 결합웨이퍼에 산화막을 성장시킨후 수소 이온주입을 실시하고, 산화막을 HF 계열의 화학약품을 사용하여 제거시킨후 기준 웨이퍼의 마지막 단계에 산화막을 성장한후 기준 웨이퍼 및 결합 웨이퍼를 접합하는 방법도 있을 수 있다.
이를 보다 정확하게 기술하면, 도 3 및 도 4는 도 1 및 도 2의 공정과 유사하지만, 차이점으로는 기준 웨이퍼의 폴리싱 공정(S304)이 완료된후 매몰 산화층(Buried Oxide Layer)을 형성시키는 것이다. 따라서 수소 이온 주입된 결합 웨이퍼 및 매몰 산화층이 형성된 기준 웨이퍼가 결합하게 된다.
도 5 및 도 6은 기준 웨이퍼의 폴리싱 공정(S504)이 완료된후 매몰 산화층을 형성시키는 것과, 결합웨이퍼(S506, 604)에 산화막(S507, 605)을 형성시킨후 수소 이온주입을 도 1, 3과 동일하게 실시한후 산화막(S507, 605)을 제거한다. 이 공정의 장점은 수소 이온주입시 파괴된 산화막을 제거하고, 기준 웨이퍼에 산화막을 성장함으로써 나노 SOI 웨이퍼의 매몰 산화막의 품질을 향상할 수 있으며, 또한 산화막 두께 만큼의 수소 이온의 투영 거리를 짧게 할 수 있으므로 궁극적으로 나노 SOI 웨이퍼의 디바이스 실리콘 층의 두께를 얇게 만들 수 있는 장점이 있다.
본 발명의 기술은 고온, 고속 열처리를 통하여 고밀도의 산소석출물을 웨이퍼 표면, 뒷면, 그리고 벌크에 단면 방향으로 비균일하게 분포하는 것을 특징으로 가지고 있으나, 고온, 고속 열처리 후 산소석출물을 충분히 성장시키기 위해서는 추가적인 열처리를 포함할 수 있다. 특히 기준 웨이퍼에 고농도의 산소석출물을 형성시키기 위해서는 질소/아르곤 혹은 암모니아/아르곤 혼합가스 분위기에서 RTA를 사용하여 산소석출물을 형성시키며, 이의 농도 및 사이즈를 크게 하기 위해서는 추가적인 열처리를 할 수 있는데, 추가적인 열처리는 디바이스의 특성 및 요구되는 게터링 능력에 따라 열처리 조건인 온도, 시간, 분위기 등을 다르게 가지고 갈 수 있다. 바람직하게는 2단계 열처리(800℃에서 4시간 + 1000℃에서 16시간)를 통하여 산소석출물을 성장시키나, 이 조건을 반드시 고집할 필요는 없다.
도 7, 도 8, 도 9, 도 10, 도 11, 도 12는 각각 도 1, 도 2, 도 3, 도 4, 도 5 , 도 6에 대응하는 것으로 이는 산소석출물을 충분히 성장시키기 위해 RTA 처리후 2단 열처리를 추가한 공정이다. 도 7 및 도 8에 대하여 도 위주로 상세히 설명하면, 먼저 기준 웨이퍼를 준비한다(S701, 801). 준비된 기준 웨이퍼에 1000℃ 이상의 고온 및 10℃/sec의 고속으로 RTA 등을 이용하여 열처리 한다(S702, . RTA는 질소/아르곤, 암모니아/아르곤 가스 분위기를 사용하기 때문에 기준 웨이퍼 표면에 질화막(802)이 성장된다. RTA 처리시 성장된 질화막은 HF 등을 통하여 제거 및 세정을 진행한후, 기준 웨이퍼에 성장된 산소석출물의 밀도 및 크기를 성장시키기 위하여 고온에서 장시간 열처리를 진행한다. 이 때 사용되는 열 이력은 디바이스 공정 및 나노 SOI 웨이퍼의 두께에 따라 다를 수 있으나, 주로 2단계 열처리를 통하여 진행될 수 있다. 바람직하게는 800℃에서 4시간 + 1000℃에서 16시간(S704)을 진행하면 도 8의 모형도에 나타낸 바와 같이 기준 웨이퍼(801)에 804a 및 804b와 같이 고밀도의 산소석출물이 형성된다. 본 발명 특허에서는 편의상 기준 웨이퍼(801)과 RTA 및 2단계 열처리후 형성되는 고밀도의 산소석출물을 가진 기준 웨이퍼(804)로 구분하였다. 다음은 기준 웨이퍼에 성장된 질화막(803) 제거(S705)와 질화막 제거된 기준 웨이퍼의 표면을 폴리싱 및 세정을 한다(S706). 이 때 폴리싱의 목적은 질화막 제거후 결합 웨이퍼와 결합시 결합력을 높이고 결합이 잘 될 수 있도록 웨이퍼 표면을 연마하는 목적과, 또 다른 목적은 기준 웨이퍼에 형성된 산소석출물이 웨이퍼 표면에서 약 10um 이하(통상적으로 DZ 층이라 하며, DZ 층 길이가 10um를 의미함.)에 존재하기 때문에, 결합 웨이퍼와 결합후 산소석출물이 매몰산화막층과 근접하게 하기위해서 기준 웨이퍼를 폴리싱한다. 풀리싱하는 깊이는 디바이스에 따라 달라질 수있으나, 일반적으로 DZ층 보다 얇게 폴리싱한다.
한편 결합웨이퍼(805)를 준비하고(S707), 준비된 결합 웨이퍼에 매몰 산화층인 산화막(806)을 일정 두께로 성장한다(S708). 결합후 저온 열처리에 의해 벽개되는 벽개층을 만들기 위해 수소이온주입(807)을 실시하고(S709), 기준 웨이퍼 및 결합 웨이퍼를 접합시킨다. 접합된 기준 웨이퍼 및 결합웨이퍼는 저온에서 어닐링을 통하여 결합력을 높여주며, 450℃ 이하 열처리를 통하여 수소이온주입(807)된 부분을 벽개한다(S711). 벽개된 면은 표면이 거칠기 때문에 이를 위해서 고온에서 열처리를 통하여 벽개면을 편평하게 처리할 수도 있다. 벽개된 실리콘 층은 디바이스 사양에 맞게 CMP, 확학적 에칭 방법, 산화막 성장에 의한 방법 등에 따라 실리콘 층을 얇게 한다.
매몰 산화층으로 사용되는 산화막은 결합 웨이퍼 및 기준 웨이퍼의 어느 웨이퍼에도 성장 가능하며, 이에 대한 공정에 대해서는 도 9, 도 10, 도 11, 도 12에 공정 순서 및 공정 모식도를 나타내어 놓았다.
본 발명의 실시예인 산소석출물을 형성시키는 방법 및 평가 결과에 대해서 도 14, 도 15, 도 16, 도 17에 나타내었다. 도 14는 RTA 처리 온도에 따른 산소석출물의 분포도이다. 도 14의 (a)는 1100℃, (b)는 1110℃, (c)는 1120℃, (d)는 1130℃, (e)는 1140℃, (f)는 1150℃, (g)는 1160℃, (h)는 1170℃, (i)는 1180℃, (j)는 1190℃, (k)는 1200℃에서 열처리하였으며, 열처리 조건은 암모니아/아르곤 혼합가스를 사용하였으며, 열처리 시간은 10초, ramp up비는 50℃/sec, ramp down비는 33℃/sec를 사용하였다. 도 14에서 나타낸 바와 같이 동일 가스 분위기, 열처리 시간, ramp up비 및 ramp down비을 가지는 조건에서 열처리 온도가 증가되면 산소석출물의 밀도가 증가되며, 특히 1150℃ 이상의 온도에서는 산소석출물의 분포가 웨이퍼 표면 및 뒷면쪽에 많으며, 웨이퍼 벌크에는 적게 생기는 웨이퍼 깊이 방향에 따라 불균일한 특성을 가지는 것을 특징으로 한다. 또한 웨이퍼 표면 및 뒷면으로부터 약 10um의 디누디드 존을 가지고 있는 것을 특징으로 한다. 이와 같은 특징을 가지는 산소석출물 분포를 본 발명에서는 "M"자형 산소석출물 분포도라고 칭한다. 일반적으로 "M"자형 산소석출물 분포를 가지기 위해서는 피크 밀도와 벌크 밀도의 차가 약 0.5X101/cm3 이상의 밀도차이가 있어야지만 "M"자형으로 보인다. 참고로 도 14는 산소석출물을 성장시키기 위하여 2단계 열처리를 한후 평가하였다.
도 15는 열처리 시간은 10초, ramp up비는 50℃/sec, ramp down비는 33℃/sec를 사용하였으며, 가스 분위기는 암모니아/아르곤 및 질소/아르곤 혼합가스를 사용하였다. 가스 분위기에 관계없이 열처리 온도가 높아지면 산소석출물의 밀도가 증가됨을 알 수 있으며, 1150℃ 이상에서는 피크 밀도 및 벌크 밀도의 차이가 남을 알 수 있다. 또한 특징적인 것은 암모니아/아르곤 혼합가스가 질소/아르곤 혼합가스 보다 동일 열처리 온도 조건에서 고밀도의 산소석출물을 형성하고 있다. 따라서 동일 산소석출물 밀도를 가지기 위해서는 질소/아르곤 분위기 보다는 암모니아/아르곤 분위기에서 열처리하는 것이 바람직하다.
도 15에서 나타내었듯이 암모니아/아르곤 혼합가스가 질소/아르곤 혼합가스보다 고밀도의 산소석출물을 형성하기 때문에 도 16에서는 열처리 온도를 암모니아/아르곤 혼합가스는 1150℃, 질소/아르곤 혼합가스는 1250℃에서 열처리 하였으며, ramp up비는 50℃/sec, ramp down비는 33℃/sce로 고정한후 열처리 시간을 변경하였다. 열처리 시간이 증가되면 산소석출물의 밀도가 증가됨을 알 수 있으며, 이는 가스 분위기에 상관없이 증가된다. 또한 암모니아/아르곤 혼합가스는 1150℃, 질소/아르곤 혼합가스는 1250℃에서 열처리 하였을 때 비슷한 산소석출물 밀도를 유지하였다.
도 17은 RTA 열처리후 산소석출물의 밀도가 웨이퍼 초기 산소 농도와의 상관관계를 나타낸 것으로 암모니아/아르곤 혼합가스는 1150℃, 질소/아르곤 혼합가스는 1250℃에서 열처리 하였다. 웨이퍼 초기 산소 농도가 높으면 RTA 열처리후 사소석출물의 밀도도 높아짐을 알 수 있다. 또한 산소석출물의 피크 밀도와 벌크 밀도의 차이에 따라 "M" 형 분포가 이루어 진다.
도 18은 종래의 기술에 의하여 제작된 나노 SOI 웨이퍼 및 본 발명의 도 1, 도 7의 공정에 의하여 제작된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼에 대하여 중금속인 Cu 이온을 강제 오염시킨후 열처리를 통하여 Cu 이온을 확산시켜 산소석출물 분포 및 매몰 산화층을 포함한 실리콘 내에 존재하는 Cu 이온을 SIMS에 의하여 분석하여다. 종래 기술의 나노 SOI 웨이퍼 (실리콘층 두께 300nm/매몰산화막두께 200nm/ 실리콘 기판)와 본 발명의 도 1에 의하여 제조된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼(RTA만 처리, 실리콘층 두께 300nm/매몰산화막두께 200nm/ 실리콘 기판) 및 도 7의 공정에 의하여 제조된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼(RTA + 2단계 열처리, 실리콘층 두께 300nm/매몰산화막두께 200nm/ 실리콘 기판)를 준비하여 웨이퍼 표면에 Cu 이온을 1x1013cm-3을 스핀코팅 방법에 의해 강제 오염시켰다. 강제 오염 후 DRAM 열처리를 통하여 Cu 이온을 매몰산화막층을 포함한 실리콘 기판으로 확산시켰으며, 그후 웨이퍼 단면을 cleavage하여 세코에칭 3분을 통하여 산소석출물의 분포 및 밀도를 확인하였다. 또한 top 실리콘, 매몰 산화막층을 포함한 실리콘 기판에 분포하고 있는 Cu 이온을 SIMS를 통하여 분석하였다.
도 19 (a)는 종래 기술에 의하여 제작된 나노 SOI 웨이퍼, 도 19(b)는 본 발명에 의하여 제작된 1150℃ RTA에 의하여 제작된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼, 도 19(c)는 본 발명에 의하여 제작된 1150℃ RTA + 2단계 열처리에 의하여 제작된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼에 대한 산소석출물의 웨이퍼 단면 분포도 이며, 이에 대한 밀도는 각각 도 19(d), (e), (f)이다. 분석 결과 종래 기술에 의하여 제작된 나노 SOI 웨이퍼 및 1150℃ RTA 처리만 진행한 본 발명의 나노 SOI 웨이퍼는 세코 에칭 3분후 산소석출물을 관찰한 결과 산소석출물이 검출되지 않았으나, 1150℃ RTA + 2단계 열처리를 진행한 본 발명의 나노 SOI 웨이퍼는 고 농도의 산소석출물이 검출되었으며, "M"자형 분포를 하고 있다.
도 20의 본 발명의 RTA 처리 온도는 1175℃이며, 도 21은 RTA 처리 온도가 1200℃이다. 이에 대한 결과는 도 19와 동일한 경향으로 나타났으며, RTA 온도가 높아짐에 따라 산소석출물의 밀도가 높아짐을 알 수 있다. 그러나 도 19(b), 도 20(b), 도 21(b)에서 산소석출물이 검출되지 않은 것은 RTA에 의하여 베이컨시가 주입되어 산소석출이 됨에도 불구하고, 사이즈가 작기 때문에 세코 에칭 방법으로는 검출되지 않는 것이다.
도 22는 각각 도 19(f), 도 20(f), 도 21(f)의 산소석출물 밀도를 함께 도식한 것으로 역시 RTA 온도가 1150℃에서 1170℃, 1200℃로 높아지면, 산소석출물 밀도가 높아짐을 알 수 있다.
도 23은 도 18에 의하여 실험한 각 웨이퍼에 대하여 SIMS 분석한 결과로써 종래의 기술로 제작된 나노 SOI 웨이퍼(도 21(a))는 top 실리콘 층에 Cu 이온이 존재하고 있는 반면에, 본 발명 기술로 제작된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼(도 21(b)) 및 도 21(c)는 top 실리콘층에 Cu 이온이 전혀 없음을 나타내고 있어, 본 발명에 의하여 개발된 근접 게터링 능력을 보유한 나노 SOI 웨이퍼는 중금속 오염을 제거하는 능력을 가지고 있음이 증명되었다. 또한 1200℃ RTA만 처리한 도 21(b)와 도 21(e)에서는 전혀 산소석출물이 검출되지 않았는데도 불구하고, Cu 이온을 제거하는 능력을 가지고 있음이 증명되었다.
이상에서 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이에 한정되는 것은 아니며, 첨부되는 특허청구범위의 기술적 사상의 범위내에서 당업자라면 다양하게 변형 실시할 수 있음은 물론이다.
본 발명에 의하면, 기준 웨이퍼에 RTA만을 이용하여 고밀도의 산소석출물을 형성한후 산화막이 성장된 결합 웨이퍼와 접합하여 중금속오염을 제어할 수있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 매몰산화막층을 결합 웨이퍼에 성장하여 RTA만을 이용하여 고밀도의 산소석출물을 형성한 기준 웨이퍼와 접합하여 중금속오염을 제어할 수있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 매몰산화막층을 결합 웨이퍼에 성장하여 수소 이온 주입후 제거한후, RTA만을 이용하여 고밀도의 산소석출물을 형성한 기준 웨이퍼에 산화막을 성장시킨 기준 웨이퍼와 접합하여 중금속오염을 제어할 수있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 기준 웨이퍼에 RTA + 2단계 열처리를 이용하여 고밀도의 산소석출물을 형성한후 산화막이 성장된 결합 웨이퍼와 접합하여 중금속오염을 제어할 수있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 매몰산화막층을 결합 웨이퍼에 성장하여 RTA + 2단계 열처리를 이용하여 고밀도의 산소석출물을 형성한 기준 웨이퍼와 접합하여 중금속오염을 제어할 수 있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 매몰산화막층을 결합 웨이퍼에 성장하여 수소 이온 주입후 제거한후, RTA + 2단계 열처리를 이용하여 고밀도의 산소석출물을 형성한 기준 웨이퍼에 산화막을 성장시킨 기준 웨이퍼와 접합하여 중금속오염을 제어할 수 있는 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, RTA 처리 온도 및 분위기는 조정할 수 있으며, 또한 필요시 2단계 열처리 등을 통하여 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 근접 게터링 능력을 보유한 나노급 SOI 웨이퍼는 중금속 오염, 특히 top 실리콘 층에 있는 Cu 이온에 대하여 제거 능력이 우수함을 알 수 있다.

Claims (30)

  1. 반도체 소자가 형성된 결합 웨이퍼, 상기 결합 웨이퍼를 지지하는 기준 웨이퍼, 및 상기 결합 웨이퍼와 상기 기준 웨이퍼 사이에 위치하는 매몰 절연막을 포함하되,
    상기 기준 웨이퍼 내의 산소 석출물 밀도 분포는 상기 매몰 절연막과 접하는 면으로부터 그의 반대면 방향으로 제1 피크, 벌크영역, 및 제2 피크를 갖는 M 자형을 갖는 SOI 웨이퍼.
  2. 제1항에 있어서,
    상기 M 자형 산소 석출물 밀도 분포는 상기 피크와 상기 벌크영역 사이의 밀도 차이가 0.5 X 10 cm-3 이상인 SOI 웨이퍼.
  3. 반도체 소자가 형성될 결합 웨이퍼와 상기 결합 웨이퍼를 지지하기 위한 기준 웨이퍼를 준비하는 단계;
    상기 결합 웨이퍼의 표면으로부터 소정 깊이에 불순물 이온을 주입하여 불순물이온 주입부를 형성하여 단결정층과 제거부를 구분하는 단계;
    상기 기준 웨이퍼의 표면으로부터 소정의 깊이에 산소 석출물을 형성하기 위한 제1 열처리 단계;
    상기 결합 웨이퍼 또는 상기 기준 웨이퍼의 표면 상에 매몰 절연막을 형성하는 단계;
    상기 기준 웨이퍼와 상기 결합 웨이퍼를 이들 사이에 매몰 절연막이 위치하도록 결합시키는 단계; 및
    상기 결합 웨이퍼의 불순물 이온 주입부를 벽개하여 상기 단결정층을 상기 매몰 절연막 상에 잔존시키는 단계를 포함하되,
    상기 기준 웨이퍼 내의 산소 석출물 밀도 분포는 상기 매몰 절연막과 접하는 면으로부터 그의 반대면 방향으로 제1 피크, 벌크영역, 및 제2 피크를 갖는 M 자형을 갖는 SOI 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 열처리 단계는 RTA법을 사용하여 수행하는 SOI 웨이퍼의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 열처리 단계는 질소 또는 암모니아 분위기에서 수행하는 SOI 웨이퍼의 제조 방법.
  6. 제4항에 있어서,
    상기 제1 열처리 단계의 온도는 1000℃ 이상인 SOI 웨이퍼의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 열처리 단계의 온도는 1250℃ 이하인 SOI 웨이퍼의 제조 방법.
  8. 제3항에 있어서,
    상기 결합 웨이퍼에 불순물을 주입하기 전에 상기 결합 웨이퍼 상에 상기 매몰 절연막을 형성하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제3항에 있어서,
    상기 제1 열처리 단계 후, 상기 기준 웨이퍼 상에 상기 매몰 절연막을 형성하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  10. 제3항에 있어서,
    상기 결합 웨이퍼에 불순물을 주입하기 전에 상기 결합 웨이퍼 상에 희생 절연막을 형성하는 단계; 및
    상기 결합 웨이퍼에 불순물을 주입한 후 상기 기준 웨이퍼와 상기 결합 웨이퍼를 결합시키기 전에, 상기 희생 절연막을 제거하는 단계를 더 포함하고,
    상기 제1 열처리 단계 후, 상기 기준 웨이퍼 상에 상기 매몰 절연막을 형성하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  11. 제3항, 제8항, 제9항, 또는 제10항에 있어서,
    상기 제1 열처리 단계 후 상기 기준 웨이퍼와 상기 결합 웨이퍼를 결합시키기 전에,
    상기 기준 웨이퍼 내의 산소 석출물을 성장시키기 위한 제2 열처리 단계를 더 포함하는 SOI 웨이퍼의 제조 방법.
  12. 제3항에 있어서,
    상기 결합 웨이퍼의 불순물 이온 주입부를 벽개한 후, 벽개된 표면을 식각하는 단계를 더 포함하는 SOI 웨이퍼의 제조 방법.
  13. 제12항에 있어서,
    상기 결합 웨이퍼의 벽개된 표면을 식각하는 단계는 NH4OH, H2O2 및 H20의 혼합용액을 식각액으로 사용한 습식식각 단계인 SOI 웨이퍼의 제조 방법.
  14. 제3항에 있어서,
    상기 결합 웨이퍼의 불순물 이온 주입부를 벽개하기 전에, 결합된 상기 기준 웨이퍼와 상기 결합 웨이퍼를 열처리하는 단계를 더 포함하는 SOI 웨이퍼의 제조 방법.
  15. 제3항에 있어서,
    상기 결합 웨이퍼의 불순물 이온 주입부를 벽개한 후, 상기 단결정층을 열처리하는 단계를 더 포함하는 SOI 웨이퍼의 제조 방법.
  16. 제3항에 있어서,
    상기 불순물이온은 수소이온인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  17. 제16항에 있어서, 상기 수소 이온은 10 내지 40 KeV의 전압에서 주입되는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110685A (ja) * 2000-09-27 2002-04-12 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110685A (ja) * 2000-09-27 2002-04-12 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
박재근 외, Dependence of crystal nature on the gettering efficiency of iron and nickel in a Czochralski silicon wafer, Microelectronic Engineering, 2003*

Cited By (1)

* Cited by examiner, † Cited by third party
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