KR20010006626A - 전력 소비가 감소된 전하 펌핑 회로를 포함하는 승압기 및그 동작 방법 - Google Patents

전력 소비가 감소된 전하 펌핑 회로를 포함하는 승압기 및그 동작 방법 Download PDF

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Abstract

승압기는 클록 신호를 출력하는 스위칭 회로와, 클록 신호에 따라서 출력 전압을 발생시키기 위해 입력 전압을 승압시키는 전하 펌핑 회로로 이루어져 있다. 스위칭 회로는 출력 전압에 응답하여, 클록 신호의 주파수로 주파수들 중 하나를 선택한다.

Description

전력 소비가 감소된 전하 펌핑 회로를 포함하는 승압기 및 그 동작 방법{BOOSTER INCLUDING CHARGE PUMPING CIRCUIT WITH ITS ELECTRIC POWER CONSUMPTION REDUCED AND METHOD OF OPERATING THE SAME}
본 발명은 전하 펌핑 회로를 포함하는 승압기에 관한 것이다. 좀더 구체적으로는, 본 발명은 전하 펌핑 회로를 포함하고 그것의 전력 소비를 감소시킬 수 있는 승압기에 관한 것이다.
전하 펌핑 회로를 포함하는 승압기는 반도체 장치에 널리 사용되고 있다. 종래의 변압기는 일본국 특개평 1-241659호 공보에 개재되어 있다. 종래의 변압기는 도 1에 도시된 바와 같은 스위칭 회로를 가지고 있다. 스위칭 회로 (201) 는 표준 클록 신호 (CLK) 로부터 클록 신호 (CIN) 를 발생시키고 그것을 클록 구동기 (202) 를 통해 전하 펌핑 회로 (203) 로 보낸다. 클록 신호 (CIN) 의 주파수는, 승압기를 포함하는 반도체 장치가 대기 모드인지 정상 동작 모드인지에 따라 스위칭된다. 전하 펌핑 회로 (203) 는 입력 단자로부터 입력된 전압 (VIN) 을 승압시킨다. 전하 펌핑 회로 (203) 는, 전압 (VIN) 보다 높은 전압 (VOUT) 을 발생시키고 또한 출력 단자로부터 전압 (VIN) 을 출력시킨다. 클록 신호 (CVIN) 는 전압 (VIN) 을 전압 (VOUT) 으로 승압시키는데 사용된다.
스위칭 회로 (201) 는, 도 2에 도시된 바와 같이 1/n 분주기 (204) 와 선택기 (205) 를 가지고 있다. 1/n 분주기 (204) 는 분주기 (206 내지 209 ) 로 이루어져 있다. 선택기 (205) 는 인버터 (210), AND 게이트 (211, 212), 및 OR 게이트 (213) 로 이루어져 있다.
스위칭 회로 (201) 는 반도체 장치가 정상 동작 모드냐 대기 모드냐에 따라 다르게 동작한다. 정상 동작 모드의 경우에는, 스위칭 회로 (201) 가 클록 신호 (CIN) 로서 표준 클록 신호 (CLK) 를 출력시킨다. 대기 모드에서는 표준 클록 신호가, 클록 신호 (CIN) 로서 대기 모드의 시간에서 1/n으로 나누어지는 클록 신호를 출력시킨다. 한편 다른 승압기들이 일본 특개평 (JP-A-1998-39263, JP-A-1993-64429, JP-A-1995-160215, JP-A-1995-226078, JP-A-1998-304653, 및 JP-A-1998-304654) 에 개재되어 있다.
종래의 승압기는 정상 동작 상태에서는 많은 전력을 소비한다. 이는 종래의 승압기가, 정상 동작 상태에서 항상 클록 신호 (CIN) 로서 표준 클록 신호 (CLK) 와 같은 주파수를 갖는 신호를 전하 펌핑 회로로 보내기 때문이다.
정상 동작 상태에서는 전력 소비가 감소되는 승압기가 바람직하다.
또한 종래의 승압기는 출력 전압의 변화가 크다. 이는 출력 전압이 조절되지 않기 때문이다. 승압기는 출력 전압의 변화가 작은 것이 바람직하다.
따라서, 본 발명의 목적은 정상 동작 상태에서 전력 소비가 감소될 수 있는 승압기를 제공하는 것이다. 본 발명의 또다른 목적은 출력 전압의 변화가 작은 승압기를 제공하는 것이다. 또 본 발명의 다른 목적은, 출력 전압이 목표치에서 크게 벗어날 때 신속히 회복될 수 있는 승압기를 제공하는 것이다.
본 발명의 양태를 구현하기 위해서, 승압기는 클록 신호를 출력시키는 스위칭 회로와, 클록 신호에 응답하여 출력 전압을 발생시키기 위해 입력 전압을 승압시키는 전하 펌핑 회로를 포함한다. 스위칭 회로는, 출력 전압에 응답하는 클록 신호의 주파수로서 복수의 주파수들 중 하나를 선택한다.
클록 신호의 주파수는 승압기를 포함하는 집적 회로가 리셋될 때, 복수의 주파수들 중 가장 높은 것으로 세트될 수 있다.
클록 신호의 주파수는 승압기를 포함하는 집적 회로의 전원 공급 장치가 켜졌을 때, 복수의 주파수들 중 가장 높은 것으로 세트될 수 있다.
클록 신호의 주파수는 승압기를 포함하는 집적 회로가 대기 모드일 때, 복수의 주파수들 중 가장 낮은 것으로 세트될 수 있다.
클록 신호의 주파수는 출력 전압과 기준 전압과의 차이에 응답하여 선택될 수 있다.
이러한 경우에, 클록 신호의 주파수는 출력 전압이 감소될 때 증가되는 것이 바람직하다.
스위칭 회로는 전압 비교기, 주파수 선택기, 및 출력부를 포함할 수 있다. 전압 비교기는 출력 전압과 기준 전압을 비교하여, 출력 전압이 기준 전압보다 높은지 아닌지를 나타내는 첫번째 신호를 발생시킨다. 주파수 선택기는 첫번째 신호에 응답하여 복수의 주파수 중 하나를 선택하고, 복수의 주파수 중 어느 것이 선택되었는지를 나타내는 두번째 신호를 발생시킨다. 출력부는 두번째 신호에 응답하여 복수의 주파수 중 하나를 갖는 클록 신호를 출력시킨다.
본 발명이 추구하는 또다른 양태를 구현하기 위해서, 전하 펌핑 회로를 가진 승압기를 동작시키는 방법은, 클록 신호의 주파수로서 복수의 주파수 중 하나를 선택하는 단계와, 그 주파수를 갖는 클록 신호를 발생시키는 단계와, 클록 신호에 응답하여 출력 전압을 발생시키기 위해 입력 전압을 승압시키는 단계를 포함한다. 선택은 출력 전압에 응답하여 수행된다.
선택은 승압기를 포함하는 집적 회로가 리셋될 때, 클록 신호의 주파수로서 복수의 주파수 중 가장 높은 것을 선택하는 단계를 포함할 수 있다.
선택은 승압기를 포함하는 집적 회로의 전원 공급 장치가 턴온될 때, 클록 신호의 주파수로서 복수의 주파수 중 가장 높은 것을 선택하는 단계를 포함할 수 있다.
선택은 승압기를 포함하는 집적 회로가 대기 모드일 때, 클록 신호의 주파수로서 복수의 주파수 중 가장 낮은 것을 선택하는 단계를 포함할 수 있다.
선택은 출력 전압과 기준 전압 사이의 차이에 응답하여 수행된다.
클록 신호의 주파수는 출력 전압이 감소할 때 증가된다.
도 1은 종래 승압기의 구성을 도시한 도면.
도 2는 종래 승압기에 포함된 스위칭 회로 (201) 의 구성을 도시한 도면.
도 3은 본 발명의 제 1 실시예의 승압기를 도시한 도면.
도 4a 내지 4e는 클록 신호 (CLK1 내지 CLK4) 의 타이밍 차트와 신호 (SET).
도 5는 제 1 실시예에 포함된 전하 펌핑(pumping) 회로 (1) 의 구성을 도시한 도면.
도 6a 내지 6i는 제 1 실시예의 승압기에 포함된 전하 펌핑 회로 (1) 의 동작을 설명하는 타이밍 차트.
도 7은 제 1 실시예의 승압기에 포함된 전압 비교기 (5) 의 구성을 도시한 도면.
도 8은 제 1 실시예의 승압기에 포함된 주파수 선택기 (6) 의 구성을 도시한 도면.
도 9는 제 1 실시예의 승압기에 포함된 출력부 (7) 의 구성을 도시한 도면.
도 10은 제 1 실시예의 승압기에 포함된 분주기의 구성을 도시한 도면.
도 11a 내지 11j는 본 발명의 제 1 실시예의 승압기의 동작을 설명하는 타이밍 차트.
도 12는 본 발명의 제 2 실시예의 승압기의 구성을 도시한 도면.
도 13은 제 2 실시예의 승압기에 포함된 전압 비교기 (15) 의 구성을 도시한 도면.
도 14는 제 2 실시예의 승압기에 포함된 주파수 선택기 (16) 를 도시한 도면.
도 15a 내지 15l은 본 발명의 제 2 실시예의 승압기의 동작을 설명하는 타이밍 차트.
※ 도면의 주요부분에 대한 부호의 설명.
1, 203 : 전하 펌핑 회로 2 : 입력 단자
3 : 출력 단자 4, 14, 201 : 스위칭 회로
5, 15 : 전압 비교기 6, 16 : 주파수 선택기
7, 17 : 출력부 8, 206~209 : 분주기
21, 22 : 커패시터 23, 24, 25 : N-채널 트랜지스터
26, 210 : 인버터 27, 28, 75, : 노드
31 : 비교기
32, 49, 52, 55, 58, 61, 104, 115, 120, 125, 130, 213 : OR 게이트
33, 50~51, 53~54, 56~57, 59~60, 101, 102~103, 111~114, 116~119, 121~124, 126~129, 211~212 : AND 게이트
41, 42, 43, 44, 45, 46, 47, 48 : D 플립-플롭
71, 72, 73, 74 : 클록 버퍼 81, 82, 83 : 1/2 분주기
97 : 제 1 비교기 98 : 제 2 비교기
99 : 제 3 비교기 202 : 클록 구동기
204 : 1/n 분주기 205 : 선택기
이하, 본 발명의 승압기를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 제 1 실시예의 승압기를 도시한다. 제 1 실시예의 승압기는 전하 펌핑 회로와 스위칭 회로로 되어 있다. 전하 펌핑 회로 (1)는 입력 전압 (VIN) 보다 큰 출력 전압 (VOUT) 을 발생시키기 위해, 입력 단자 (2) 에 입력되는 입력 전압 (VIN) 을 승압시킨다. 전하 펌핑 회로 (1) 는 클록 신호 (CIN) 를 사용하여 출력 전압 (VOUT) 을 발생시킨다. 클록 신호 (CIN) 의 주파수가 높을수록 출력 전압 (VOUT) 도 높아진다. 전하 펌핑 회로 (1) 는 출력 단자 (3) 에서의 출력 전압 (VOUT) 을 외부 회로 (도시하지 않음) 로 출력시킨다. 출력 전압 (VOUT) 은 외부 회로에 의해 소비된 전류 때문에 변화된다.
스위칭 회로 (4) 는 클록 신호 (CIN) 로서, 복수의 클록 신호 (CLK1 내지 CLKn) 중 하나의 선택된 클록 신호를 출력시킨다. 여기서, n은 자연수이다. 클록 신호 (CLK1 내지 CLKn) 는 그것의 주파수가 서로 다른 클록 신호이다. 클록 신호 (CLK1) 는 가장 높은 주파수를 가지고, 클록 신호 (CLKn) 는 가장 낮은 주파수를 갖는다. 주파수는 클록 신호 (CLKi) 의 지수를 의미하는 i가 클수록 작아진다. 도 4a 내지 4d 에 도시된 바와 같이, 클록 신호 (CLKi) 의 주파수는 클록 신호 (CLK(i-1)) 의 주파수의 반이다.
클록 신호 (CIN) 는 전압 (VOUT) 에 따라 선택된다. 전압 (VOUT) 이 표준 전압 (VREF) 보다 낮으면, 상대적으로 높은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다. 전압 (VOUT) 이 표준 전압 (VREF) 보다 높으면, 상대적으로 낮은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다. 클록 신호 (CIN) 를 선택하는 공정은 나중에 기술된다. 전압 (VOUT) 은 클록 신호 (CIN) 의 주파수에 따라 조정된다.
신호 (SET) 는 스위칭 회로 (4) 에 입력된다. 신호 (SET) 는 클록 신호 (CIN) 가 스위칭될 때의 타이밍을 나타내는 신호이다. 신호 (SET) 는 도 4에 도시된 바와 같이, 클록 신호 (CLK1) 와 동기화된다. 신호 (SET) 는 클록 신호 (CLK1) 각각의 수개의 사이클에 대해서 높은 레벨에 있게 된다. 스위칭 회로 (4) 는 신호 (SET) 가 높은 레벨에 있게 될 때마다, 전압 (VOUT) 과 표준 전압 (VREF) 사이의 비교 결과에 따라 클록 신호 (CIN) 를 스위칭한다. 여기서 고 레벨은 전원 공급 장치의 전압이다.
또한, 스위칭 회로 (4) 는 신호 (RESET) 에 따라 클록 신호 (CIN) 를 선택한다. 신호 (RESET) 는 제 1 실시예의 승압기 (10) 를 포함하는 반도체 집적 회로가 리셋되었거나, 집적 회로의 전원 공급 장치가 턴온되어 동작을 개시할 때 고 레벨로 세트된다. 신호 (RESET) 가 고 레벨에 있게 되면, 스위칭 회로 (4) 는 클록 신호 (CIN) 로서 클록 신호 (CLK1) 를 출력시킨다. 여기서 클록 신호 (CLK1) 는 복수의 클록 신호 (CLK1 내지 CLKn ; n은 자연수) 중 가장 높은 주파수를 가진 클록 신호이다. 출력 단자 (3) 로부터 출력된 출력 전압 (VOUT) 의 전위는 가능한 빨리 상승된다.
또, 스위칭 회로 (4) 는 신호 (STOP) 에 따라 클록 신호 (CIN) 를 선택한다. 신호 (STOP) 는, 승압기 (10) 를 포함하는 반도체 집적 회로가 저전력 소비 모드 또는 대기 모드로 세트되었을 때 고 레벨로 세트된다. 신호 (STOP) 가 고 레벨에 있을 때, 스위칭 회로 (4) 는 클록 신호 (CIN) 로 출력 신호 (CLKn) 를 출력시킨다. 출력 신호 (CLKn) 는 복수의 클록 신호 (CLK1 내지 CLKn ; n은 자연수) 중 가장 낮은 주파수를 가진 클록 신호이다. 따라서, 전력 소비는 저전력 소비 모드 또는 대기 모드일 경우에 감소된다.
전하 펌핑 회로 (1) 와 스위칭 회로 (4) 를 각각 상세히 설명한다. 이하, 클록 신호의 수가 4, 즉 n=4일 때의 경우를 예를 들어 설명한다.
먼저, 전하 펌핑 회로 (1) 의 구성을 설명한다. 도 4는 전하 펌핑 회로 (1) 의 회로도를 도시한다. 전하 펌핑 회로 (1) 는 커패시터 (21, 22), N-채널 트랜지스터 (23, 24, 25), 및 인버터 (26) 를 포함한다. 클록 신호 (CIN) 가 노드 (29) 에 입력된다. 커패시터 (21) 의 한 전극이 노드 (29) 에 연결된다. 커패시터 (21) 의 다른 전극은 노드 (27) 에 연결된다. 또, 인버터 (27) 의 입력 단자는 노드 (29) 에 연결된다. 인버터 (26) 의 출력 단자는 커패시터 (22) 의 한 전극에 연결된다. 커패시터 (22) 의 다른 전극은 노드 (28) 에 연결된다.
N-채널 트랜지스터 (23) 의 드레인과 게이트는 입력 단자 (2) 에 연결된다. N-채널 트랜지스터 (23) 의 소스는 노드 (27) 에 연결된다. 노드 (27) 는 또한 N-채널 트랜지스터 (24) 의 드레인과 게이트에 연결된다. N-채널 트랜지스터 (25) 의 소스는 노드 (28) 에 연결된다. N-채널 트랜지스터 (25) 의 드레인과 게이트는 노드 (28) 에 연결된다. N-채널 트랜지스터 (25) 의 소스는 출력 단자 (3) 에 연결된다. 출력 단자 (3) 의 전압은 출력 전압 (VOUT) 이다.
전하는 클록 신호 (CIN) 에 의해 인가되는 전압에 따라, 커패시터 (21, 22) 에 축적된다. 커패시터 (21, 22) 에 축적된 전하는 각각 노드 (27, 28) 에 공급된다. 그 결과, 입력 전압 (VIN) 은 출력 전압 (VOUT) 으로 증가된다.
이하, 전하 펌핑 회로 (1) 의 동작을 도 5와 도 6a 내지 6i 를 참조하여 설명한다. 이하, 기재된 설명에서 사용된 기호는 다음과 같다. 신호 (CINB) 는 인버터 (26) 의 출력 신호이다. 신호 (CINB) 는 클록 신호 (CIN) 의 논리가 반전되는 신호이다. 전압 (Vt) 은 N-채널 트랜지스터 (23, 24, 25) 의 임계 전압이다. 전압 (VH) 은 클록 신호 (CIN) 와 신호 (CINB) 가 고 레벨에 있을 때의 전압이다. 또한 클록 신호 (CIN) 와 신호 (CINB) 가 저 레벨에 있을 때의 전압은 접지 전위이다.
또한, 이하 기재된 설명에서 다음의 초기 상태가 가정된다. 클록 신호 (CIN) 의 초기 전압은 저 레벨에 있는 것으로 가정된다. 이 때, 신호 (CINB) 의 초기 전압은 고 레벨에 있다. 입력 전압 (VIN) 의 초기 전압은 VINO이다. 입력 전압 (VIN) 은 일정하게 VINO로 유지되는 것으로 가정된다.
노드 (27) 의 초기 전압은 VN27로 가정된다. VN27은 실질적으로 (VINO-Vt)와 같다. 클록 신호 (CIN) 의 초기 전압이 저 레벨에 있으므로, 전압 (VN27)은 초기 상태에서 커패시터 (21) 에 인가된다. 즉, 전하가 미리 커패시터 (21) 에 축적된다.
이하, 기간 (T31) 에서의 전하 펌핑 회로 (1) 의 동작을 설명한다. 기간 (T31) 은 전하가 커패시터 (22) 에 축적되는 기간이다. 도 5a 에 도시된 바와 같이, 클록 신호 (CIN) 는 기간 (T31) 의 초기에서 저 레벨에서 고 레벨로 바뀐다. 노드 (27) 에서의 전위는 VN27+VH가 된다. N-채널 트랜지스터 (23) 는 턴오프된다. N-채널 트랜지스터 (24) 는 턴온된다. 커패시터 (21) 에 축적된 전하는 N-채널 트랜지스터 (24) 와 노드 (28) 를 통해 커패시터 (22) 로 이동된다. 이 때, 노드 (28) 의 전위는 VOUT-Vt가 된다. 커패시터 (22) 는 VOUT-Vt에 따라 충전된다. 이 때, N-채널 트랜지스터 (25) 는 턴오프된다. 전하는 출력 단자 (3) 에 공급되지 않는다. 한편, 전류는 출력 단자 (3) 에 연결된 외부 회로에 의해 소모된다. 전압 (VOUT) 은 점점 떨어진다.
이하, 기간 (T31) 의 다음 기간 (T32) 에서의 전하 펌핑 회로 (1) 의 동작을 설명한다. 기간 (T32) 은 커패시터 (22) 에 축적된 전하가 출력 단자 (3) 로 이동되는 기간이고, 이로 인해 VOUT은 더 높아지게 된다. 또한 이 기간은 커패시터 (22) 를 충전시키는 전하가 커패시터 (21) 에 축적되는 기간이다.
기간 (T32) 의 초기에, 클록 신호 (CIN) 가 고 레벨에서 저 레벨로 변경된다. 이 때, 신호 (CINB) 는 저 레벨에서 고 레벨로 변경된다.
이 때는, 커패시터 (22) 가 VOUT-Vt에 따라 충전되므로, 노드 (28) 의 전위는 VOUT-Vt+VH로 올라간다. N-채널 트랜지스터 (24) 는 턴오프된다. N-채널 트랜지스터 (25) 는 턴온된다.
N-채널 트랜지스터 (25) 가 턴온될 때, 커패시터 (22) 에 축적된 전하가 출력 단자 (3) 에 공급된다. 따라서, 출력 단자 (3) 의 전위는 높아지게 된다. 그 후에, 전류가 출력 단자 (3) 에 연결된 외부 회로에 의해 소모된다. 전압 (VOUT) 은 점점 떨어진다.
반면에, N-채널 트랜지스터 (23) 는 턴온된다. 노드 (27) 의 전위는 약 VINO-Vt 가 된다. 커패시터 (21) 는 VINO-Vt 에 따라 충전된다. 전하는 커패시터 (21) 에 축적된다.
그 후에, 기간 (T31, T32) 에서와 동작과 유사한 동작이 반복된다. 이러한 동작에 기인하여, 전하 펌핑 회로 (1) 는 전압 (VIN) 을 전압 (VOUT) 으로 상승시키고 출력 단자 (3) 에서 출력시킨다.
상기 언급된 동작에서 알수 있듯이, 클록 신호 (CIN) 의 주파수가 높아질수록, 출력 단자 (3) 에 공급된 전하가 많아진다. 즉, 클록 신호 (CIN) 의 주파수가 높아질수록, 전압 (VOUT) 은 더욱 상승된다. 전압 (VOUT) 이 떨어졌을 때, 전하 펌핑 회로 (1) 에 보내진 클록 신호 (CIN) 의 주파수는 더 높게 세트된다. 따라서, 전압 (VOUT) 은 일정하게 유지된다.
이하, 스위칭 회로 (4) 의 구성을 설명한다. 스위칭 회로 (4) 는 전압 비교기 (5) 를 포함한다. 전압 비교기 (5) 는 전압 (VOUT) 의 변화를 감지한다. 전압 (VOUT) 의 변화는 전압 (VOUT) 과 표준 전압 (VREF) 을 비교함으로써 감지된다. 전압 비교기 (5) 는, 전압 (VOUT) 과 표준 전압 (VREF) 의 비교 결과를 신호 (FAST) 와 신호 (SLOW) 로 주파수 선택기 (6) 에 알린다.
전압 (VOUT) 이 표준 전압 (VREF) 보다 낮을 때는, 전압 비교기 (5) 가 신호 (FAST) 를 고 레벨로 세트하고, 신호 (SLOW) 를 저 레벨로 세트한다. 신호 (FAST) 가 고 레벨에 있고, 신호 (SLOW) 가 저 레벨에 있을 때, 주파수 선택기 (6) 는 클록 신호 (CIN) 보다 높은 주파수를 가진 클록 신호를 선택한다.
전압 (VOUT) 이 표준 전압 (VREF) 보다 높을 때는, 전압 비교기 (5) 가 신호 (FAST) 를 저 레벨로 세트하고, 신호 (SLOW) 를 고 레벨로 세트한다. 신호 (FAST) 가 저 레벨에 있고, 신호 (SLOW) 가 고 레벨에 있을 때, 주파수 선택기 (6) 는 클록 신호 (CIN) 보다 낮은 주파수를 가진 클록 신호를 선택한다.
또한 전압 (VOUT) 은 신호 (STOP) 에 따라서 감지된다. 상기 언급한 바와 같이, 신호 (STOP) 는, 승압기를 포함하는 반도체 집적 회로가 대기 모드에 있는지 어떤지를 승압기에 알린다. 신호 (STOP) 가 저 레벨에 있으면, 전압 비교기 (5) 는 상기 언급된 동작을 수행한다.
신호 (STOP) 가 고 레벨에 있으면, 전압 비교기 (5) 는 전력 소비를 줄이기 위해, 동작을 중지한다. 또한 신호 (STOP) 가 고 레벨에 있으면, 전압 비교기 (5) 는 신호 (FAST) 를 저 레벨로 세트하고, 신호 (SLOW) 를 고 레벨로 세트한다. 이는 대기 모드인 경우에, 클록 신호 (CIN) 의 주파수를 증가시켜 전력 소비를 증가시키는 것이 바람직하지 않기 때문이다.
도 7은 전압 비교기 (5) 의 회로도를 도시한다. 전압 비교기 (5) 는 비교기 (31) 를 가지고 있다. 비교기 (31) 는 전압 (VOUT) 과 표준 전압 (VREF) 을 비교한다.
비교기 (31) 는 비교된 결과를 신호 (COMP) 로 출력시킨다. 전압 (VOUT) 이 표준 전압 (VREF) 보다 높으면, 신호 (COMP) 는 고 레벨에 있게 된다. 전압 (VOUT) 이 표준 전압 (VREF) 보다 낮으면, 신호 (COMP) 는 저 레벨에 있게 된다. 신호 (COMP) 는 OR 게이트 (32) 와 AND 게이트 (33) 에 각각 출력된다. OR 게이트 (32) 는 신호 (COMP) 와 신호 (STOP) 사이의 논리 OR 을 수행하고 그 결과를 신호 (SLOW) 로 출력시킨다. AND 게이트 (33) 는 신호 (COMP) 의 부(negative)논리와 신호 (STOP) 의 부논리간의 논리 AND 를 수행하고 그 결과를 신호 (FAST) 로 출력시킨다.
신호 (FAST) 와 신호 (SLOW) 는 주파수 선택기 (6) 에 입력된다. 신호 (SET), 신호 (RESET), 및 신호 (STOP) 도 주파수 선택기 (6) 에 입력된다. 주파수 선택기 (6) 는 신호 (FAST) 와 신호 (SLOW) 에 따라서, 클록 신호 CLK1, CLK2, CLK3, CLK4 중 어느 것이 클록 신호 (CIN) 인지를 결정한다.
주파수 선택기 (6) 는, 신호 P1, P2, P3, P4 를 사용하여 출력부 (7) 에 결정된 결과를 알린다. 신호 P1, P2, P3, P4 중 어느 하나는 고 레벨에 있다. 신호 (P1) 가 고 레벨에 있으면, 이것은 클록 신호 (CLK1) 가 선택되었다는 것을 의미한다. 유사하게, 신호 (Pi ; i는 1과 4사이의 자연수) 가 고 레벨에 있으면, 이것은 클록 신호 (CLKi) 가 선택되었다는 것을 의미한다.
주파수 선택기 (6) 는, 다음의 방식을 이용하여 신호 P1, P2, P3, P4 중 어느 것이 고 레벨로 세트되었는지를 결정한다.
신호 (SET) 가 저 레벨에 있으면, 주파수 선택기 (6) 는 신호 P1, P2, P3, P4 를 그들의 원래 상태로 유지시킨다. 즉, 신호 (SET) 가 저 레벨에 있을 때는, 전압 (VOUT) 의 감지된 결과에 무관하게, 클록 신호 (CIN) 는 그것의 원래 상태로 유지된다.
신호 (SET) 가 고 레벨에 있으면, 주파수 선택기 (6) 는 신호 (FAST) 와 신호 (SLOW) 를 감지한다. 여기서, 신호 (FAST) 와 신호 (SLOW) 를 감지하기 바로 전에 신호 (Pi) 가 고 레벨에 있다고 가정하자. 여기서, i는 1과 4사이의 자연수이다. 또한, 또다른 신호 (Pj) 가 저 레벨에 있다고 가정하자. 여기서, j는 1과 4사이의 자연수이고 i와 같지 않다.
신호 (SET) 가 고 레벨에 있게 될 때, 주파수 선택기 (6) 는 신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 가 저 레벨에 있는 것을 감지한다고 가정하자. 주파수 선택기 (6) 는 신호 (Pi) 를 고 레벨에서 저 레벨로 스위칭한다. 또한 주파수 선택기 (6) 는 신호 P(i-1) 를 고 레벨에서 저 레벨로 스위칭한다. 즉, 보다 높은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다. 그러나, i=1 일 때, 신호 P1, P2, P3, P4는 그들의 원래 상태로 유지된다. 이는 가장 높은 주파수를 가진 클록 신호가 이미 클록 신호 (CIN) 로 선택되기 때문이다.
또한 신호 (SET) 가 고 레벨에 있게 될 때 주파수 선택기는, 신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 가 고 레벨에 있는 것을 감지한다고 가정하자. 주파수 선택기 (6) 는 신호 (Pi) 를 고 레벨에서 저 레벨로 스위칭한다. 또한 주파수 선택기 (6) 는 신호 P(i+1) 를 저 레벨에서 고 레벨로 스위칭한다. 즉, 보다 높은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다. 그러나, i=1 일 때, 신호 P1, P2, P3, P4는 그들의 원래 상태로 유지된다. 이것은 가장 낮은 주파수를 가진 클록 신호가 이미 클록 신호 (CIN) 로 선택되기 때문이다.
상기 언급한 바와 같이, 주파수 선택기 (6) 는 신호 (FAST) 와 신호 (SLOW) 에 따라 클록 신호 (CIN) 를 선택한다. 그러나, 신호 (RESET) 가 고 레벨에 있거나 신호 (STOP) 가 고 레벨에 있을 때, 주파수 선택기 (6) 는 상기 언급한 동작과는 상이한 동작을 수행한다.
신호 (RESET) 가 고 레벨에 있을 때는 주파수 선택기 (6) 가 신호 P1 을 고 레벨로, 신호 P2, P3, P4 를 저 레벨로 맞춘다. 이 때, 주파수 선택기 (6) 는 신호 (FAST) 와 신호 (SLOW) 와 무관하게, 클록 신호 (CLK1 내지 CLK4) 중 가장 높은 주파수를 가진 클록 신호를 클록 신호 (CIN) 로 선택한다. 신호 (RESET) 는, 제 1 실시예의 승압기를 포함하는 반도체 집적 회로가 리셋되었을 때, 고 레벨에 있게 된다. 이러한 경우에, 가장 높은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다.
또한 신호 (STOP) 가 고 레벨에 있을 때, 주파수 선택기 (6) 는 신호 P1, P2, P3 를 저 레벨로, 신호 P4 를 고 레벨로 맞춘다. 이 때, 주파수 선택기 (6) 는, 신호 (FAST) 와 신호 (SLOW) 와는 무관하게, 클록 신호 (CLK1 내지 CLK4) 중 가장 높은 주파수를 가진 클록 신호를 클록 신호 (CIN) 로 선택한다. 승압기를 포함하는 반도체 집적 회로가 대기 모드일 때, 신호 (STOP) 는 고 레벨에 있게 된다. 이러한 경우에, 가장 낮은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다.
도 8은 주파수 선택기 (6) 의 회로도이다. 주파수 선택기 (6) 는 D 플립-플롭 (41, 42, 43, 44) 을 포함한다. D 플립-플롭 (41, 42, 43, 44) 의 각각의 출력은 신호 (P1, P2, P3, P4) 이다. 신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 가 저 레벨에 있을 때 주파수 선택기 (6) 는, 신호 (SET) 가 고 레벨에 있을 때마다 D 플립-플롭 (41, 42, 43, 44) 의 순서로 신호를 보내는 쉬프트 레지스터의 동작과 유사한 동작을 수행한다. 신호 (SLOW) 가 고 레벨에 있고 신호 (FAST) 가 저 레벨에 있을 때 주파수 선택기 (6) 는, 신호 (SET) 가 고 레벨에 있을 때마다 D 플립-플롭 (44, 43, 42, 41) 의 순서로 신호를 보내는 쉬프트 레지스터의 동작과 유사한 동작을 수행한다.
주파수 선택기 (6) 에 포함된 D 플립-플롭 (41 내지 44) 은 클록 신호 (CLK1 내지 CLK4) 중 어느 클록 신호가 클록 신호 (CIN) 로 선택되는지를 저장하는 플립-플롭이다. D 플립-플롭 (41 내지 44) 의 각각은, 데이터 단자 (D), 출력 단자 (Q), 세트 단자 (S), 리셋 단자 (R), 및 클록 단자 (CLK) 를 갖는다. D 플립-플롭 (41 내지 44) 의 데이터 단자 (D) 에 입력된 신호는 신호 (FAST) 와 신호 (SLOW) 에 따라 스위칭된다. 신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 가 저 레벨에 있을 때, 신호 (P2) 는 D 플립-플롭 (41) 의 데이터 단자 (D) 로 입력된다. 신호 (P3) 는 D 플립-플롭 (42) 의 데이터 단자 (D) 로 입력된다. 신호 (P4) 는 D 플립-플롭 (43) 의 데이터 단자 (D) 로 입력된다. D 플립-플롭 (44) 의 데이터 단자 (D) 는 접지 전위로 연결된다. 즉, 신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 가 저 레벨에 있을 때, 주파수 선택기 (6) 는, D 플립-플롭 (41, 42, 43, 44) 의 순서로 신호를 보내는 쉬프트 레지스터의 동작과 유사한 동작을 수행한다.
신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 가 고 레벨에 있을 때, D 플립-플롭 (41) 의 데이터 단자 (D) 는 접지 전위로 연결된다. 신호 (P1) 는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 입력된다. 신호 (P2) 는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 입력된다. 신호 (P3) 는 D 플립-플롭 (44) 의 데이터 단자 (D) 에 입력된다. 즉, 신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 가 고 레벨에 있을 때 주파수 선택기 (6) 는, D 플립-플롭 (44, 43, 42, 41) 의 순서로 신호를 보내는 쉬프트 레지스터의 동작과 유사한 동작을 수행한다.
이하, 신호 (FAST) 와 신호 (SLOW) 에 따라 D 플립-플롭 (41 내지 44) 의 데이터 단자 (D) 에 입력된 신호의 스위칭 공정을 설명한다.
D 플립-플롭 (41 내지 44) 의 각각은, 신호 (SET) 가 고 레벨에 있을 때, 데이터 단자 (D) 로 입력된 신호를 읽어들인다. D 플립-플롭 (41 내지 44) 의 각각은, 신호 (SET) 가 저 레벨에 있을 때, 읽혀진 신호의 데이터를 저장한다. D 플립-플롭 (41 내지 44) 의 각각은, 출력 단자로부터 저장된 데이터를 출력시킨다.
D 플립-플롭 (41, 42, 43, 44) 의 출력 단자 (Q) 로부터 출력된 신호는 각각 신호 (P1, P2, P3, P4) 이다. D 플립-플롭 (41, 42, 43, 44) 의 출력 단자 (Q) 는 또한 각각 D 플립-플롭 (45, 46, 47, 48) 에 연결된다.
D 플립-플롭 (45 내지 48) 은 각각 D 플립-플롭 (41 내지 44) 의 슬레이브 플립-플롭이다. D 플립-플롭 (45 내지 48) 은 D 플립-플롭 (41 내지 44) 의 데이터를 읽어들여 다른 회로에 출력시킨다. D 플립-플롭 (41 내지 44) 의 출력이 다른 회로에 그들의 원래 상태로 보내질 때, 신호 (SET) 가 고 레벨에 있으면서신호가 데이터 단자 (D) 에서 출력 단자 (Q) 로 직접 보내지기 때문에, 오동작이 수행될 가능성이 있을 수 있다. D 플립-플롭 (45 내지 48) 은 배타적으로 D 플립-플롭 (41 내지 44) 에 작용하여, 데이터 단자 (D) 에 입력된 신호와 다른 회로에의 출력 신호를 분리시킨다.
D 플립-플롭 (45 내지 48) 의 각각은 데이터 단자 (D), 클록 단자 (CLK), 및 출력 단자 (Q) 를 갖는다.
신호 (SET) 는 D 플립-플롭 (45 내지 48) 의 각 클록 단자 (CLK) 에 입력된다. D 플립-플롭 (45, 46, 47, 48) 의 데이터 단자 (D) 는 각각 D 플립-플롭 (41, 42, 43, 44) 의 출력 단자 (Q) 에 연결된다. 즉, 신호 (P1 내지 P4) 는 각각 D 플립-플롭 (45 내지 48) 의 데이터 단자 (D) 로 입력된다. 각 D 플립-플롭 (45 내지 48) 은, 신호 (SET) 가 저 레벨에 있을 때, 각 신호 (P1 내지 P4) 를 읽어들인다. 각 D 플립-플롭 (45 내지 48) 은, 신호 (SET) 가 고 레벨에 있을 때, 읽혀진 신호의 데이터를 저장하고 저장된 데이터를 출력시킨다.
D 플립-플롭 (45 내지 48) 에 의해 출력된 신호는 D 플립-플롭 (41 내지 44) 의 데이터 단자 (D) 에 입력된다. D 플립-플롭 (45 내지 48) 에 의해 출력된 신호가 입력되는 D 플립-플롭 (41 내지 44) 중 어느 하나의 데이터 단자 (D) 는 신호 (FAST) 와 신호 (SLOW) 에 따라 스위칭된다. 스위칭 동작은 AND 게이트 (50, 51, 53, 54, 56, 57, 59, 60) 와 OR 게이트 (52, 55, 58, 61) 에 의해 수행된다.
신호 (SLOW) 는 AND 게이트 (50) 의 한 입력 단자에 입력되고 접지 전위는 다른 입력 단자에 연결된다. 신호 (FAST) 는 AND 게이트 (51) 의 한 입력 단자에 입력되고 D 플립-플롭 (46) 의 출력 단자는 다른 입력 단자에 연결된다. AND 게이트 (50, 51) 의 출력 단자는 OR 게이트 (52) 로 입력된다. OR 게이트 (52) 의 출력 신호는 D 플립-플롭 (41) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST) 는 고 레벨에 있고 신호 (SLOW) 는 저 레벨에 있을 때, D 플립-플롭 (46) 에 의해 출력된 신호는 D 플립-플롭 (41) 의 데이터 단자에 입력된다. 신호 (FAST) 는 저 레벨에 있고 신호 (SLOW) 는 고 레벨에 있을 때, 접지 전위는 D 플립-플롭 (41) 의 데이터 단자에 입력된다.
신호 (SLOW) 는 AND 게이트 (53) 의 한 입력 단자에 입력되고 D 플립-플롭 (45) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (FAST) 는 AND 게이트 (54) 의 한 입력 단자에 입력되고 D 플립-플롭 (47) 의 출력 단자 (Q) 는 다른 입력 단자에 연결된다. AND 게이트 (53, 54) 의 출력 신호는 OR 게이트 (55) 에 입력된다. OR 게이트 (55) 의 출력 신호는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 는 저 레벨에 있을 때, D 플립-플롭 (47) 에 의해 출력된 신호는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 입력된다. 신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 는 고 레벨에 있을 때, D 플립-플롭 (45) 에 의해 출력된 신호는 D 플립-플롭 (42) 의 데이터 단자에 입력된다.
신호 (SLOW) 는 AND 게이트 (56) 의 한 입력 단자에 입력되고 D 플립-플롭 (46) 의 출력 단자 (Q) 는 다른 입력 단자에 연결된다. 신호 (FAST) 는 AND 게이트 (57) 의 한 입력 단자에 입력되고 D 플립-플롭 (48) 의 출력 단자 (Q) 는 다른 입력 단자에 연결된다. AND 게이트 (56, 57) 의 출력 신호는 OR 게이트 (58) 에 입력된다. OR 게이트 (58) 의 출력 신호는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 는 저 레벨에 있을 때, D 플립-플롭 (48) 에 의해 출력된 신호는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 입력된다. 신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 는 고 레벨에 있을 때, D 플립-플롭 (46) 에 의해 출력된 신호는 D 플립-플롭 (43) 의 데이터 단자에 입력된다.
신호 (SLOW) 는 AND 게이트 (59) 의 한 입력 단자에 입력되고 D 플립-플롭 (47) 의 출력 단자 (Q) 는 다른 입력 단자에 연결된다. 신호 (FAST) 는 AND 게이트 (60) 의 한 입력 단자에 입력되고 접지 전위는 다른 입력 단자에 연결된다. AND 게이트 (59, 60) 의 출력 신호는 OR 게이트 (61) 에 입력된다. OR 게이트 (58) 의 출력 신호는 D 플립-플롭 (44) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST) 가 고 레벨에 있고 신호 (SLOW) 는 저 레벨에 있을 때, 접지 전위는 D 플립-플롭 (42) 의 데이터 단자에 입력된다. 신호 (FAST) 가 저 레벨에 있고 신호 (SLOW) 는 고 레벨에 있을 때, D 플립-플롭 (46) 에 의해 출력된 신호는 D 플립-플롭 (42) 의 데이터 단자에 입력된다.
또한, D 플립-플롭 (41 내지 44) 은, 신호 (RESET) 와 신호 (STOP) 에 따라 저장된 데이터를 변경시킨다.
신호 (RESET) 는 D 플립-플롭 (41) 의 세트 단자에 입력된다. 신호 (STOP) 는 D 플립-플롭 (41) 의 리셋 단자 (R) 에 입력된다.
OR 게이트 (49) 의 출력 단자는 D 플립-플롭 (42, 43) 의 리셋 단자 (R) 에 연결된다. 신호 (RESET) 와 신호 (STOP) 는 OR 게이트 (49) 의 입력 단자에 입력된다. OR 게이트 (49), 신호 (RESET) 와 신호 (STOP) 사이의 논리 OR 을 나타내는 신호를 D 플립-플롭 (42, 43) 의 리셋 단자 (R) 로 출력시킨다. 또한 신호 (STOP) 는 D 플립-플롭 (44) 의 세트 단자 (S) 에 입력된다. 신호 (RESET) 는 D 플립-플롭 (44) 의 리셋 단자 (R) 에 입력된다.
신호 (RESET) 가 고 레벨로 되었을 때, D 플립-플롭 (41) 의 출력은 고 레벨로 세트되고 D 플립-플롭 (42, 43, 44) 의 출력은 저 레벨로 세트된다.
따라서, 신호 (RESET) 가 고 레벨로 될 때, 신호 (P1) 는 고 레벨로 세트되고 신호 (P2, P3, P4) 는 저 레벨에 세트된다.
신호 (STOP) 가 고 레벨로 되었을 때, D 플립-플롭 (41, 42, 43) 의 출력은 저 레벨로 세트되고 D 플립-플롭 (44) 의 출력은 고 레벨로 세트된다.
따라서, 신호 (STOP) 가 고 레벨로 될 때, 신호 (P1, P2, P3) 는 저 레벨로 세트되고 신호 (P4) 는 고 레벨에 세트된다.
주파수 선택기 (6) 는 상기 언급한 바와 같은 구성을 갖는다. 주파수 선택기 (6) 에 포함된 D 플립-플롭 (41, 42, 43, 44) 의 출력은 신호 (P1, P2, P3, P4) 로 각각 출력부 (7) 로 출력된다.
신호 (P1 내지 P4) 는 출력부 (7) 에 입력된다. 또한, 클록 신호 (CLK1, CLK2, CLK3, CLK4) 는 출력부 (7) 에도 입력된다.
출력부 (7) 는, 신호 (P1) 가 고 레벨에 있을 때, 클록 신호 (CIN) 로서 클록 신호 (CLK1) 를 출력시킨다. 유사하게, 클록 신호 (P2, P3, P4) 가 고 레벨에 있을 때, 클록 신호 (CIN) 로서 각각 클록 신호 (CLK2, CLK3, CLK4) 를 출력시킨다.
도 9 는 출력부 (7) 의 회로도를 도시한다. 출력부 (7) 는 클록 버퍼(71) 를 포함한다. 신호 (P1) 와 클록 신호 (CLK1) 는 클록 버퍼(71) 에 입력된다. 신호 (P1) 가 고 레벨에 있을 때, 클록 버퍼(71) 는 클록 신호 (CLK1) 를 출력시킨다. 클록 버퍼(71) 에서 신호 (P1) 가 저 레벨에 있을 때, 그것의 출력은 고 레벨 임피던스의 상태에 있게 된다.
유사하게, 클록 신호 (CLK2, CLK3, CLK4) 클록 버퍼(72, 73, 74) 에 각각 입력된다. 클록 버퍼(72, 73, 74) 는, 신호 (P2, P3, P4) 에 따라 클록 신호 (CLK2, CLK3, CLK4) 를 각각 출력한다.
클록 버퍼(71, 72, 73, 74) 는 노드 (75) 에 연결된다. 노드 (75) 의 전압은 클록 신호 (CIN) 로서 출력된다. 클록 신호 (CIN) 는 전하 펌핑 회로 (1) 에 출력된다.
여기서, 클록 신호 (CLK1) 는 승압기 (10) 의 외부로부터 공급된 클록을 의미한다. 클록 신호 (CLK2, CLK3, CLK4) 는 분주기 (8) 에 의해 발생된다. 분주기 (8) 는 클록 신호 (CLK1) 를 나누어서 클록 신호 (CLK2, CLK3, CLK4) 를 발생시킨다.
도 10은 분주기 (8) 의 회로 구성을 도시한다. 분주기 (8) 는 1/2 분주기 (81) 를 포함한다. 클록 신호 (CLK1) 는 1/2 분주기 (81) 에 입력된다. 1/2 분주기 (81) 는 CLK1 의 주파수를 반감하여 CLK2 를 발생시킨다. CLK2는 1/2 분주기 (82) 에 출력된다. 1/2 분주기 (83) 는 CLK2 의 주파수를 반감하여 CLK3 를 발생시킨다. 유사하게, 1/2 분주기 (84) 는 CLK3 의 주파수를 반감하여 CLK4 를 발생시킨다. 클록 신호 (CLK1, CLK2, CLK3, CLK4) 는 출력부 (7) 로 출력된다.
이하, 본 발명에 의한 제 1 실시예의 승압기 동작을, 도 10a 내지 10i 를 참조하여 설명한다. 승압기 (10) 의 초기 상태는 다음과 같이 가정된다. 신호 (RESET), 신호 (STOP), 및 신호 (SET) 가 저 레벨에 있는 것으로 가정된다. 신호 (FAST) 는 고 레벨에 있는 것으로 가정된다. 신호 (SLOW) 는 저 레벨에 있는 것으로 가정된다. 즉, 전압 (VOUT) 은 표준 전압 (VREF) 보다 낮은 것으로 가정된다. 신호 (P1, P2, P4) 는 저 레벨에 있는 것으로 가정된다. 신호 (P3) 는 고 레벨에 있는 것으로 가정된다. 즉, 클록 신호 (CLK3) 는 선택된 상태에 있는 것으로 가정된다.
기간 (T11) 의 초기에, 신호 (RESET) 는 고 레벨에 있다. 그 다음, 신호 (P1) 는 고 레벨로 세트되고 신호 (P2, P3, P4) 는 저 레벨로 세트된다. 주파수 선택기 (6) 는 클록 신호 (CLK1) 를 선택한다. 전하 펌핑 회로 (1) 는 그것의 최대 성능 수행시에 전하를 공급한다. 전압 (VOUT) 은 높게 생성된다. 시각 t1 에서 전압 (VOUT) 은 표준 전압 (VREF) 을 초과하고 신호 (FSAT) 는 저 레벨로 이동되며, 신호 (SLOW) 는 고 레벨로 이동된다.
계속해서, 기간 (T12) 의 초기에, 소정의 펄스폭을 가진 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨에 있게 되고, 신호 (FAST) 가 저 레벨에 있게 될 때, 신호 (SLOW) 는 고 레벨에 있다. 신호 (FAST) 와 신호 (SLOW) 가 감지될 때, 신호 (P1) 은 고 레벨에 있다. 신호 (P1) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P2) 는 저 레벨에서 고 레벨로 이동된다. 신호 (P3, P4) 는 그들의 원래 상태로 유지된다. 주파수 선택기 (6) 는 클록 신호 (CLK1) 로 선택된 클록 신호를 클록 신호 (CLK1) 에서 클록 신호 (CLK2) 로 변경시킨다. 그 결과, 더 낮은 주파수를 갖는 클록 신호가 클록 신호 (CIN) 로 선택된다.
계속해서, 기간 (T13) 의 초기에, 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨로 될 때, 신호 (FAST) 는 저 레벨로 되고 신호 (SLOW) 는 고 레벨에 있게 된다. 신호 (P2) 는 고 레벨에서 저 레벨로 이동되고 신호 (P3) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK3) 는 클록 신호 (CIN) 로서 선택된다.
계속해서, 기간 (T14) 의 초기에 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨로 될 때, 신호 (FSAT) 는 저 레벨로 되고, 신호 (SLOW) 는 고 레벨에 있게 된다. 신호 (P3) 는 고 레벨에서 저 레벨로 이동되고 신호 (P4) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK4) 는 클록 신호 (CIN) 으로서 선택된다.
기간 (T14) 동안에 전압 (VOUT) 은 계속해서 떨어진다. 시각 t2 에서 출력 전압 (VOUT) 은 표준 전압 (VREF) 보다 낮아지게 되고, 시각 t2 에서 신호 (FAST) 는 고 레벨로 이동되고 신호 (SLOW) 는 저 레벨로 이동된다.
계속해서, 기간 (T15) 의 초기에 펄스는 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨로 될 때, 신호 (FAST) 는 고 레벨에 있게 되고, 신호 (SLPW) 는 저 레벨에 있게 된다. 신호 (P4) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P3) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK3) 는 클록 신호 (CIN) 로서 선택된다. 클록 신호 (CIN) 의 주파수는 높아지게 된다. 전압 (VOUT) 의 강하는 억제된다.
계속해서, 기간 (T16) 의 초기에 신호 (STOP) 는 고 레벨로 된다. 제 1 실시예의 승압기를 포함하는 반도체 집적 회로는 대기 모드로 들어간다. 이 때, 신호 (P1, P2, P3) 는 저 레벨로 된다. 신호 (P4) 는 고 레벨로 된다. 신호 (SLOW) 는 고 레벨로 되고, 신호 (FAST) 는 저 레벨로 된다. 전하 펌핑 회로 (1) 에 의해 소모되는 전력은 감소된다.
상기 언급한 바와 같이, 전압 (VOUT) 이 표준 전압 (VREF) 보다 높을 때는, 제 1 실시예의 승압기는 전하 펌핑 회로 (1) 에 입력되는 클록 신호 (CIN) 의 주파수를 감소시킨다. 전압 (VOUT)이 표준 전압 (VREF) 보다 낮을 때는, 승압기가 전하 펌핑 회로 (1) 에 입력되는 클록 신호 (CIN) 의 주파수를 감소시킨다.
제 1 실시예의 승압기는 전력 소비를 줄일 수 있다. 이것은 제 1 실시예의 승압기가, 적어도 출력 전압 (VOUT) 을 표준 전압 (VREF) 에 가깝게 유지하는데 요구되는 주파수를 갖는 클록 신호를 사용하여 동작하기 때문이다. 또한, 출력 전압 (VOUT) 은 제어되어 출력 전압 (VOUT) 을 안정하게 만든다.
출력부 (7) 에 입력되는 클록 신호의 수는 4로 제한되지 않는다. 클록 신호의 수는 3이상이다. 이 때, 주파수 선택기 (6) 와 출력부 (7) 의 구성은 클록 신호의 수에 따라 변경된다.
또한, 클록 신호 (CLK2 내지 CLKn) 의 주파수는 상기 언급된 주파수에 한정되지 않는다. 또한 클록 신호 (CLK2 내지 CLKn) 는 분주기 (8) 보다 반도체 회로, 예컨대 또다른 타이머 등에 의해 발생될 수 있다.
이하, 본 발명의 제 2 실시예의 승압기를 설명한다. 도 12는 제 2 실시예의 승압기의 블록도이다. 제 2 실시예의 승압기는 전하 펌핑 회로 (1) 와 스위칭 회로 (14) 로 이루어져 있다.
전하 펌핑 회로 (1) 는, 클록 신호 (CIN) 를 사용하고 입력 전압 (VIN) 을 높이며, 출력 전압 (VOUT) 을 발생시킨다. 전하 펌핑 회로 (1) 는 제 1 실시예에서 설명한 바와 같은 구성을 하고 있고, 같은 동작을 수행한다.
스위칭 회로 (14) 는, 제 1 실시예의 승압기에 포함된 스위칭 회로 (4) 와 유사하게, 클록 신호 (CIN) 로서 복수의 클록 신호 (CLK1 내지 CLKn ; n 은 자연수) 중 선택된 하나의 클록 신호를 출력한다.
또한, 신호 (RESET) 가 고 레벨에 있고, 신호 (STOP) 가 고 레벨에 있을 때, 스위칭 회로 (14) 는 스위칭 회로 (4) 의 동작과 유사한 동작은 수행한다. 신호 (RESET) 가 고 레벨에 있을 때, 스위칭 회로 (14) 는 클록 신호 (CLK1) 를 클록 신호 (CIN) 로서 출력한다. 여기서, 클록 신호 (CLK1) 는 클록 신호 (CLK1, CLK2 내지 CLKn) 중 가장 높은 주파수를 가진 클록 신호이다.
신호 (STOP) 가 고 레벨에 있을 때, 스위칭 회로 (14) 는, 클록 신호 (CLKn) 를 클록 신호 (CIN) 로서 출력한다. 여기서, 클록 신호 (CLKn) 는 클록 신호 (CLK1, 내지 CLKn) 중 가장 낮은 주파수를 가진 신호이다.
그러나, 스위칭 회로 (14) 는 다음의 점에서 스위칭 회로 (4) 와 다르다. 스위칭 회로 (4) 는 출력 전압 (VOUT) 과 표준 전압 (VREF) 중 어느 것이 큰 가를 결정해서 클록 신호 (CIN) 를 결정한다. 반면에, 스위칭 회로 (14) 는, 출력 전압 (VOUT) 과 표준 전압 (VREF) 의 차에 따라서 클록 신호 (CIN) 를 선택한다. 즉, 스위칭 회로 (14) 는, 출력 전압 (VOUT) 과 표준 전압 (VREF) 의 차가 더 크기 때문에, 더 높은 주파수를 가진 클록 신호를 선택한다. 이러한 동작을 수행하기 위해, 스위칭 회로 (14) 는 스위칭 회로 (4) 의 전압 비교기가 전압 비교기 (15) 로 대치되고, 주파수 선택기 (6) 가 주파수 선택기 (16) 로 대치된 구성을 가지고 있다.
이하, 스위칭 회로 (14) 의 구성을 설명한다. 이후로, 스위칭 회로 (14) 에 의해 선택된 클록 신호의 수는 4, 즉 n=4 인 경우가 예시된다. 스위칭 회로 (14) 는 전압 비교기 (15) 를 포함한다. 전압 비교기 (15) 는 표준 전압 (VREF) 으로부터, 제 2 표준 전압 (VREF) 과 제 3 표준 전압 (VREF) 을 발생시킨다.
전압 비교기 (15) 는 출력 전압 (VOUT) 과 각각의 제 1, 제 2, 제 3 표준 전압 (VREF1, VREF2, VREF3) 를 비교한다. 여기서, 제 1 표준 전압 (VREF1)이 표준 전압 (VREF1) 이다. 전압 비교기 (15) 는, 출력 전압 (VOUT) 과 각각의 제 1, 제 2, 제 3 표준 전압 (VREF1, VREF2, VREF3) 의 비교 결과를 신호 (FAST), 신호 (FAST2), 신호 (FAST3), 및 신호 (SLOW) 를 사용하여 분주기 (16) 에 출력시킨다.
또한 전압 비교기 (15) 는, 신호 (STOP) 를 따라 작동한다. 전압 비교기 (15) 는, 신호 (STOP) 가 저 레벨에 있을 때 상기 언급된 동작을 수행한다. 신호 (STOP) 가 고 레벨에 있을 때, 전압 비교기 (15) 는 전력 소모를 줄이기 위해, 동작을 멈춘다. 또한, 신호 (STOP) 가 고 레벨에 있을 때, 전압 비교기 (15) 는 신호 (FAST) 를 저 레벨로 세트하고 신호 (SLOW) 를 고 레벨로 세트한다. 그 이유는 제 1 실시예의 설명에서 언급된 바와 같다.
도 13은 전압 비교기 (15) 의 회로도이다. 표준 전압 (VREF) 은 노드 (91) 로 입력된다. 레지스터 (92) 의 한 단자가 노드 (91) 에 연결된다. 레지스터 (92) 의 다른 단자는 노드 (93) 에 연결된다. 레지스터 (94) 의 한 단자가 노드 (93) 에 연결된다. 레지스터 (94) 의 다른 단자는 노드 (95) 에 연결된다. 레지스터 (96) 의 한 단자가 노드 (95) 에 연결된다. 레지스터 (96) 의 다른 단자는 접지된다.
표준 전압 (VREF) 은 레지스터 (93, 94, 96) 에 의해 나누어진다. 제 1 표준 전압 (VREF1) 은 노드 (96) 의 전압이고 표준 전압 (VREF) 과 같다. 제 2 표준 전압 (VREF2) 은 노드 (93) 의 전압이다. 제 2 표준 전압 (VREF2) 은 제 1 표준 전압 (VREF1) 보다 낮다. 제 3 표준 전압 (VREF3) 은 노드 (95) 의 전압이다. 제 3 표준 전압 (VREF3) 은 제 2 표준 전압 (VREF2) 보다 낮다.
출력 전압 (VOUT) 과 제 1 표준 전압 (VREF1) 은 비교기에 입력된다. 제 1 비교기 (97) 는 출력 전압 (VOUT) 과 제 1 표준 전압 (VREF1) 을 비교한다. 제 1 비교기 (97) 는, 출력 전압 (VOUT) 이 제 1 표준 전압 (VREF1) 보다 높을 때, 신호 (COMP1) 를 고 레벨로 맞춘다. 제 1 비교기 (97) 는, 출력 전압 (VOUT) 이 제 1 표준 전압 (VREF1) 보다 낮을 때, 신호 (COMP1) 를 저 레벨로 맞춘다.
제 2 비교기 (98) 는 출력 전압 (VOUT) 과 제 2 표준 전압 (VREF2) 을 비교한다. 제 2 비교기 (97) 는, 출력 전압 (VOUT) 이 제 2 표준 전압 (VREF2) 보다 높을 때, 신호 (COMP2) 를 고 레벨로 맞춘다. 제 1 비교기 (97) 는, 출력 전압 (VOUT) 이 제 2 표준 전압 (VREF2) 보다 낮을 때, 신호 (COMP2) 를 저 레벨로 맞춘다.
제 3 비교기는 (99) 는 출력 전압 (VOUT) 과 제 3 표준 전압 (VREF3) 을 비교한다. 제 3 비교기 (99) 는, 출력 전압 (VOUT) 이 제 3 표준 전압 (VREF3) 보다 높을 때, 신호 (COMP3) 를 고 레벨로 맞춘다. 제 3 비교기 (99) 는, 출력 전압 (VOUT) 이 제 3 표준 전압 (VREF3) 보다 낮을 때, 신호 (COMP3) 를 저 레벨로 맞춘다.
AND 게이트 (101) 는, 신호 (COMP3) 의 부논리와 신호 (STOP) 의 부논리 사이의 논리 AND 를 수행해서 신호 (FAST3) 로 출력시킨다. AND 게이트 (102) 는, 신호 (FAST3) 의 부논리와 신호 (COMP2) 의 부논리, 및 신호 (STOP) 의 부논리 사이의 논리 AND 를 수행해서 신호 (FAST2) 로 출력시킨다. AND 게이트 (103) 는, 신호 (FAST2) 의 부논리와 신호 (COMP1) 의 부논리, 및 신호 (STOP) 의 부논리 사이의 논리 AND 를 수행해서 신호 (FAST1) 로 출력시킨다. OR 게이트 (104) 는, 신호 (COMP1) 와 신호 (STOP) 사이의 논리 OR을 수행해서 신호 (SLOW) 로 출력시킨다.
신호 (STOP) 가 고 레벨에 있을 때, 신호 (SLOW) 는 고 레벨에 세트되고 신호 (FAST1, FAST2, FAST3) 는 저 레벨에 세트된다. 신호 (STOP) 가 저 레벨에 있을 때, 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 는 다음과 같이, 전압 (VOUT) 에 따라서 결정된다.
출력 전압 (VOUT) 이 제 1 표준 전압 (VREF1) 보다 높을 때, 신호 (SLOW) 는 고 레벨로 세트되고, 신호 (FAST1, FAST2, FAST3) 는 저 레벨에 세트된다.
출력 전압 (VOUT) 이 제 2 표준 전압 (VREF2) 보다 높고 제 1 표준 전압 (VREF1) 보다 낮을 때, 신호 (FAST1) 가 고 레벨로 세트되고 신호 (FAST2, FAST3) 와 신호 (SLOW) 는 저 레벨로 세트된다.
출력 전압 (VOUT) 이 제 3 표준 전압 (VREF3) 보다 높고 제 2 표준 전압 (VREF2) 보다 낮을 때, 신호 (FAST2) 가 고 레벨로 세트되고 신호 (FAST1, FAST2) 와 신호 (SLOW) 는 저 레벨로 세트된다.
출력 전압 (VOUT) 이 제 3 표준 전압 (VREF3) 보다 낮을 때, 신호 (FAST3) 가 고 레벨로 세트되고 신호 (FAST1, FAST2) 와 신호 (SLOW) 는 저 레벨로 세트된다.
이런 식으로, 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 는 전압 (VOUT) 의 감지 결과를 나타내는 신호가 된다. 또한, 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 는, 하나의 신호만이 고 레벨에 있는 신호가 된다.
신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 는 주파수 선택기 (16) 로 출력된다.
신호 (SET) 는 주파수 선택기 (16) 로 입력된다. 신호 (SET) 가 고 레벨에 있을 때, 주파수 선택기 (16) 는 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 를 감지한다.
주파수 선택기 (16) 는, 클록 신호 (CLK1, CLK2, CLK3, CLK4) 중 어느 것이 클록 신호 (CIN) 인지를 감지된 결과에 따라 결정한다.
클록 신호 (CIN) 는 다음과 같이 결정된다. 주파수 선택기 (16) 는 신호 (SLOW) 가 고 레벨일 때, 클록 신호 (CIN) 의 주파수를 감소시킨다. 또한, 주파수 선택기 (16) 는, 신호 (FAST1, FAST2, FAST3) 중 어떤 것이 고 레벨에 있을 때, 클록 신호 (CIN) 의 주파수를 증가시킨다. 클록 신호 (CIN) 의 주파수를 증가시키는 정도는, 신호 (FAST1, FAST2, FAST3) 중 어떤 것이 고 레벨에 있는가에 의해 결정된다.
클록 신호 (CIN) 의 주파수를 증가시키는 정도는, 신호 (FAST1, FAST2, FAST3) 의 순서로 더 높다. 신호 (FAST3) 가 고 레벨에 있을 때, 클록 신호 (CIN) 의 주파수가 가장 빠르게 증가된다. 신호 (FAST3) 가 고 레벨에 있을 때, 출력 전압 (VOUT) 이 가장 낮게 된다. 즉, 표준 전압 (VREF) 으로부터 가장 멀어지게 된다. 신호 (FAST3) 가 고 레벨에 있을 때, 출력 전압 (VOUT) 을 가장 빨리 증가시키는 것이 필수적이다.
주파수 선택기 (16) 는 신호 (P1, P2, P3, P4) 를 사용하여 결정된 결과를 출력부 (7) 에 알린다. 신호 (P1, P2, P3, P4) 중 어느 하나는 고 레벨에 있다.
신호 (P1) 이 고 레벨에 있을 때, 이것은 클록 신호 (CLK1) 가 선택된다는 것을 의미한다. 유사하게, 신호 (Pi; i는 1과 4사이의 자연수) 가 고 레벨에 있을 때, 이것은 클록 신호 (CLKi) 가 선택된다는 것을 의미한다.
신호 (RESET) 와 신호 (STOP) 가 또한 주파수 선택기 (16) 에 입력된다. 신호 (RESET) 가 고 레벨에 있고 신호 (STOP) 가 고 레벨에 있을 때의 동작은 주파수 선택기 (6) 의 동작과 유사하다.
도 14는 주파수 선택기 (16) 의 회로도를 도시한다. 주파수 선택기 (16) 는 주파수 선택기 (6) 의 구성과 실질적으로 같은 회로 구성을 가지고 있다. D 플립-플롭 (41, 42, 43, 44) 의 각각의 출력은 신호 (P1, P2, P3, P4) 이다.
그러나, 주파수 선택기 (16) 는, D 플립-플롭 (41, 42, 43, 44) 의 데이터 단자 (D) 에 입력된 신호가 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 에 따라서 스위칭된다는 점에서 주파수 선택기 (6) 와 다르다.
D 플립-플롭 (41, 42, 43, 44) 의 데이터 단자 (D) 에 입력된 신호는, D 플립-플롭 (45 내지 48) 또는 접지 전위에 의해 출력된 신호이다. D 플립-플롭 (45 내지 48) 에 의해 출력된 신호가 입력되는 D 플립-플롭 (41 내지 44) 중 어느 하나의 데이터 단자 (D) 는, 신호 (SLOW) 와 신호 (FAST1, FAST2, FAST3) 에 따라서 스위칭된다. 스위칭 동작은 AND 게이트 (111 내지 114, 116 내지 119, 121 내지 124, 및 126 내지 129) 와 OR 게이트 (115, 120, 125, 130) 에 의해 수행된다.
D 플립-플롭 (41) 의 데이터 단자 (D) 에 연결된 회로는 다음 구성을 갖는다. 신호 (FAST3) 는 AND 게이트 (111) 의 한 입력 단자에 입력되고, D 플립-플롭 (48) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (FAST2) 는 AND 게이트 (112) 의 한 입력 단자에 입력되고, D 플립-플롭 (47) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (FAST1) 는 AND 게이트 (113) 의 한 입력 단자에 입력되고, D 플립-플롭 (46) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (SLOW) 는 AND 게이트의 한 압력 단자에 입력되고, 다른 입력 단자는 접지 전위에 연결된다.
AND 게이트 (111 내지 114) 의 출력 신호는 OR 게이트 (115) 에 입력된다. OR 게이트 (115) 의 출력 신호는 D 플립-플롭 (41) 의 데이터 단자에 입력된다.
신호 (FAST3) 가 고 레벨에 있을 때, D 플립-플롭 (48) 의 출력 단자 (Q) 가 D 플립-플롭 (41) 의 데이터 단자 (D) 에 연결된다. 신호 (FAST2) 가 고 레벨에 있을 때, D 플립-플롭 (47) 의 출력 단자 (Q) 는 D 플립-플롭 (41) 의 데이터 단자 (D) 에 연결된다.
신호 (FAST1) 가 고 레벨에 있을 때, D 플립-플롭 (46) 의 출력 단자 (Q) 는 D 플립-플롭 (41) 의 데이터 단자 (D) 에 연결된다. 신호 (SLOW) 가 고 레벨에 있을 때, 접지 전위는 D 플립-플롭 (41) 의 데이터 단자 (D) 에 입력된다.
D 플립-플롭 (42) 의 데이터 단자 (D) 에 연결된 회로는 다음의 구성을 하고 있다. 신호 (FAST3) 는 AND 게이트 (116) 의 한 입력 단자에 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (FAST2) 는 AND 게이트 (117) 의 한 입력 단자에 입력되고, D 플립-플롭 (48) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (FAST1) 는 AND 게이트 (118) 의 한 입력 단자에 입력되고, D 플립-플롭 (47) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (SLOW) 는 AND 게이트 (119) 의 한 입력 단자에 입력되고, 다른 입력 단자는 접지 전위에 연결된다.
AND 게이트 (116 내지 119) 의 출력 신호는 OR 게이트 (120) 에 입력된다. OR 게이트 (120) 의 출력 신호는 D 플립-플롭 (42) 의 데이터 단자에 입력된다.
신호 (FAST3) 가 고 레벨에 있을 때, 접지 전위는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 입력된다. 신호 (FAST2) 가 고 레벨에 있을 때, D 플립-플롭 (48) 의 출력 단자 (Q) 는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 연결된다. 신호 (FAST1) 가 고 레벨에 있을 때, D 플립-플롭 (47) 의 출력 단자 (Q) 는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 연결된다. 신호 (SLOW) 가 고 레벨에 있을 때, D 플립-플롭 (45) 의 출력 단자 (Q) 는 D 플립-플롭 (42) 의 데이터 단자 (D) 에 연결된다.
D 플립-플롭 (43) 의 데이터 단자 (D) 에 연결된 회로는 다음의 구성을 하고 있다. 신호 (FAST3) 는 AND 게이트 (121) 의 한 입력 단자로 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (FAST2) 는 AND 게이트 (122) 의 한 입력 단자로 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (FAST1) 는 AND 게이트 (123) 의 한 입력 단자로 입력되고, D 플립-플롭 (48) 의 출력 단자는 다른 입력 단자에 연결된다. 신호 (SLOW) 는 AND 게이트 (124) 의 한 입력 단자로 입력되고, 다른 입력 단자는 D 플립-플롭 (45) 의 출력 단자 (Q) 에 연결된다.
AND 게이트 (121 내지 124) 의 출력 신호는 OR 게이트 (125) 에 입력된다. OR 게이트 (125) 의 출력 신호는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST3, FAST2) 가 고 레벨에 있을 때, 접지 전위는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 입력된다. 신호 (FAST1) 가 고 레벨에 있을 때, D 플립-플롭 (48) 의 출력 단자 (Q) 는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 연결된다. 신호 (SLOW) 가 고 레벨에 있을 때, D 플립-플롭 (46) 의 출력 단자 (Q) 는 D 플립-플롭 (43) 의 데이터 단자 (D) 에 연결된다.
D 플립-플롭 (44) 의 데이터 단자 (D) 에 연결된 회로는 다음 구성을 하고 있다. 신호 (FAST3) 는 AND 게이트 (126) 의 한 입력 단자에 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (FAST2) 는 AND 게이트 (127) 의 한 입력 단자에 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (FAST1) 는 AND 게이트 (128) 의 한 입력 단자에 입력되고, 접지 전위는 다른 입력 단자에 입력된다. 신호 (SLOW) 는 AND 게이트 (129) 의 한 입력 단자에 입력되고, D 플립-플롭 (47) 의 출력 단자는 다른 입력 단자에 연결된다.
AND 게이트 (126 내지 129) 의 출력 신호는 OR 게이트 (130) 에 입력된다. OR 게이트 (130) 의 출력 신호는 D 플립-플롭 (44) 의 데이터 단자 (D) 에 입력된다.
신호 (FAST3, FAST2, FAST1) 가 고 레벨에 있을 때, 접지 전위가 D 플립-플롭 (44) 의 데이터 단자 (D) 에 입력된다. 신호 (SLOW) 가 고 레벨에 있을 때, D 플립-플롭 (47) 의 출력 단자 (Q) 는 D 플립-플롭 (44) 의 데이터 단자 (D) 에 연결된다.
또한, D 플립-플롭 (41 내지 44) 은, 신호 (RESET) 와 신호 (STOP) 에 따라서 저장된 데이터를 변경시킨다. 주파수 맞춤 회로 (16) 에서, 신호 (RESET) 와 신호 (STOP) 가 D 플립-플롭 (41 내지 44) 의 리셋 단자 (R) 와 세트 단자 (S) 로 입력되는 배선은, 주파수 맞춤 회로 (6) 의 구성과 유사한 구성을 갖는다.
주파수 선택기 (16) 는 상기 언급된 구성을 하고 있다. 주파수 선택기 (16) 에 포함된 D 플립-플롭 (41, 42, 43, 44) 의 출력은, 신호 (P1, P2, P3, P4) 로 각각 출력부 (7) 로 출력된다.
출력부 (7) 의 구성은 제 1 실시예에서 승압기의 설명에 기술된 바와 같다. 또한, 분주기의 구성은 제 1 실시예에서 승압기의 설명에 기술된 바와 같다.
이하, 본 발명에 의한 제 2 실시예의 승압기 동작을 도 15a 내지 15i 를 참조하여 설명한다. 승압기 (20) 의 초기 상태는 다음과 같이 가정된다. 신호 (RESET) 와 신호 (SET) 는 저 레벨에 있는 것으로 가정된다. 출력 전압 (VOUT) 은 다음과 같이 추정된다.
VREF2＜ VOUT＜ VREF1
이 때, 신호 (FAST1) 는 고 레벨에 있다. 신호 (SLOW) 와 신호 (FAST2, FAST3) 는 저 레벨에 있다. 신호 (P1, P2, P4) 는 저 레벨에 있는 것으로 가정된다. 신호 (P3) 는 고 레벨에 있는 것으로 가정된다. 즉, 클록 신호 (CLK3) 는 선택된 상태에 있는 것으로 가정된다.
기간 (T21) 의 초기에, 신호 (RESET) 는 고 레벨에 있다. 그 다음, 신호 (P1) 는 고 레벨로 세트되고, 신호 (P2, P3, P4) 는 저 레벨로 세트된다. 주파수 선택기 (16) 는 클록 신호 (CLK1) 를 선택한다. 전하 펌핑 회로 (1) 는 그것의 최대 성능으로 전하를 공급한다. 전압 (VOUT) 은 높게 설정된다. 전압 (VOUT) 이 제 1 표준 전압 (VREF1) 을 초과할 때, 시각 t1에서 신호 (FAST1) 가 저 레벨로 이동되고 신호 (SLOW) 가 고 레벨로 이동된다.
계속해서, 기간 (T22) 의 초기에 소정의 펄스폭을 가진 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨에 있게 될 때, 신호 (FAST1, FAST2, FAST3) 는 저 레벨에 있고, 신호 (SLOW) 는 고 레벨에 있다.
신호 (FAST1) 와 신호 (SLOW) 가 감지될 때, 신호 (P1) 는 고 레벨에 있다. 신호 (P1) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P2) 는 저 레벨에서 고 레벨로 이동된다. 신호 (P3, P4) 는 그들의 원래 상태로 유지된다. 주파수 선택기 (16) 는, 클록 신호 (CIN) 로 선택된 클록 신호를 클록 신호 (CLK1) 에서 클록 신호 (CLK2) 로 변경시킨다. 그 결과, 더 낮은 주파수를 가진 클록 신호가 클록 신호 (CIN) 로 선택된다.
계속해서, 기간 (T23) 의 초기에 펄스가 신호 (SET) 로 입력된다. 신호 (SET) 가 고 레벨에 있게 될 때, 신호 (FAST1, FAST2, FAST3) 는 저 레벨에 있고, 신호 (SLOW) 는 고 레벨에 있다. 신호 (P2) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P3) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK3) 는 클록 신호 (CIN) 로 선택된다.
계속해서, 기간 (T24) 의 초기에, 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨에 있게 될 때, 신호 (FAST1, FAST2, FAST3) 는 저 레벨에 있고, 신호 (SLOW) 는 고 레벨에 있다. 신호 (P3) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P4) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK4) 는 클록 신호 (CIN) 로 선택된다.
기간 (T24) 동안에, 전압 (VOUT) 은 계속해서 떨어진다. 출력 단자 (3) 에 연결된 회로의 소비 전력이 기간 (T24) 동안에 급격히 증가했다고 가정하자. 전압 (VOUT) 은 급격히 떨어진다. 시각 t2에서, 출력 전압 (VOUT) 은 제 1 표준 전압 (VREF1) 보다 낮아지게 된다. 시각 t2에서 신호 (FAST1) 는, 고 레벨로 이동되고, 신호 (SLOW) 는 저 레벨에서 이동된다. 또한, 시각 t3에서, 출력 전압 (VOUT) 은 제 1 표준 전압 (VREF2) 보다 낮아지게 된다. 신호 (FAST1) 는 저 레벨로 이동되고, 신호 (FAST2) 는 고 레벨로 이동된다.
계속해서, 기간 (T25) 의 초기에, 펄스가 신호 (SET) 로서 입력된다. 신호 (SET) 가 고 레벨에 있게 될 때, 신호 (SET) 는 고 레벨에, 신호 (FAST1, FAST3), 및 신호 (SLOW) 는 저 레벨에 있게 된다. 신호 (P4) 는 고 레벨에서 저 레벨로 이동되고, 신호 (P2) 는 저 레벨에서 고 레벨로 이동된다. 클록 신호 (CLK2) 는 클록 신호 (CIN) 로 선택된다. 스위칭 회로 (14) 는, 그것이 출력 전압 (VOUT) 의 급격한 강하를 감지하므로, 클록 신호 (CIN) 의 주파수를 급격히 증가시킨다.
계속해서, 기간 (T26) 의 초기에, 신호 (STOP) 는 고 레벨에 있다. 제 2 실시예의 승압기를 포함하는 반도체 집적 회로는 대기 모드로 들어간다. 이 때, 신호 (P1, P2, P3) 는 저 레벨에 있다. 신호 (P4) 는 고 레벨에 있다. 신호 (SLOW) 는 고 레벨에, 신호 (FAST1, FAST2, FAST3), 및 신호 (SLOW) 는 저 레벨에 있게 된다. 전하 펌핑 회로 (1) 에 의해 소비된 전력은 감소된다.
상기 언급한 바와 같이, 전압 (VOUT) 이 표준 전압 (VREF) 보다 높을 때, 제 2 실시예의 승압기는, 전하 펌핑 회로 (1) 에 입력된 클록 신호 (CIN) 의 주파수를 감소시킨다. 출력 전압 (VOUT) 이 표준 전압 (VREF) 보다 낮을 때 승압기 (10)는, 출력 전압 (VOUT) 의 강하 정도에 따라서, 클록 신호 (CIN) 의 주파수를 결정한다. 출력 전압 (VOUT) 이 급격히 떨어지면, 승압기 (10) 는 더 높은 주파수를 가진 클록 신호를 클록 신호 (CIN) 로 사용한다. 출력 전압 (VOUT) 의 강하 정도가 작으면, 승압기 (10) 는 출력 전압 (VOUT) 이 급격히 떨어지는 경우보다 더 낮은 주파수를 가진 클록 신호를 클록 신호 (CIN) 로 사용한다.
제 2 실시예의 승압기는, 제 1 실시예의 승압기와 비슷하게 전력 소비를 감소시킬 수 있다. 이것은 제 2 실시예의 승압기가, 적어도 출력 전압 (VOUT) 을 표준 전압 (VREF) 에 가깝게 유지하는데 필요한 주파수를 가진 클록 신호를 사용하여 승압 동작을 수행하기 때문이다. 또한, 출력 전압 (VOUT) 을 제어함으로써, 출력 전압 (VOUT) 이 안정하게 된다. 이 때, 승압 동작에 사용되는 클록 신호의 주파수는 출력 전압 (VOUT) 강하의 정도에 따라서 결정된다. 따라서, 이 제 2 실시예의 승압기는, 출력 전압 (VOUT) 이 급격히 변화하는 경우에도 출력 전압 (VOUT) 을 표준 전압 (VREF) 으로 신속히 회복시킬 수 있다.
본 발명의 제 1 효과는 승압기에 의해 소비된 전력의 감소에 있다. 이것은 본 발명에 의한 승압기가, 적어도 출력 전압 (VOUT) 을 표준 전압 (VREF) 에 가깝게 유지하는데 필요한 주파수를 가진 클록 신호를 사용하여 승압 동작을 수행하기 때문이다.
본 발명의 제 2 효과는 승압기의 출력 전압의 안정성에 있다. 본 발명의 승압기에서, 전하 펌핑 회로에 클록 신호를 출력시키는 스위칭 회로는 출력 전압 (VOUT) 을 감시한다. 그 다음, 그것은 승압 동작에 사용되는 클록 신호의 주파수를, 출력 전압 (VOUT) 에 따라서 조정한다.
본 발명의 제 3 효과는, 본 발명의 승압기가, 심지어 출력 전압 (VOUT) 이 급격히 변화할 때도, 출력 전압 (VOUT) 을 표준 전압 (VREF) 으로 신속히 회복시킬 수 있다는 점이다. 이것은 본 발명의 승압기가, 승압 동작을 하는데 사용되는 클록 신호의 주파수를 출력 전압 (VOUT) 의 강하 정도에 따라서, 결정하기 때문이다.
비록 본 발명을 특정의 바람직한 형태를 통하여 설명하였지만, 바람직한 형태의 본 설명은 구성의 사소한 부분에 있어서만 변경되었고, 구성 요소의 조합과 배열은, 이후에 청구된 발명의 취지와 범위에서 벗어나지 않고 이루어질 수도 있는 것으로 이해해야 한다.

Claims (16)

  1. 클록 신호를 출력하는 스위칭 회로; 및
    상기 클록 신호에 응답하여 출력 전압을 발생시키기 위해, 입력 전압을 승압시키는 전하 펌핑 회로를 포함하며, 상기 스위칭 회로는 상기 출력 전압에 응답하여 복수의 주파수 중에서 하나의 주파수를 상기 클록 신호의 주파수로 선택하는 것을 특징으로 하는 승압기.
  2. 제 1 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로가 리셋될 때, 상기 복수의 주파수들 중 가장 높은 주파수에 세트되는 것을 특징으로 하는 승압기.
  3. 제 1 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로의 전원 공급기가 턴온될 때, 상기 복수의 주파수들 중 가장 높은 것에 세트되는 것을 특징으로 하는 승압기.
  4. 제 1 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로가 대기 모드일 때, 상기 복수의 주파수들 중 가장 낮은 것에 세트되는 것을 특징으로 하는 승압기.
  5. 제 1 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 출력 전압과 기준 전압과의 차이에 응답하여 선택되는 것을 특징으로 하는 승압기.
  6. 제 5 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 출력 전압이 감소될 때 증가되는 것을 특징으로 하는 승압기.
  7. 제 1 항에 있어서,
    상기 스위칭 회로는
    상기 출력 전압과 기준 전압을 비교하여, 상기 출력 전압이 상기 기준 전압보다 높은지 아닌지를 나타내는 제 1 신호를 발생시키는 전압 비교기;
    상기 제 1 신호에 응답하여 상기 복수의 주파수들 중 하나를 선택하고, 상기 복수의 주파수들 중 어느 것이 선택되는지를 나타내는 제 2 신호를 발생시키는 주파수 선택기; 및
    상기 제 2 신호에 응답하여, 상기 복수의 주파수들 중 상기 하나를 가진 상기 클록 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 승압기.
  8. 제 7 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로가 리셋될 때, 상기 복수의 주파수들 중 가장 높은 것에 세트되는 것을 특징으로 하는 승압기.
  9. 제 7 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로의 전원 공급기가 턴온될 때, 상기 복수의 주파수들 중 가장 높은 것에 세트되는 것을 특징으로 하는 승압기.
  10. 제 7 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 승압기를 포함하는 집적 회로가 대기 모드일 때, 상기 복수의 주파수들 중 가장 낮은 것에 세트되는 것을 특징으로 하는 승압기.
  11. 복수의 주파수들 중 하나를 클록 신호의 주파수로 선택하는 단계,
    상기 주파수를 가진 상기 클록 신호를 발생시키는 단계; 및
    상기 클록 신호에 응답하여 출력 전압을 발생시키기 위해, 입력 전압을 승압시키는 단계를 포함하며, 상기 선택은 상기 출력 전압에 응답하여 수행되는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
  12. 제 11 항에 있어서,
    상기 승압기를 포함하는 집적 회로가 리셋될 때, 상기 선택은 상기 복수의 주파수들 중 가장 높은 것을 상기 클록 신호의 상기 주파수로 선택하는 것을 포함하는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
  13. 제 11 항에 있어서,
    상기 승압기를 포함하는 집적 회로가 턴온될 때, 상기 선택은 상기 복수의 주파수들 중 가장 높은 것을 상기 클록 신호의 상기 주파수로 선택하는 것을 포함하는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
  14. 제 11 항에 있어서,
    상기 승압기를 포함하는 집적 회로가 대기 모드일 때, 상기 선택은 상기 복수의 주파수들 중 가장 낮은 것을 상기 클록 신호의 상기 주파수로 선택하는 것을 포함하는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
  15. 제 11 항에 있어서,
    상기 선택은 상기 전압과 상기 기준 전압과의 차이에 응답하여 수행되는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
  16. 제 15 항에 있어서,
    상기 클록 신호의 상기 주파수는, 상기 출력 전압이 감소될 때 증가하는 것을 특징으로 하는 전하 펌핑 회로를 가진 승압기를 동작시키는 방법.
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