KR20010001453A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자에서 트렌치를 사용하여 소자분리공정을 실시하는 경우, 트렌치를 형성하기 위한 식각공정을 상기 트렌치의 가장자리에 마이크로 트렌치(micro tranch)가 형성되도록 실시하여 트렌치의 저부가 반도체기판을 둘러싸는 형태를 갖는 W자형의 트렌치를 형성함으로써 인접하는 소자의 일렉트릭 필드(electric field) 영향을 받지 않도록 하여 펀치쓰루(punch through) 특성을 향상시켜 반도체소자의 고집적화를 유리하게 하고 그에 따른 소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{A fabricating method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적소자의 소자분리공정에서 트렌치의 가장자리부분에 마이크로 트렌치가 형성되게 하여 W자형의 프로파일을 갖는 트렌치를 형성함으로써 상기 트렌치의 저부가 반도체기판을 둘러싸는 형태를 갖도록하여 인접하는 소자의 일렉트릭필드(electric field)에 영향을 받는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.

또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.

이하, 도시되어 있지는 않지만 종래기술에 대하여 설명하기로 한다.

먼저, 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴을 형성한다.

다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조 및 소정 두께의 반도체기판을 식각하여 트렌치를 형성한다.

그 다음, 상기 감광막 패턴을 제거한다.

다음, 상기 트렌치의 표면을 열산화시켜 희생산화막을 성장시킨 후 습식식각을 실시하여 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다.

그 후, 다시 열산화공정을 실시하여 상기 트렌치의 표면에 산화막을 형성한다.

다음, 전체표면 상부에 상기 트렌치를 매립하는 산화막을 형성한다.

그 다음, 상기 산화막을 상기 질화막을 식각방지막으로 사용하여 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정을 실시하여 제거하여 소자분리절연막을 형성한다.

다음, 소자분리영역과 반도체기판과의 단차를 줄이기 위하여 상기 소자분리절연막을 습식식각방법으로 제거한다.

그 후, 상기 질화막을 제거한다.

상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어감에 따라 소자간의 절연을 위하여 LOCOS방식 대신 트렌치를 이용한 방식을 적용하고 있고, 상기 트렌치를 사용한 소자분리방법에서는 상기 트렌치를 산화막으로 매립하는 방법을 사용하고 있다. 그러나, 고집적소자에서 디자인룰(design rule)이 작아지면서 소자분리절연막이 협소(narrow)하여 인접한 소자에 일렉트릭 필드가 영향을 미쳐 펀치쓰루(punch through) 특성을 열화시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치의 가장자리에 마이크로 트렌치가 형성되도록 식각공정을 실시하여 W자형의 트렌치를 형성함으로써 상기 트렌치의 저부에 도체인 반도체기판이 매립된 형태로 소자분리절연막을 형성하여 인접하는 소자의 일렉트릭 필드가 소자분리영역을 투과하지 못하도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.

〈 도면의 주요부분에 대한 부호의 설명 〉

11 : 반도체기판 13 : 패드산화막

15 : 질화막 17 : 감광막 패턴

19 : 트렌치 21 : 마이크로 트렌치

23 : 산화막 25 : 소자분리산화막

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 패드산화막과 질화막을 형성하는 공정과,

상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 사용하여 상기 질화막과 패드산화막을 제거하는 공정과,

상기 반도체기판을 식각하여 트렌치를 형성하되, 상기 트렌치 저부의 가장자리부분에 마이크로 트렌치가 구비되는 W자형의 트렌치를 형성하는 공정과,

상기 감광막 패턴을 제거하는 공정과,

상기 트렌치의 표면을 열산화하여 상기 마이크로 트렌치를 매립하는 공정과,

상기 트렌치를 매립하는 CVD산화막을 형성하는 공정과,

상기 질화막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 패드산화막(13)과 질화막(15)을 순차적으로 형성하고, 상기 질화막(15) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴(17)을 형성한다. (도 1참조)

다음, 상기 감광막 패턴(17)을 식각마스크로 사용하여 상기 질화막(15)을 식각하여 질화막(15) 패턴을 형성한다. 상기 식각공정시 과도식각으로 인하여 상기 질화막(15) 하부의 패드산화막(13)도 동시에 제거된다. (도 2참조)

그 다음, 상기 감광막 패턴(17)을 식각마스크로 사용하여 상기 반도체기판(11)을 식각하여 트렌치(19)를 형성한다. 이때, 상기 식각공정은 2단계로 나뉘어 실시된다.

우선, 상기 감광막 패턴(17)에 의해 노출되는 반도체기판(11) 표면의 자연산화막(도시안됨)을 제거한다.

다음, 제1단계식각공정은 상기 감광막 패턴(17)을 식각마스크로 상기 반도체기판(11)을 식각하여 트렌치(19)를 형성하되, 상기 트렌치(19) 하부의 가장자리에 마이크로 트렌치(21)가 형성되도록 하여, 트렌치의 최종 프로파일이 W자형을 갖도록 하는 공정이다. 상기 공정으로 트렌치의 하부는 마이크로 트렌치(21)가 반도체기판(11)을 둘러싸고 있는 형태가 되고, 이는 인접한 소자의 일렉트릭 필드의 영향을 받는 것을 방지한다.

상기 제1단계식각공정은 이온의 스캐터링효과(scattering effect)를 이용하여 실시되고, 상기 스캐터링효과를 이용하기 위하여 1 ∼ 10mTorr의 낮은 압력하에서 500 ∼ 1500W의 소오스 파워와 50 ∼ 200W의 바이어스 파워를 인가하여 실시한다.

그 다음, 제2단계식각공정은 상기 제1단계식각공정으로 형성된 트렌치를 소프트식각해서 원하는 깊이의 트렌치를 형성하는 공정이다. 상기 제2단계식각공정은 10 ∼ 50mTorr의 압력하에서 300 ∼ 800W의 소오스 파워와 30 ∼ 100W의 바이어스 파워를 인가하여 실시함으로써 식각 타겟 및 균일성의 안정화를 이룬다.

다음, 상기 감광막 패턴(17)을 제거하고, 세정공정을 실시한다.

상기 공정으로 형성된 트렌치(19)의 최종 깊이는 상기 패드산화막(13) 하부로 부터 상기 마이크로 트렌치(21)가 시작되기 전까지 ⓐ의 크기는 200 ∼ 1000Å이고, 상기 마이크로 트렌치(21)의 깊이는 500 ∼ 2000Å이다. (도 3참조)

그 다음, 상기 식각공정으로 형성된 트렌치(19) 및 마이크로 트렌치(21)를 열산화시켜 소정 두께의 산화막(23)을 형성함으로써 상기 마이크로 트렌치(21)를 보이드없이 매립한다. 상기 열산화공정은 950 ∼ 1200℃의 온도에서 실시하되, 상기 산화막(23)이 100 ∼ 500Å 두께로 형성되도록 실시한다. (도 4참조)

다음, 상기 구조 상부에 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 산화막을 형성한다.

그 후, 상기 CVD방법으로 형성된 산화막을CMP공정으로 제거하여 상기 트렌치(19)를 매립하는 소자분리절연막(25)을 형성한다. (도 5참조)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자에서 트렌치를 사용하여 소자분리공정을 실시하는 경우, 트렌치를 형성하기 위한 식각공정을 상기 트렌치의 가장자리에 마이크로 트렌치가 형성되도록 실시하여 트렌치의 저부가 반도체기판을 둘러싸는 형태를 갖는 W자형의 트렌치를 형성함으로써 인접하는 소자의 일렉트릭 필드 영향을 받지 않도록 하여 펀치쓰루특성을 향상시켜 반도체소자의 고집적화를 유리하게 하고 그에 따른 소자의 특성 및 공정수율을 향상시키는 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (8)

1. 반도체기판 상부에 패드산화막과 질화막을 형성하는 공정과,

   상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 사용하여 상기 질화막과 패드산화막을 제거하는 공정과,

   상기 반도체기판을 식각하여 트렌치를 형성하되, 상기 트렌치 저부의 가장자리부분에 마이크로 트렌치가 구비되는 W자형의 트렌치를 형성하는 공정과,

   상기 감광막 패턴을 제거하는 공정과,

   상기 트렌치의 표면을 열산화하여 상기 마이크로 트렌치를 매립하는 공정과,

   상기 트렌치를 매립하는 CVD산화막을 형성하는 공정과,

   상기 질화막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 W자형의 트렌치는 마이크로 트렌치가 구비되는 W자형 트렌치를 형성하는 1단계 식각공정과, 상기 1단계 식각공정으로 형성된 트렌치를 소프트식각하는 2단계 식각공정으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 2 항에 있어서,

   상기 1단계 식각공정은 1 ∼ 10mTorr의 압력하에서 소오스파워가 500 ∼ 1500W, 바이어스파워가 50 ∼ 200W인 조건에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 2 항에 있어서,

   상기 2단계 식각공정은 10 ∼ 50mTorr의 압력하에서 소오스파워가 300 ∼ 800W, 바이어스파워가 30 ∼ 100W인 조건에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 트렌치는 상기 패드산화막 하부로부터 마이크로 트렌치가 시작되기 전까지 200 ∼ 1000Å의 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서,

   상기 마이크로 트렌치는 500 ∼ 2000Å의 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1 항에 있어서,

   상기 열산화공정은 950 ∼ 1200℃의 온도에서 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제 1 항 또는 제 6 항에 있어서,

   상기 열산화공정은 100 ∼ 500Å 두께의 산화막을 형성하여 상기 마이크로 트렌치를 매립하는 것을 특징으로 하는 반도체소자의 제조방법.