KR20000048115A - 집적 회로 본딩 시스템 및 방법 - Google Patents

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KR20000048115A
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integrated circuit
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layer
thickness
bonding
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즈니가에드가알.
시아니사무엘에이.
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본드 패드를 갖는 집적 회로의 구조 및 이를 제조하는 방법에 있어서, 집적 회로의 적어도 일부분은 컨택트 패드 하부에 배치되고 비아를 통해 패드에 전기적으로 접속되며, 본딩가능한 금속층, 스트레스 흡수용 금속층 및 기계적으로 강화된 전기 절연층의 조합이 상기 컨택트 패드와 집적 회로의 일부분을 분리하고, 집적 회로를 본딩의 영향으로부터 보호하기에 충분한 두께를 갖는다.

Description

집적 회로 본딩 시스템 및 방법{SYSTEM AND METHOD FOR BONDING OVER INTEGRATED CIRCUITS}
본 발명은 일반적으로 반도체 장치 및 공정에 관한 것으로, 구체적으로는 능동 회로 영역의 부분들 상에서 직접적으로 와이어 본딩이 실행될 수 있는 집적 회로에 관한 것이다.
오랜 역사를 가진 반도체 기술의 두가지 독립된 경향이 본 발명에 대한 요구에 기여한다. 첫번째 경향은 반도체 "크기"를 보존하여 제조 비용을 절감하는 관점에 대한 것이다.
본딩 와이어나 솔더의 볼들을 수용하기 위하여, 실리콘 집적 회로 상의 전형적인 본딩 패드는 충분한 크기를 가져야 하는데, 이들은 평방 80×80㎛ 내지 평방 150×150㎛의 범위를 갖는 것이 일반적이다. 그러므로, 이들 본딩 패드의는 그 개수 및 집적 회로 크기에 따라서 회로 면적의 대략 1 내지 20% 정도를 차지할 수 있다. 제조 및 조립이라는 이유로 인해, 본딩 패드는 회로의 주변부를 따라서 줄지어 배열되는데, 이것은 모두 4개의 칩 측면들을 따라서 배열되는 것이 일반적이다.
지금까지, 제조된 모든 반도체 장치들은 본딩 공정에서 필수적인 피할 수 없는 요인에 기인한 회로 구조의 손상이라는 고 위험도 때문에 실제 회로 패턴을 배치하기 위한 용도에서 본딩 패드에 의해 커버되는 영역을 제외하여야만 하였다. 분명히, 회로 패턴이 본딩 패드 금속 하부에 배치될 수 있다면 실리콘 크기의 상당한 절감 효과가 얻어질 수 있을 것이다. 이것을 위한 한가지 방법은 본딩 패드 형성에만 사용하는 배선의 또 다른 층을 만드는 것이다. 이러한 층은 능동 회로 면적을 피복하는 보호 오버코드 위에 만들어질 수 있다. 그러나, 현재의 기술 수준에서는 케이. 지. 하니넨 등의 논문("능동 회로 상의 와이어 본드", Proc. IEEE 44차 Elect. Comp. Tech. Conf., 1994년 pp. 922-928)에 기재된 바와 같이, 보호막과 부가 금속층사이에 폴리이미드로된 특수 스트레스 버퍼층이 제공되어야 한다. 그러나, 폴리이미드층을 제공하는데 드는 비용이 능동 회로 상의 결합이라는 개념의 구현을 방해하였다.
현재 기술 수준에서의 또 다른 방법은 미국 특허 출원 제 60/092,961호(1998년 7월 14일 출원, Saran "System and Method for Bonding Over Active Integrated Circuits")에서 제안되었다. 여기서는, 본딩 패드를 와이어 본딩 공정에서 필요한 기계력을 지탱하기에 충분한 강도로 제조하기 위하여, 본딩 패드 하부의 약유전층들을 보강하기 위한 수단으로서 실제 IC의 특정 부분을 사용하는 본딩 패드 하부의 보강 시스템이 개시되었다. 이러한 방법은 IC에 대한 특정한 설계나 재설계를 필요로하며, 수많은 본딩 패드를 갖지만 상대적으로 적은 회로 면적을 갖는 표준 선형 및 논리 IC에 적용하는 것이 곤란하다.
두번째 경향은 반도체 칩의 조립에서의 어떤 공정에 대한 것이다. 미세 팁 텅스텐 니들을 사용하는 웨이퍼 프로빙 동안, 회로 상에서의 알루미늄 배선에 대한 종래의 서머소닉 와이어 본딩 동안, 또는 보다 최근의 어셈블리 기술의 칩대기판 소자에서의 솔더 볼 부착 동안에 실리콘 IC에서의 본딩 패드가 손상될 수 있다는 것은 잘 알려져 있다. 와이어 본딩에서, 본딩 패드에 본딩 모세관의 팁이 적용되는 기계적 로딩 및 초음파 스트레스이라는 구체적인 의문이 있다. 본딩 공정동안 손상이 분명하지 않은 경우, 플라스틱 캡슐화, 가속된 신뢰도 테스팅, 온도 사이클링 및 소자 동작 동안 발생된 열역학적 스트레스를 흡수한 이후에 손상이 분명해질 수 있다. 이러한 손상은 대개의 경우 하부 유전 물질에서의 치명적인 균열을 발생시킬 수 있는 미세균열로서, 금속 또는 실리콘의 조각들과 함께 깨지기 쉽거나 기계적으로 약한 유전막들의 칩 배열로서, 또는 리프트된 볼 본드로서, 또는 금속층의 엽렬로서 나타난다.
반도체 분야에서의 최근의 기술적 발전은 이러한 문제를 더욱 악화시키는 경향이 있다. 예를 들어, 실리콘 함유 수소 실세스퀴옥산(HSQ)과 같은 새로운 유전 물질이 RC 시상수에서 정전용량 C를 감소시켜 회로 속도를 보다 크게 할 수 있는 낮은 유전 상수를 갖는다는 이유에서 바람직하게 고려되고 있다. 유전막들의 저밀도 및 기공은 유전 상수를 감소시키며, 이러한 특성을 가진 막은 기계적으로 약할 때에조차 이용된다. 에어로겔, 유기 폴리이미드 및 파릴렌 등으로 만들어진 막들은 동일 범주에 속한다. 이러한 재료들은 플라즈마 향상형 화학 증착된 유전체와 같은 앞서의 표준 절연체들에 비해 기계적인 강도는 약하다. 또한, 이들 재료들은 본딩 패드 금속 아래에 사용되기 때문에, 균열에 의한 장치 손상의 위험을 확대시킨다.
또한, 본딩 패드들 사이의 공간은 점진적으로 감소되어 가치있는 실리콘 크기를 절감시킨다. 따라서, 보다 소형임에도 불구하고 더 강한 결합을 달성하기 위해 본딩 파라미터들은 보다 공격적이 되어야 한다. 본딩시의 결합력 및 초음파 에너지는 증가되고 있다. 또한, 수율 저하 및 감소된 신뢰도의 위험은 보다 커지고 있다.
종래의 본딩 패드 배선 공정에서, 상술한 문제들에 대한 해결책은 미국 특허 출원 제 08/847,239호(1997년 5월 1일 출원, Saran 등의 "System and Method for Reinforcing a Bond Pad")에서 소개된다. 여기서 개시한 개념 및 방법은 이후 M. Saran 등의 "Elimination of Bond-pad Damage through Structural Reinforcement of Intermetal Dielectrics"란 제목의 출판물(Internat. Reliab. Physics Symp. 1998년 3월)에서 소개되었다. 그 요점은 기계적 강도용으로 설계된 금속 구조가 기계적으로 약한 유전층에 대한 보강재로서의 역할을 한다라는 것이다. 금속이 피착된 후 에칭되어 예를 들어 HSQ와 같은 유전 재료로 채워질 "레저버(reservoir)"를 형성한다. HSQ는 스핀-온 공정에 의해 피착되기 때문에, 레저버의 크기는 제어가능하게 유전체로 채워지기에 충분한 크기로 유지되어야 한다. 이러한 요구는 모든 회로의 크기를 계속적으로 감소시키는 산업 경향에 반하는 것이다.
절연막이 첫번째로 형성되면, 도랑과 같은 개구들이 절연막 내로 에칭되고, 구리나 알루미늄 등의 금속이 이 개구들을 매우도록 피착되고, 다른 표면 상에 피착된 금속이 마모되고 연마된다[소위, 상감 배선 공정(damascene metallization process)]. 상감 금속 패드 위의 와이어 본딩 및 솔더 볼 플립-칩 본딩은 종래의 배선 경우에서와 같이 약한 유전층들의 균열이라는 동일한 문제에 직면하게 된다. 미국 특허 출원 제 60/085,876호(1998년 5월 18일 출원, Saran 등의 "Fine Pitch System and Method for Reinforcing Bond Pads in Semiconductor Devices")는 본딩 패드 하부의 약한 유전체들을 보강하는 상감 기법에 의해 만들어진 금속 구조를 위한 설계 및 제조 공정에 대해 교시하고 있다.
그러므로, 능동 IC 영역 위에 직접적으로 와이어 및 솔더 볼 결합의 제조를 제공하는 저가의 신뢰도 있는 대량 생산 시스템 및 방법에 대한 긴박한 필요가 발생하였다. 이러한 시스템은 컨택트 패드가 구조적으로 및 기계적으로 약한 하나 이상의 상술한 유전층들에 위치될 때에도 유연하면서 내성있는 본딩 공정에 대해 무스트레스이고 간단하며 부가적인 비용이 필요없는 컨택트 패드를 제공할 수 있도록 한다. 이러한 시스템 및 방법은 향상된 공정 수율 및 장치 신뢰도뿐만 아니라 실리콘의 뚜렷한 절감을 이끄는 설계, 재료 및 공정 변화 등에 폭 넓게 적용되어야 한다. 본원의 발명자들은 새로운 제조 기계에 대한 투자가 더 이상 필요없도록 기본적인 공정 및 장비를 사용하여 달성되는 것이 바람직하다.
반도체 집적 회로에 대한 본 발명에 따르면, 접착가능한 금속층, 스트레스 흡수 금속층 및 기계적으로 강화된 전기적 절연층의 조합이 컨택트 패드와 IC의 일부를 분리할 때, 이들 각 층이 충분한 두께를 갖는다면, 적어도 컨택트 패드의 일부는 IC 위에 위치될 수 있다. 층들의 이러한 조합은 시스템의 강도가 본딩 공정에서 필요한 기계력을 지탱할 수 있게에 충분하도록 한다.
본 발명은 고집적 IC, 구체적으로 다수의 금속화된 입/출력 또는 컨택트 패드를 가진 고집적 IC에 관한 것이다. 이러한 회로는 표준 선형 및 로직 제품, 프로세서, 디지탈 및 아날로그 소자, 고주파 고전력 소자 및 크거나 작은 면적의 칩과 같은 많은 반도체 소자 등에서 발견될 수 있다. 본 발명은 실리콘 크기를 뚜렷하게 절감하여 IC 칩을 작게 할 수 있다. 따라서, 본 발명은 이동 통신, 페이저, 하드 디스크 드라이브, 랩톱 컴퓨터 및 의료 기기 등의 분야에서 계속적인 크기 감소에서의 공간적인 제약을 완화시킬 수 있다.
본 발명은 IC를 생산하기 위해 제공된 처리 재료들 및 단계들의 순서를 사용한다. 높은 스트레스 흡수 특성을 제공하는 금속 및 유전체가 충분한 두께를 가진 층들로서 제공된다. 폴리이미드와 같은 스트레스 흡수 재료로 이루어진 어떠한 부가적인 층들도 필요하지 않다.
본 발명의 목적은 전체 회로 설계에 대해 소모되는 실리콘 면적을 감소시켜 IC 칩의 단가를 감소시키는 데에 있다. 이 목적은 회로 설계에서 기눙을 위해 컨택트 패드와 회로 일부를 분리하는 절연층 및 금속을 동시에 사용하며, 실제 회로의 부분들을 본드 패드 영역들 아래에 위치시킴으로써 (수많은) 컨택트 패드 하부의 영역들을 사용하여 달성된다.
본 발명의 다른 목적은 기계적, 열적 및 충격 스트레스를 신뢰도 있게 흡수하기에 충분한 두께로 컨택트 패드와 회로 부분들을 분리하는 절연층들 및 금속을 제공하여 반도체 프로빙, 와이어 결합 및 솔더 부착형 어셈블리들의 공정 및 동작 신뢰도를 향상시키는 것이다.
본 발명의 또 다른 목적은 프로빙, 와이어 본딩 및 솔더 부착의 공정에서의 제한을 제거하여 매우 깨지기 쉬운 회로 유전체들에서도 균열 손상의 위험을 최소화하는 것이다.
본 발명의 또 다른 목적은 반도체 IC 제폼들의 다양한 분야에 적용될 수 있도록, 또한 일반적으로는 몇몇 차세대 제품들에도 적용될 수 있도록, 적응성있는 설계 및 배치 개념 및 공정 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제조, 테스트, 조립에 대해 저가이면서도 고속인 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 IC 소자의 제조에 가장 광법위하게 사용되고 받아들여질 수 있는 설계 및 공정에만 사용되어 새로운 자금 투자로 인한 경비를 피하고 기존의 제조 장치를 사용하는 것이다.
이러한 본 발명의 목적들은 대량 생산에 적용할 수 있는 설계 개념 및 공정 흐름에 관한 본 발명의 교시에 의해 달성될 수 있다. 제품의 모양이나 재료들을 달리 선택하는 다양한 수정들이 성공적으로 사용될 수도 있다.
본 발명의 일 실시예에 있어서, IC의 적어도 일부는 컨택트 패드 아래에 위치되어 컨택트 패드 하부의 실질적인 영역을 점유한다. 이러한 개념은 두개 이상의 금속층들을 사용하는 회로 설계에 적용된다. 본 실시예에서, 본딩가능한 금속층은 대략 1400㎚ 두께의 구리 도핑 알루미늄인 것이 바람직하며, 스트레스 흡수 금속은 대략 300㎚ 두께의 티타늄 텅스텐 합금인 것이 바람직하며, 기계적으로 강화된 전기 절연층은 1000㎚ 두께의 실리콘 질화물인 것이 바람직하다. 본딩가능한 금속층에 대해, 알루미늄은 대략 1500㎚ 두께의 구리에 의해 치환될 수 있다. 컨택트 패트 하부의 적절한 회로 부분들에 대한 예로는 저항기, 상호 접속부, 정전 방전 구조물, 인덕터 및 커패시터가 있다. 또한, 트랜지스터가 컨택트 패드 하부에 배치될 수도 있다.
본 발명의 다른 실시예에 있어서, 전기 절연층은 IC의 보호막의 역할도 하는데, 이것은 이 층이 습기가 투과할 수 없는 실리콘 질화물로 만들어지기 때문이다. 또한, 본딩가능한 금속층 및 스트레스 흡수 금속층은 컨택트 패드의 배선으로서도 역할을 갖는다. 이러한 층들의 조합의 두께는 와이어 볼 본딩에서 마주치게 되는 열, 충격 및 초음파 스트레스에 대해 최적화된다.
본 발명의 또 다른 실시예에 있어서, 본딩가능한 금속층은 예를 들어 니켈로 이루어진 인터페이스 금속층, 및 예를 들어 팔라듐이나 백금으로 이루어진 본딩가능한 금속층을 포함하도록 변형될 수 있다. 이러한 층 조합의 두께는 솔더 부착에서 당면하는 리플로우 스트레스에 대해 최적화된다.
본 발명의 또 다른 실시예에 있어서, 컨택트 패드와 회로를 접속하는 비아(via)와 본딩 와이어 볼의 상대적인 위치는 다른 위치들과 관련된 스트레스의 관점에서 시스템 및 공정이 지장이 없도록 변화된다.
본 발명에 의해 제시되는 기술적 진보 및 그 목적은, 첨부된 청구항에서 설명하는 새로운 특징들 및 첨부된 도면들을 참조하여 고려한다면, 후술하는 본 발명의 바람직한 실시예들의 개념으로부터 분명해질 것이다.
도 1은 종래의 (본딩 와이어 볼이 부착된) 컨택트 패드 배치의 개략적이고 단순화된 단면도.
도 2는 본 발명의 일 실시예에 따른 (본딩 와이어 볼이 부착된) 컨택트 패드 배치의 개략적이고 단순화된 단면도.
도 3은 본 발명의 다른 실시예에 따른 (본딩 와이어 볼이 부착된) 컨택트 패드 배치의 개략적이고 단순화된 단면도.
도 4는 종래의 본딩 패드 배치의 개략적인 단면도를 보다 상세하게 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 집적 회로의 일부 위에서의 컨택트 패드 배치의 개략적인 단면도를 보다 상세하게 도시한 도면.
도 6은 본 발명의 다른 실시예에 따른 집적 회로의 일부 위에서의 컨택트 패드 배치의 개략적인 단면도를 보다 상세하게 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판
101 : 제1 금속층
102 : 층간 산화물
103 : 제2 금속층
104 : 보호막
105 : 윈도우
106 : 본딩 와이어 볼
본 발명은 집적 회로(IC)의 입/출력(I/O) 단자, 일반적으로는 "컨택트 패드(contact pads)"라 불리우는 것에 관한 것이다. 와이어 본딩이 IC 칩 조립에 사용될 때, 이 패드들은 "본딩 패드(bonding pad)" 또는 "본드 패드"라 불리우기도 한다. 본 명세서에서는 "컨택트 패드"란 용어는 회로의 배선 I/O로 한다. 리플로우 어셈블리에서 와이어 본딩에서의 금속 볼이나 솔더 볼에 적용할 수 있는 컨택트 패드가 반도체의 실실적인 면적 (통상적으로 실리콘) "크기(real estate)"(평방 80×80㎛ 내지 평방 150×150㎛)를 필요로 한다. 현대의 회로에서, 신호, 전력 및 접지점들은 실리콘 정밀도의 뚜렷한 희생을 야기하는 8 내지 1000 이상의 범위를 갖는 수 많은 컨택트 패드들을 필요로한다.
와이어 본딩 및 솔더 플로우의 공정들은 컨택트 패드들 및 그 하부 재료들 상에 상당한 기계적 스트레스를 가하여 절연층들이 미세 균열이라는 위협을 받도록 한다. 본 발명은 이러한 회로 패드들의 면적 및 강도 문제를 동시에 해결한다.
본 발명의 요점은 종래 기술의 단점을 부각하여 용이하게 설명될 수 있다. 도 1은 종래에 사용되는 이중 층 금속 실리콘 IC에 대한 표준 컨택트 패드 배치의 개략적인 일예이다. 실리콘 기판(100) 및 제1 이산화 실리콘층(도시 생략) 위에, 제1 금속층(101)이 IC 설계에 필요한 만큼 피착되고 패터닝된다. 대개의 IC에서, 이 금속층은 박층이며(전형적으로는 대략 450㎚임), 대개 2% 구리로 도핑된 알루미늄으로 만들어진다. (대략 800㎚ 두께로 실리콘 이산화물로 만들어지거나, 저 유전 상수를 갖는 HSQ나 다른 재료들을 포함하는 절연층들의 조합인) 층간 산화물(102)이 제2 금속층(103)에 앞서 형성되는데, 대개 2% 구리로 도핑된 알루미늄으로 만들어지고(가장 최근에는 구리로 만들어짐), 그 두께는 0.5 내지 1.0㎛인 것이 일반적이다. 계속해서, 층(103)이 실리콘 질화물로 대략 1㎛ 두께로 만들어진 보호막(104)에 의해 토핑된다. 이 보호막(104)에서, 윈도우(105)는 컨택트 패드 역할을 할 수 있도록 하부 금속을 노출하기 위해 개방된다. 일반적으로, 윈도우(105)는 100㎛의 폭이므로, 컨택트 패드의 면적은 100×100 ㎛2이 된다(몇몇 소자에서, 이 면적은 150×150 ㎛2임). 도 1의 예에서, 컨택트 패드는 본딩 와이어 볼(106)을 부착하는데 사용되는데, 와이어 및 볼은 금으로 만들어지는 것이 일반적이며, 구리로 만들어지기도 한다.
수년간의 경험으로부터 와이어 본딩 공정은 금속 및 절연체로 이루어진 하부층들 상에 상당한 스트레스를 가한다는 알게 되었다. 이러한 공정 단계 문제점의 주 요인은 (편평한 금 볼 및 못 머리부를 형성하는) 본딩 미세관의 영향, [노출된 금속층(103)의 표면 상에 알루미늄 산화막이 뚫리게 되는) 모세관 및 금 볼의 초음파 교란의 주파수 및 에너지, 및 (금/알루니늄 접합의 중간 금속 성분들의 형성을 초기화하는) 공정의 시간 및 온도이다. 와이어 본딩 공정시의 스트레스에 기인해, 또한 다중 프로우브 테스팅 및 어셈블리 후의 디바이스 동작에서 가해지는 스트레스에 기인해, IC의 배치에 대한 설계 룰은 본딩 패드 아래의 영역에 회로 구조물들이 배치되는 것을 금지하였으며 깨지기 쉽고 기계적으로 약한 유전 재료들의 사용 회피를 추천하는 것이 지난 수년간의 연구 결과였다. 다른 한편으로, 본딩 패드 하부에 있는 층들에 대한 균열이나 홈 발생의 위험은 받아들여질 수 있는 것으로 알려졌다. 따라서, 실리콘의 상당한 면적이 본딩 패드를 수용하기 위한 용도로만 필요하게 되었다.
이러한 문제점에 대한 본 발명에 따른 해결책은 이중 층 금속 실리콘 IC에 대한 실시예를 도시하는 도 2에 도시되어 있다. 실리콘 기판(200) 및 제1 이산화 실리콘층(도시 생략) 위에, 제1 금속층(201)이 피착된다. 이것은 (대략 450㎚의) 박층이며, 2%정도의 구리와 알루미늄으로 만들어지고, 현재 IC의 미세 모양 크기에 따라서 설계되고 패터닝된다. 층(201)은 보통 내화 금속이나 합금으로 만들어진 하부 박층(대략 100 내지 300㎚)을 갖는다.
금속층(201) 다음으로 층간 산화물층(202)이 형성된다(대략 800㎚ 두께로 실리콘 이산화물로 만들어지거나, 저 유전 상수를 갖는 HSQ나 다른 재료들을 포함하는 절연층들의 조합임). 제2 금속층(203)은 층(201)과 유사한데, 어느 정도의 두께(대략 600㎚)를 갖는다.
보호막(204)은 대개 습기가 투과할 수 없는 실리콘 질화물로 만들어진다. 이에 대한 다른 선택으로는 실리콘 옥시니트라이드, 실리콘 탄소 합금 및 이것들의 샌드위치형 막들이 있다. 본 발명의 중요한 특징으로서, 이 층의 두께가 컨택트 패드 아래의 층들의 스트레스 흡수 특성에 기여할 수 있다는 것이다. 바람직하게는, 층(204)은 1.0과 1.5㎛ 사이의 두께를 갖지만, 몇몇 재료로는 400㎚로도 충분할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 또 다른 특징은 보호막(204)을 통한 상대적으로 작은 비아(직경은 대략 20 내지 30㎛임)만이 개방되는 데에 있다. 이것은 컨택트 패드 금속층(208)의 하부층(206)에 대하여 사용된 내화 금속으로 채워진다. 텅스텐, 티타늄, 티타늄 질화물 또는 티타늄 텅스텐 합금이 사용되는 것이 바람직하며, 이와 달리 탄탈륨, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물이 사용될 수도 있다.
층(206)에 있어서, 본 발명의 중요한 특징은 내화 금속으로 만들어진 하부층이 스트레스 흡수 버퍼의 역할을 하기에 충분한 두께를 갖는다는 점이다. 대략 200 내지 300㎚의 두께가 바람직한데, 이 중 300㎚가 바람직하다. 최적 스트레스 흡수 두께는 선택된 금속뿐만 아니라 선택된 피착 기술, 피착 속도 및 피착시의 실리콘 기판의 온도에 의존하는데, 이것은 이들 변수들이 피착층의 미세 결정성을 좌우하기 때문이다. 예를 들어, 텅스텐을 스퍼터 피착한다면, 층 형성은 상온에서 실리콘 기판 상에 대략 4 내지 5㎚/s의 속도로 수행되며, 최소한 300㎚ 두께에 이를때의 두께는 대략 70℃까지 증가된다. 이와 같이 형성된 텅스텐 미세 결정물은 평균 크기 및 분포를 가지므로, 어셈블리에서 와이어 본딩 공정시에 스트레스 흡수용 "스프링"의 역할을 신뢰성있게 할 수 있다.
본딩가능한 금속층(207)은 대략 500 내지 2800㎚ 범위의 두께로, 바람직하게는 1400 내지 1500㎚ 두께로 2% 구리의 알루미늄으로 만들어지는 것이 바람직하다. 또한, 구리가 본딩가능한 금속으로 사용될 수 있다. 도 2의 실시예에서, 컨택트 패드는 본딩 와이어 볼(209)을 부착하는 데 사용되며, 와이어 및 볼은 금으로 만들어지는 것이 일반적이며, 구리로 만들어지기도 한다. 컨택트 패드 배선(208)이 솔더 볼 부착에 적합하게 되면, 니켈 또는 크롬, 아니면 금, 팔라듐 또는 백금 등의 금속 박층들의 조합의 표면을 갖는 것이 보통이다.
본딩 와이어 볼(209)(또는 솔더 볼 각각)이 본딩가능한 층(207)(또는 본딩가능한 층 각각), 스트레스 흡수층(206), 및 기계적으로 강화된 전기 절연층(204)의 조합에 의해 하부 IC로부터 분리되면, 본딩 공정(또는 솔더링 공정 각각)은 IC에 영향을 미치거나 깨지기 쉬운 기계적으로 약한 층들, 특히 유전층들을 손상하거나 균열시키는 위험없이 안전하게 수행될 수 있다. 그러므로, 비아 구멍(205)를 작게 유지하고, 컨택트 패드 하부에 층들(203, 202 및 201) 내의 IC 소자들을 배치하는데 컨택트 패드 면적의 대부분을 사용하는 것이 유익하다. 도 2에서, 이러한 설계에 의해 얻게 되는 면적이 참조 번호 210으로 일반적으로 도시되어 있다.
도 3은 본 발명의 또 다른 실시예를 도시한다. 이것은 도 2에 도시된 IC와 유사한 이중 층 금속 IC를 개략적으로 도시한 것이다(모든 도면에서 동일한 참조 번호는 동일한 구성 요소를 표시함). 본 실시예에서, 보호막(204)의 최상부 상에서 금속층들의 조합(308)은 IC 표면의 중요 부분 위로 연장된다. 이러한 설계 특징은 본딩 와이어 볼(209)(또는 솔더 볼 각각)을 비아(205)로부터 거리를 둔 IC 표면 상의 장소에 위치시킬 수 있도록 한다. 따라서, 본딩 볼(또는 솔더 볼)의 크기는 본드 패드 크기와 함께 더이상 작게 될 필요가 없으며, 본딩가능한 금속 상의 배치는 초정밀한 위치 제어에 의해 더이상 제한되지 않기 때문에 보다 완화될 수 있다.
또한, 컨택트 패드아래에 더 많은 IC 소자들을 둘 수 있도록 한다. 이 소자들로는 상호 접속물, 저항기, 인덕터 또는 커패시터와 같은 적어도 하나의 전기도전성 구성물을 포함한다. 또한, 회로 부분으로는 트랜지스터 또는 다이오드 등과 같은 적어도 하나의 능동 소자를 포함할 수 있다. 게다가, 이 IC 부분들은 기계적으로 약한 또는 깨지기 쉬운 유전층들을 포함할 수 있다. IC 소자들을 하부에 배치하기 위해 사용될 이용가능한 컨택트 패드 면적을 확장하는 것은 특정 IC 설계에 따라 변화될 수 있으며, 이러한 회로 부분은 컨택트 패드 하부의 실질적인 면적을 점유할 수 있다.
능동 및 수동 IC 소자들을 컨택트 패드 하부에 배치하는 본 발명에 의해 제공되는 이러한 장점에 의해, 실리콘 면적은 뚜렷하게 절감될 수 있다. 도 4, 5 및 6은 이러한 사실을 도 5 및 6의 본 발명의 두 실시예들과 도 4에서의 종래 기술을 비교하여 설명하고 있다. 도 4 내지 6은 개략적이지만 동일한 축적으로(절대적인 크기는 아님) 도시되었으며, 상대적인 면적 절감을 부각하기 위해 칩 단부들에 대하여 정렬되었다.
도 4는 참조 번호 400으로 표시된 2층 금속 IC의 작은 부분의 단면도이며, 이것은 실리콘 기판(401) 상에 제조되고, 톱니선으로 지시된다. 실리콘 위에, 한 쌍의 산화층들(403a 및 403b)이 도시되는데, 이것은 CMOS 트랜지스터의 소스(404)와 드레인(405)에 대한 확산을 위해 개방된다. 이러한 개구들에서, 소스와 드레인으로의 접촉점은 내화 금속(406)(예를 들어, 티타늄/텅스텐) 및 본딩가능한 금속(407)(예를 들어, 알루미늄)의 조합으로 나타나는 금속층 I로 설정된다. 동일한 금속층이 폴리실리콘(408)로 표현되는 게이트를 접촉하기 위해 사용된다.
층간 산화물(409) 및 금속층 II 위에 보호막(410)(예를 들어, 실리콘 질화물)이 있다. 이 보호막 내에서, 큰 크기의 윈도우(411)(보통 측면 길이가 80 내지 150㎛임)가 하부 컨택트 패드 및 배선에 와이어 본드 볼이나 솔더 볼을 부착하기 위해 개방된다. 이 배선은 내화 금속(412)(대략 200 내지 500㎚의 두께가 바람직함) 및 본딩가능한 금속(413)(대략 1000 내지 1500㎚의 두께가 바람직함)으로 구성된 금속층 II에 의해 구비된다. 도 4의 실시예에서, 모든 컨택트 패드 배선은 표시된 CMOS 트랜지스터의 소스에 앞서서 금속과 접하는 저저항 및 비정류 접촉 상태에 있는 반면에, 동일 IC의 다른 컨택트 패드들은 이들 영역 아래에 유전체를 가질 수 있다.
실시예에 의해 실리콘 면적을 절약하는 본 발명의 요점을 설명하기 위해, 도 4의 종래 기술에서의 컨택트 패드를 수용하는 요구는 도 4에서의 IC 부분과 유사한 2층 금속 IC의 부분들(일반적으로 500 및 600으로 표시됨)에 대한 도 5 및 6에 표시된 본 발명의 두가지 실시예와 비교된다. 본 발명의 교시의 구현에 앞서, 실리콘 면적 절약은 거리(501, 601), 톱니형 실선(도 5의 502a, 도 6의 602a) 내지 그 실선에 수직한 점선 윤곽(502b, 602b)으로 각각 표시된다.
본 발명의 실시예에 대한 예로서, 도 5 및 6은 실리콘 기판(701) 위에 피착된 한 쌍의 절연층들(503a 및 503b)(예를 들어, 도 2에서 설명된 이산화 실리콘 및 그 밖의 유전체들)을 도시하며, 이러한 산화물층들의 총 두께는 600 내지 800㎚인 것이 바람직하다. 산화물층들은 CMOS 트랜지스터의 소스(504) 및 드레인(505)에 대한 확산에 접근하기 위해 개방된다. 이러한 개구에서, 금속층 I에 의한 소스 및 드레인으로의 접촉은 내화 금속(506)(예를 들어, 티타늄/텅스텐 또는 티타늄 질화물이며, 바람직한 두께는 대략 200 내지 400㎚임) 및 본딩가능한 금속(507)(예를 들어, 구리 도핑된 알루미늄 또는 구리이며, 바람직한 두께는 대략 400 내지 800㎚임)의 조합에 의해 표시된다. 동일한 금속층이 폴리실리콘(508)에 의해 표시된 트랜지스터 게이트를 접촉하는데 사용된다.
층간 유전층(509)(바람직한 두께는 대략 600 내지 1000㎚임)은 금속층 I과 금속층 II를 분리한다. 유전층은 도 2와 연계하여 설명한 기계적으로 약하지만 저 유전 상수를 갖는 재료들을 포함할 수 있으며, 유전층들의 조합이 사용될 수도 있다. 보호막(510)(예를 들어, 습기 불투과성이며 기계적으로 강화된 실리콘 질화물 또는 실리콘 카바이드임, 바람직한 두께는 대략 800 내지 1200㎚임)은 층간 산화물 및 금속층 II 위에 있게 된다. 금속층 I과 동일하게, 금속층 II는 내화 금속층(예를 들어, 티타늄/텅스텐 또는 티타늄 질화물이며, 바람직한 두께는 대략 200 내지 400㎚임) 및 본딩가능한 금속층(예를 들어, 구리 도핑된 알루미늄 또는 구리이며, 바람직한 두께는 대략 400 내지 800㎚임)으로 구성된다. 도 5에서, 금속층 II(512 및 513으로 표시됨)는 비아에 의해 접촉하는 것으로 도시되며, 도 6에서 금속층 II(612 및 613으로 표시됨)는 CMOS 트랜지스터의 소스에 접촉하는 것으로 도시된다.
본 발명에서 중요한 점은 IC는 보호막(510)이 기계적으로 강화된 특성을 유지할 수 있도록 설계되므로, 단지 상대적으로 작은 비아(511)(직경은 대략 20 내지 30㎛임)가 금속층 II 및 IC와 접촉하기 위해 개방된다는 점이다. 이러한 접촉은 액츄얼 컨택트 패드의 배선층들(514 및 515)에 의해 설정되는데, 도 5 및 6에서는 능동 소자(CMOS 트랜지스터) 및 수동 저항기들 및 상호 접속기들을 포함하는 IC 면적의 상당한 부분 위로 연장되도록 배치된다.
또한, 본 발명에서 중요한 점은 층(514)이 스트레스 흡수용 두쎄 및 미세 결정성을 갖는다는 점이다. 상세한 과정은 도 2와 연관하여 설명되었다. 그 양호한 예는 250 내지 350㎚ 두께로 스퍼터 피착된 티타늄/텅스텐층이다. 또 다른 양호한 방법으로는 화학 증착이 있다. 접촉용 금 또는 구리 볼 본드에 의해 접촉된 최상부 금속층(515)은 본딩 와이어 재료와 함께 중간 금속응 형성하는 본딩가능한 구리 도핑된 알루미늄(바람직한 두께는 대략 1400 내지 1500㎚임)으로 구성된다. 솔더 볼들에 의한 접속이 설정될 때, 니켈, 금, 팔라듐 또는 백금 등의 본딩가능한 금속 박층들은 알루미늄의 최상부 상에 피착된다. 조합된 층들(514 및 515)은 하부 회로 소자들을 결합 충격에서 보호하기에 충분한 두께를 갖는다.
본 발명이 실시예들을 참조하여 설명되었지만, 이러한 개념은 제한적인 의미로 의도된 것은 아니다. 본 발명의 다른 실시예들뿐만 아니라 설명된 실시예들에 대한 다양한 수정 및 조합이 본 기술 분야의 숙련된 기술자들에게는 당연히 가능할 것이다. 그러므로, 첨부된 청구항들은 이러한 수정들 또는 실시예들을 모두 포함하도록 의도되었다.

Claims (20)

  1. 집적 회로에 있어서,
    컨택트 패드를 포함하고,
    상기 집적 회로의 적어도 일부가 상기 컨택트 패드 하부에 배치되고, 비아(via)를 통해 상기 패드와 전기적으로 접속되며,
    본딩가능한(bondable) 금속층, 스트레스 흡수용 금속층 및 기계적으로 강화된 전기 절연층의 조합이 상기 컨택트 패드와 상기 집적 회로의 상기 일부분을 분리하며, 본딩의 영향으로부터 상기 회로를 보호하기에 충분한 두께를 갖는
    집적 회로.
  2. 제1항에 있어서, 상기 회로의 일부는 상기 컨택트 패드 하부의 실질적인 영역을 점유하는 집적 회로.
  3. 제1항에 있어서, 상기 회로의 일부는 상호 접속부, 저항기, 인덕터 또는 커패시터로 구성된 적어도 하나의 도전성 구조를 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 회로의 일부는 적어도 하나의 능동 소자를 포함하는 집적 회로.
  5. 제1항에 있어서, 상기 회로의 일부는 기계적으로 약한 유전층을 포함하는 집적 회로.
  6. 제1항에 있어서, 상기 본딩가능한 금속층 및 상기 스트레스 흡수용 금속층은 또한 상기 컨택트 패드의 배선(metallization)으로 작용하는 집적 회로.
  7. 제1항에 있어서, 상기 본딩가능한 금속은 또한 납땜 가능한(solderable) 것인 집적 회로.
  8. 제1항에 있어서, 상기 본딩가능한 금속은 알루미늄, 알루미늄 합금, 구리, 금, 백금 및 팔라듐으로 구성되는 그룹으로부터 선택되는 집적 회로.
  9. 제1항에 있어서, 상기 본딩가능한 금속층의 두께는 대략 500 내지 2800㎚인 집적 회로.
  10. 제1항에 있어서, 상기 본딩가능한 금속층의 두께는 대략 1400 내지 1500㎚인 집적 회로.
  11. 제1항에 있어서, 상기 스트레스 흡수용 금속은 텅스텐, 티타늄, 티타늄 질화물, 몰리브덴, 크롬 또한 그 합금으로 구성되는 그룹으로부터 선택되는 집적 회로.
  12. 제1항에 있어서, 상기 스트레스 흡수용 금속층의 두께는 대략 200 내지 500㎚인 집적 회로.
  13. 제1항에 있어서, 상기 스트레스 흡수용 금속층의 두께는 대략 300㎚인 집적 회로.
  14. 제1항에 있어서, 상기 전기 절연층은 상기 집적 회로의 보호막(protective overcoat)으로서도 작용하는 집적 회로.
  15. 제1항에 있어서, 상기 전기 절연층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 카본 합금, 및 이들의 샌드위치된 막으로 구성된 그룹으로부터 선택되는 집적 회로.
  16. 제1항에 있어서, 상기 전기 절연층의 두께는 대략 400 내지 1500㎚인 집적 회로.
  17. 제1항에 있어서, 상기 전기 절연층의 두께는 대략 1000㎚인 집적 회로.
  18. 그 일부분 위에 위치된 컨택트 패드를 갖는 집적 회로를 제조하는 방법에 있어서,
    상기 집적 회로 위에 기계적으로 강화된 전기 절연층을 피착하는 단계;
    상기 절연층을 통해 비아를 개방하는 단계;
    상기 절연층 위에 스트레스 흡수용 금속층을 피착하여, 상기 비아를 채우는 단계;
    상기 스트레스 흡수용 금속층 위에 본딩가능한 금속층을 피착하는 단계; 및
    잔류하는 층들의 적어도 일부가 상기 집적 회로 위에 위치되는 컨택트 패드를 형성하도록 상기 본딩가능한 금속층 및 상기 스트레스 흡수용 금속층을 패터닝하는 단계
    를 포함하는 집적 회로 제조 방법.
  19. 제18항에 있어서, 상기 층 피착 단계는 스퍼터링 기법 또는 화학 기상 증착 기법을 포함하는 집적 회로 제조 방법.
  20. 제18항에 있어서, 본딩 와이어 또는 솔더 볼을 상기 컨택트 패드에 부착하는 단계를 더 포함하는 집적 회로 제조 방법.
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