KR20000020742A - 반도체 장치의 콘택 저항 개선 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 콘택 저항 개선 방법에 관한 것으로, 게이트 전극의 양측벽에 게이트 스페이서가 형성된다. 게이트 스페이서 양측의 반도체 기판 상에 저저항 콘택을 형성하기 위한 저농도 n형 제 1 불순물 이온이 주입된다. 반도체 기판 전면에 층간절연막이 증착 된다. 층간절연막이 부분적으로 식각 되어 제 1 불순물 이온이 주입된 제 1 이온주입 영역의 일부가 노출되도록 콘택홀이 형성된다. 콘택홀 하부에 저저항 콘택을 형성하기 위한 저농도 n형 제 2 불순물 이온이 주입된다. 이때, 제 2 불순물 이온이 주입된 제 2 이온주입 영역이 제 1 이온주입 영역보다 상대적으로 깊게 형성되어 접합 누설 전류를 감소시키게 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 스페이서 형성 후 그리고 반도체 기판과의 전기적 접속을 위한 콘택홀 형성 후, 각각 저저항 콘택(low resistance contact)을 형성하기 위한 불순물 이온주입 공정을 추가함으로써, 콘택 형성시 콘택간 직렬 저항(series resistance)의 증가에 따른 저항 페일(resistance fail)을 방지할 수 있고, 접합 누설 전류(junction leakage current) 감소에 의해 소자의 리프레시(refresh) 특성을 개선할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 'T'형 활성 영역을 갖는 셀 어레이(cell array)의 콘택간 직렬 저항(series resistance)의 증가에 따른 저항 페일을 방지하는 반도체 장치의 콘택 저항 개선 방법에 관한 것이다.
소자가 축소되면서 게이트 폴리실리콘막(gate polysilicoon layer)의 선폭(critical dimension)은 작아지나, 셀 트랜지스터(cell transistor)의 문턱 전압(threshold voltage; Vt)은 동작상의 다이내믹 리프레시(dynamic refresh) 때문에 거의 감소되지 않고 있다.
작아진 게이트 폴리실리콘막의 선폭에 대응하여 셀 트랜지스터의 문턱 전압을 유지하기 위해서는 셀 문턱 전압 도즈(dose)(p형 불순물 이온)의 증가가 필수적인데, 셀 문턱 전압의 도즈는 게이트 폴리실리콘막 식각 후에 진행되는 n-형 이온주입 공정의 도즈와 거의 같게 된다.
이 경우 스토리지 전극 콘택홀과 비트 라인 콘택홀의 하부는 각각 스토리지 전극 폴리 및 비트 라인 폴리로부터의 외확산(outdiffusion)이 있기 때문에 셀 트랜지스터의 문턱 전압 이온주입 영역의 농도보다 더 높은 n-형 농도를 갖게 된다. 그러나, 그 외의 활성 영역은 p형 불순물 이온과 n-형 불순물 이온의 농도가 비슷하여 전기적으로 중성 영역이 되고, 따라서 이 중성 영역에 따른 콘택간 직렬 저항의 증가로 저항 페일(resistance fail)이 발생되는 문제점이 있게 된다.
또한, 게이트 스페이서 식각 공정시 게이트 스페이서 양측의 반도체 기판의 일부가 식각 됨에 따라 도펀트(dopant)가 감소되고, 따라서 저항 페일이 가속화되는 문제점이 있게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택 영역 및 비트 라인 콘택 영역의 중성화에 의한 저항 페일을 방지할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 게이트 스페이서 형성 및 반도체 기판과의 전기적 접속을 위한 콘택홀 형성시 반도체 기판과 함께 도펀트가 식각 되어 저항 페일이 발생되는 것을 방지할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
도 1은 T형 활성 영역(active region)을 갖는 셀(cell)의 레이아웃(layout);
도 2는 도 1의 A-A' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 셀 문턱 전압(cell threshold voltage) 이온주입 공정이 수행된 반도체 기판을 보여주는 단면도;
도 3 및 도 4는 각각 도 1의 A-A' 라인을 따라 절단된 단면도로서, 소오스/드레인 영역을 형성하기 위한 불순물 이온주입 공정이 수행된 반도체 기판을 보여주는 단면도;
도 5는 도 1의 A-A' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 게이트 스페이서(gate spacer)가 형성된 반도체 기판을 보여주는 단면도;
도 6은 도 1의 A-A' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 저저항 콘택(low resistance contact)을 형성하기 위한 제 1 이온주입 영역이 형성된 반도체 기판을 보여주는 단면도;
도 7은 도 1의 A-A' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 저저항 콘택을 형성하기 위한 제 2 이온주입 영역이 형성된 반도체 기판을 보여주는 단면도;
도 8은 도 1의 B-B' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 저저항 콘택을 형성하기 위한 제 2 이온주입 영역이 형성된 반도체 기판을 보여주는 단면도;
도 9는 도 1의 A-A' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 스토리지 전극 콘택이 형성된 반도체 기판을 보여주는 단면도;
도 10은 도 1의 B-B' 라인을 따라 절단된 단면도로서, 본 발명의 실시예에 따른 비트 라인 콘택이 형성된 반도체 기판을 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11 : 활성 영역
12 : 소자격리막 14 : 셀 문턱전압 이온주입 영역
16 : 게이트 전극 17 : 중성 영역
18 : n-형 소오스/드레인 영역 20 : 게이트 스페이서
22 : 제 1 이온주입 영역 30 : 층간절연막
30a : 스토리지 전극 콘택홀 30b : 비트 라인 콘택홀
32 : 제 2 이온주입 영역 34a : 스토리지 전극 콘택 플러그
34b : 비트 라인 콘택 플러그
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 저항 개선 방법은, 반도체 기판 상에 도전 구조물(conductive structures)을 형성하는 단계; 상기 도전 구조물을 포함하여 반도체 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 식각 하여 상기 도전 구조물의 양측벽에 절연 스페이서를 형성하는 단계; 상기 도전 구조물 및 절연 스페이서를 마스크로 사용하여 상기 절연 스페이서 양측의 반도체 기판 상에 저저항 콘택(low resistance contact)을 형성하기 위한 제 1 불순물 이온을 주입하는 단계; 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 부분적으로 식각 하여 상기 제 1 불순물 이온이 주입된 영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 층간절연막을 마스크로 사용하여 상기 콘택홀의 하부에 저저항 콘택을 형성하기 위한 제 2 불순물 이온을 주입하는 단계; 및 상기 콘택홀을 도전 물질로 채워서 상기 반도체 기판과 전기적으로 접속되는 콘택 플러그를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 불순물 이온주입 후, 상기 콘택홀 하부에 상기 제 2 불순물 이온 보다 상대적으로 더 높은 도즈 및 더 낮은 에너지로 저저항 콘택을 형성하기 위한 제 3 불순물 이온을 주입하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 불순물 이온주입 전에 상기 콘택홀 하부에 상기 제 2 불순물 이온 보다 상대적으로 더 높은 도즈 및 더 낮은 에너지로 저저항 콘택을 형성하기 위한 제 3 불순물 이온을 주입하는 단계를 더 포함할 수 있다.
(작용)
도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 저항 개선 방법은, 게이트 스페이서 형성 후 그리고 반도체 기판과의 전기적 접속을 위한 콘택홀 형성 후, 각각 저저항 콘택을 형성하기 위한 불순물 이온주입 공정이 추가적으로 수행된다. 이로써, 콘택 형성시 콘택간 직렬 저항의 증가에 따른 저항 페일(resistance fail)을 방지할 수 있고, 접합 누설 전류(junction leakage current) 감소에 의해 소자의 리프레시(refresh) 특성을 개선할 수 있다.
(실시예)
이하, 도 1 내지 도 10을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1을 참조하면, 반도체 메모리 장치의 레이아웃(layout)은 'T'자형 활성 영역(active region)(11)과, 게이트 전극(16) 즉, 워드 라인(word line)을 포함한다. 참조 번호 20은 상기 게이트 전극(16) 양측의 게이트 스페이서(gate spacer)를 나타낸다. 참조 번호 30a는 스토리지 전극 콘택홀(storage contact hole)을 나타내며, 참조 번호 30b는 비트 라인 콘택홀(bit line contact hole)을 나타낸다.
상술한 바와 같은 레이아웃을 갖는 반도체 메모리 장치의 스토리지 전극 콘택 저항 및 비트 라인 콘택 저항을 개선하는 방법은 다음과 같다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 저항 개선 방법은 먼저, 반도체 기판(10) 상에 활성 영역(11)과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성된다. 상기 소자격리막(12)은 예를 들어, 얕은 트렌치 격리(shallow trench isolation)이다.
셀 영역(cell region), 코아 영역(core region), 그리고 주변회로 영역(peripheral circuit region)에 웰(well)을 형성하기 위한 이온주입 공정, 필드 이온주입(field ion implantation) 공정, 그리고 문턱 전압 이온주입(threshold voltage ion implantation) 공정이 수행된다.
상기 웰 이온주입 공정의 도즈(dose)는 바람직하게 1E13 정도이며, n형 웰 내지 p형 웰의 프로젝션 레인지(projection range or implant range; Rp)는 1.0 내지 1.5 ㎛ 정도이다. 그리고, 상기 필드 이온주입 공정은 1E12 내지 1E13 정도의 도즈로 수행된다.
특히, 셀 영역에 있어서, 웰 이온주입 공정은 B(boron) 이온, 1.0E13 도즈, 그리고 400 keV 에너지 조건으로 수행된다. 그리고, 필드 이온주입 공정은 B 이온, 2.0E12 도즈, 그리고 100 keV 에너지 조건으로 수행된다. 또한, 상기 문턱 전압 조절 이온주입 공정은 BF2 이온, 1.05E13 도즈, 그리고 50 keV 에너지 조건으로 수행된다. 참조 번호 14는 p형 불순물 영역으로서, 셀 문턱전압 이온주입 영역을 나타낸다.
상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)이 예를 들어, 60Å 내지 80Å 두께 범위 내로 형성된다. 상기 게이트 산화막 상에 게이트 형성용 도전막이 증착된 후 패터닝(patterning) 되어 게이트 전극(16)이 형성된다.
상기 게이트 전극(16) 양측의 반도체 기판(10) 상에 트랜지스터의 소오스/드레인 영역을 형성하기 위한 저농도 n형(n-형) 불순물 이온이 주입된다. 여기서, 상기 n-형 불순물 이온은 예를 들어, 인(phosphorus) 이온으로서, 도즈는 1E13 내지 1.5E13 범위를 갖고, 에너지는 20keV 내지 50keV의 범위를 갖는다.
이때, 셀 문턱전압 이온주입 도즈와 n-형 소오스/드레인 이온주입의 도즈가 비슷한 경우, 상기 n-형 불순물 이온이 반도체 기판(10)의 표면층의 p형 불순물 이온과 결합하여 반도체 기판(10)의 표면층에 p형도 n형도 아닌 중성 영역(17)을 형성하게 된다.(도 3) 이 경우 도 1의 참조 번호 24a 및 참조 번호 24b로 나타낸 영역 즉, 상기 콘택홀(30a, 30b)을 제외한 게이트 스페이서(20) 양측의 활성 영역의 저항(R2, R4)이 증가되고, 따라서 직렬 저항(series resistance) R1 내지 R5 의 값이 증가되어 저항 페일(resistance fail)이 발생된다.
한편, 상기 n-형 불순물 이온주입 도즈가 증가되어 셀 문턱전압 이온주입 도즈를 극복한 경우 도 4에 도시된 바와 같이, 반도체 기판(10)의 표면층이 p형에서 n-형으로 전환된다. 결과적으로, n-형 소오스/드레인 영역(18)이 형성된다.
다음, 도 5를 참조하면, 상기 게이트 전극(16)을 포함하여 반도체 기판(10) 전면에 절연막이 증착 된다. 상기 절연막이 예를 들어, 에치 백(etch back) 공정으로 식각 되어 게이트 스페이서(20)가 형성된다. 여기서, 상기 게이트 스페이서(20) 식각 공정시 수행되는 과식각(overetch) 공정에 의해 게이트 스페이서(20) 양측의 반도체 기판(10)의 표면층의 일부가 식각 된다. 이는 소자가 축소되면서 상기 n-형 불순물 이온의 도즈 및 에너지가 감소 추세를 보이고 있는 현시점에서, 상기 반도체 기판(10)의 식각은 상기 n-형 소오스/드레인 영역(18)의 대부분을 제거하는 결과를 초래하게 된다. 상기 반도체 기판(10)의 식각 두께(t)는 약 200Å 정도가 된다.
따라서, 도 4에서와 같이, n-형 불순물 이온의 도즈의 증가로 n-형 소오스/드레인 영역(18)이 형성되었다 하더라도 상기 게이트 스페이서(20) 형성 공정시 대부분이 식각 되어 없어지게 된다. 이는 상기 중성 영역(17)과 마찬가지로 도 1의 직렬 저항 R1 내지 R5 의 값을 증가시켜 페일을 유발하게 된다.
이를 극복하기 위해서, 본 발명에서는 상기 게이트 스페이서(20) 형성 후, 도 6에 도시된 바와 같이, 게이트 스페이서(20) 양측의 반도체 기판(10) 상에 추가로 n-형 불순물 이온(21)을 주입하는 공정이 수행된다. 이때, 상기 n-형 불순물 이온(21) 주입시, 추가의 마스크 없이 게이트 스페이서(20)를 마스크로 사용하여 자기정렬로 이온주입 되므로, 고 에너지(high energy)의 사용이 어렵게 된다. 따라서, 상기 n-형 불순물 이온(21)은 인(P) 이온으로서 특히, 콘택 저항을 감소시키는 목적으로 1E12 내지 3E13 범위 내의 도즈 및 저에너지 예를 들어, 10keV 내지 50keV 범위 내의 에너지 조건으로 주입된다. 바람직하게, 상기 n-형 불순물 이온(21)은 5E12의 도즈 및 30keV의 에너지 조건으로 주입된다.
상기 추가의 n-형 불순물 이온주입 공정의 결과로, 저저항 콘택을 형성하기 위한 제 1 이온주입 영역(22)이 형성된다. 이와 같이, 추가의 n-형 불순물 이온주입 공정에 의해 상기 제 1 이온주입 영역(22)이 형성되므로, 게이트 스페이서(20) 형성 전에 수행되는 n-형 불순물 이온주입 공정의 결과로 중성 영역(17)이 형성되어도 최종 콘택 저항과는 무관하게 된다.
상기 게이트 스페이서(20) 형성 공정시 발생된 손상(damage)을 치유하기 위해서, 약 70Å 두께의 산화막(도면에 미도시) 형성 공정이 수행된 후, 반도체 기판(10) 전면에 약 70Å 두께의 실리콘 질화막(도면에 미도시)이 증착 된다. 상기 실리콘 질화막은 후속 콘택홀 형성 공정시 특히, 소자격리막(12)이 식각 되는 것을 방지하기 위해서 형성된다.
상기 실리콘 질화막 상에 층간절연막(30) 예를 들어, BPSG(borophospho silicate glass)막(30)이 8000Å의 두께로 증착 된다. 다음, 상기 BPSG막(30)에 대한 리플로우(reflow) 공정이 수행된다.
콘택홀 형성 마스크를 사용하여 상기 층간절연막(30)이 식각 되어 도 7 및 도 8에 각각 도시된 바와 같이, 스토리지 전극 콘택홀(30a) 및 비트 라인 콘택홀(30b)이 각각 형성된다.
상기 콘택홀(30a, 30b) 형성 공정에 있어서, 상기 게이트 스페이서(20) 형성 공정과 마찬가지로 과식각 공정이 수행된다. 그 결과로, 콘택홀(30a, 30b) 하부의 반도체 기판(10)의 표면층의 일부가 식각 된다. 이는 상기 저저항 콘택을 형성하기 위한 제 1 이온주입 영역(22)의 일부를 제거하게 되어 마찬가지로 콘택 저항 페일의 위험이 있게 된다.
따라서, 본 발명에서는 상기 콘택홀(30a, 30b) 형성 후, 추가로 상기 층간절연막(30)을 마스크로 사용하여 콘택홀(30a, 30b) 하부에 n-형 불순물 이온(31)이 주입된다. 그 결과로, 도 7 및 도 8에 각각 도시된 바와 같이, 상기 스토리지 전극 콘택홀(30a) 및 비트 라인 콘택홀(30b) 하부의 반도체 기판(10) 내에 각각 저저항 콘택을 형성하기 위한 제 2 이온주입 영역(32)이 형성된다. 상기 제 2 이온주입 영역(32)은 상기 제 1 이온주입 영역(22) 보다 상대적으로 깊게 즉, 제 1 이온주입 영역(22)의 하부에 형성된다.
여기서, 상기 n-형 불순물 이온(31)은 저저항 콘택 형성 뿐아니라 특히, 접합의 누설 전류(junction leakage current)를 감소시켜 소자의 리프레시(refresh) 특성을 개선하기 위한 목적으로 주입된다. 상기 제 2 이온주입 영역(32)은 제 1 이온주입 영역(22)과 달리, 상기 층간절연막(30)을 마스크로 사용하여 형성되므로 상기 n-형 불순물 이온(31)이 고 에너지로 주입될 수 있다. 따라서, 상기 n-형 불순물 이온(31)은 예를 들어, 인(P) 이온으로서 1E12 내지 1E14의 도즈 및 30keV 내지 150keV의 에너지 조건으로 주입된다. 바람직하게, 상기 제 n-형 불순물 이온(31)은 1.5E13의 도즈 및 80keV의 에너지 조건으로 주입된다.
한편, 상기 n-형 불순물 이온(31)이 주입되기 전에 또는 그 후에 있어서, 상기 콘택홀(30a, 30b)의 하부에 다른 n-형 불순물 이온이 상기 n-형 불순물 이온(31)보다 더 높은 도즈 및 더 낮은 에너지 예를 들어, 인(P) 이온, 5E12 내지 5E14 도즈, 그리고 10keV 내지 50keV의 에너지 조건으로 주입될 수 있다. 바람직하게, 상기 다른 n-형 불순물 이온은 2E13의 도즈 및 30keV의 에너지 조건으로 주입된다. 그러면, 상기 제 2 이온주입 영역(32) 보다 상대적으로 고농도이고, 상대적으로 얕은 제 3 이온주입 영역(도면에 미도시)이 형성된다. 상기 제 3 이온주입 영역의 위치는 상기 제 1 이온주입 영역(22)의 위치와 같거나 그 하부 즉, 상기 제 2 이온주입 영역(32)의 상부에 위치하게 된다. 상기 제 3 이온주입 영역은 상기 제 1 이온주입 영역(22)과 더불어 콘택 저항을 최소화하는 목적으로 형성된다.
마지막으로, 상기 콘택홀(30a, 30b)이 완전히 채워질 때까지 도전막 예를 들어, 폴리실리콘막이 증착 되고, 상기 폴리실리콘막이 에치 백 공정으로 식각 되어 도 9 및 도 10에 각각 도시된 바와 같이, 스토리지 전극 콘택 플러그(34a) 및 비트 라인 콘택 플러그(34b)가 각각 형성된다.
후속 공정으로, 도면에는 도시되지 않았으나, 상기 콘택 플러그(34a, 34b)가 형성된 반도체 기판(10) 전면에 층간절연막(도면에 미도시)이 형성된다. 이 층간절연막은 예를 들어, HTO(high temperature oxide)막으로서, 약 1000Å 두께로 증착 된다. 상기 층간절연막이 식각 되어 비트 라인 콘택 플러그(34b)와 비트 라인을 연결하기 위한 콘택홀이 형성되고, 이 콘택홀을 통해 상기 비트 라인 콘택 플러그(34b)와 전기적으로 접속되는 비트 라인이 형성된다.
다음, 상기 비트 라인이 형성된 반도체 기판(10) 전면에 층간절연막(도면에 미도시)으로서 산화막이 증착된 후, 이 층간절연막을 식각 하여 상기 스토리지 전극 콘택 플러그(34a)와 스토리지 전극을 전기적으로 연결하기 위한 콘택홀이 형성된다. 이 콘택홀을 통해 상기 스토리지 전극 콘택 플러그(34a)와 전기적으로 접속되는 스토리지 전극 즉, 커패시터 하부전극이 형성된다. 상기 커패시터 하부전극 상에 커패시터 유전막 및 플레이트 전극이 차례로 형성되어 메모리 커패시터(도면에 미도시)가 완성된다.
이어서, 반도체 기판(10) 전면에 층간절연막(도면에 미도시)이 형성된 후, 상호연결(interconnect)을 위한 금속 콘택(metal contact) 공정이 수행된다.
본 발명은 게이트 스페이서 형성 후 그리고 반도체 기판과의 전기적 접속을 위한 콘택홀 형성 후, 각각 저저항 콘택을 형성하기 위한 불순물 이온주입 공정을 추가함으로써, 콘택 형성시 콘택간 직렬 저항의 증가에 따른 저항 페일(resistance fail)을 방지할 수 있고, 접합 누설 전류(junction leakage current) 감소에 의해 소자의 리프레시(refresh) 특성을 개선할 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 도전 구조물(conductive structures)을 형성하는 단계;상기 도전 구조물을 포함하여 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막을 식각 하여 상기 도전 구조물의 양측벽에 절연 스페이서를 형성하는 단계;상기 도전 구조물 및 절연 스페이서를 마스크로 사용하여 상기 절연 스페이서 양측의 반도체 기판 상에 저저항 콘택(low resistance contact)을 형성하기 위한 제 1 불순물 이온을 주입하는 단계;상기 반도체 기판 전면에 층간절연막을 형성하는 단계;상기 층간절연막을 부분적으로 식각 하여 상기 제 1 불순물 이온이 주입된 영역의 일부가 노출되도록 콘택홀을 형성하는 단계;상기 층간절연막을 마스크로 사용하여 상기 콘택홀의 하부에 저저항 콘택을 형성하기 위한 제 2 불순물 이온을 주입하는 단계; 및상기 콘택홀을 도전 물질로 채워서 상기 반도체 기판과 전기적으로 접속되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 콘택 저항 개선 방법.
- 제 1 항에 있어서,상기 제 1 불순물 이온주입 단계 및 저농도 제 2 불순물 이온주입 단계는, P 이온, 1E12 내지 1E14 도즈, 10keV 내지 150keV의 에너지 조건으로 수행되는 반도체 장치의 콘택 저항 개선 방법.
- 제 2 항에 있어서,상기 제 1 불순물 이온주입 단계는, P 이온, 1E12 내지 3E13 도즈, 10keV 내지 50keV의 에너지 조건으로 수행되는 반도체 장치의 콘택 저항 개선 방법.
- 제 2 항에 있어서,상기 제 2 불순물 이온주입 단계는, P 이온, 1E12 내지 1E14 도즈, 30keV 내지 150keV의 에너지 조건으로 수행되는 반도체 장치의 콘택 저항 개선 방법.
- 제 1 항에 있어서,상기 제 2 불순물 이온주입에 의해 형성된 제 2 이온주입 영역은 상기 제 1 불순물 이온주입에 의해 형성된 제 1 이온주입 영역 보다 상대적으로 깊게 형성되고, 상기 제 2 이온주입 영역은 접합 누설 전류(junction leakage current)를 감소시키는 반도체 장치의 콘택 저항 개선 방법.
- 제 1 항에 있어서,상기 제 2 불순물 이온주입 후, 상기 콘택홀 하부에 상기 제 2 불순물 이온 보다 상대적으로 더 높은 도즈 및 더 낮은 에너지로 저저항 콘택을 형성하기 위한 제 3 불순물 이온을 주입하는 단계를 더 포함하는 반도체 장치의 콘택 저항 개선 방법.
- 제 1 항에 있어서,상기 제 2 불순물 이온주입 전에 상기 콘택홀 하부에 상기 제 2 불순물 이온 보다 상대적으로 더 높은 도즈 및 더 낮은 에너지로 저저항 콘택을 형성하기 위한 제 3 불순물 이온을 주입하는 단계를 더 포함하는 반도체 장치의 콘택 저항 개선 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제 3 불순물 이온주입 단계는, P 이온, 5E12 내지 5E14의 도즈, 그리고 10keV 내지 50keV의 에너지 조건으로 수행되는 반도체 장치의 콘택 저항 개선 방법.
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