CN113178391A - 沟槽型场效应晶体管及其形成方法 - Google Patents

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Abstract

本发明提供了一种沟槽型场效应晶体管及其形成方法。通过对第一接触孔进行扩大，从而可制备出尺寸较大的接触插塞，以提升器件的EAS性能。并且，本发明是在扩大第一接触孔之前执行离子注入工艺而形成离子注入区，使得所形成的离子注入区的面积能够被控制在较小范围内，避免对阱区的浓度造成影响，同时也防止离子注入区过于靠近栅极沟槽而影响器件的开关特性。

Description

沟槽型场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种沟槽型场效应晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，对器件的性能要求也在不断的提升。针对沟槽型场效应晶体管（例如，屏蔽栅场效应晶体管）而言，如何进一步提高其EAS性能也一直是本领域重点关注的一个问题。
具体而言，EAS（Energy Avalanche Stress），即，单脉冲雪崩能量，定义为单次雪崩状态下器件能够消耗的最大能量。在晶体管器件的工作过程中，源极和漏极会产生较大的电压尖峰，必须考虑器件的雪崩能量。EAS能力也是衡量晶体管器件的一个非常重要的参数。
发明内容
本发明的目的在于提供一种沟槽型场效应晶体管及其形成方法，以改善器件的EAS性能。
为解决上述技术问题，本发明提供一种沟槽型场效应晶体管的形成方法，包括：提供衬底，所述衬底中形成有栅极沟槽，所述栅极沟槽中填充有栅电极，在所述栅极沟槽的侧边衬底中形成有阱区，以及在所述衬底的顶表面上形成有层间介质层；执行第一刻蚀工艺，以在所述层间介质层中形成第一接触孔，所述第一接触孔位于所述阱区的上方；执行离子注入工艺，以通过所述第一接触孔在所述阱区中形成离子注入区；执行第二刻蚀工艺，以使所述第一接触孔的开口尺寸扩大，并使所述第一接触孔的底部向下延伸至所述离子注入区而构成第二接触孔；以及，在所述第二接触孔中填充导电材料，以形成接触插塞。
可选的，所述离子注入区和紧邻的栅极沟槽之间的距离大于等于0.08μm。
可选的，所述离子注入区的最大宽度尺寸大于等于所述第二接触孔的底部的宽度尺寸。
可选的，所述离子注入区的侧边界相对于第一接触孔底部的侧边界横向扩展大于等于0.1μm。
可选的，所述第一接触孔的开口单侧扩展的宽度尺寸小于等于0.3μm，以形成所述第二接触孔。
可选的，执行所述第一刻蚀工艺的方法包括：在所述层间介质层中形成图形化的掩模层，所述掩模层中开设有多个开口；以及，以所述掩模层为掩模执行所述第一刻蚀工艺，以部分或全部去除所述层间介质层中对应在所述开口内的部分。
可选的，执行所述第二刻蚀工艺的方法包括：第一次刻蚀过程，用于刻蚀所述层间介质层，以使所述第一接触孔的开口尺寸增大；以及，第二次刻蚀过程，用于对暴露在所述第一接触孔底部的衬底进行刻蚀，并刻蚀至所述离子注入区，以形成所述第二接触孔。
可选的，所述层间介质层的形成方法包括：在制备所述阱区之前，形成第一介质层；在制备所述阱区之后，依次形成第二介质层和第三介质层；其中，所述第三介质层的材料在预定条件具有流动性，以使所述第三介质层具有平整的顶表面。
可选的，所述沟槽型场效应晶体管为屏蔽栅场效应晶体管。
本发明还提供了一种沟槽型场效应晶体管，其具体采用如上所述的形成方法制成而成。
本发明提供的沟槽型场效应晶体管及其形成方法中，在形成第一接触孔之后，还进一步扩大第一接触孔的开口尺寸以形成尺寸较大的第二接触孔，从而可基于较大尺寸的第二接触孔相应的制备出尺寸较大的接触插塞，如此，以提升器件的EAS性能。并且，本发明是在扩大第一接触孔之前执行离子注入工艺而形成离子注入区，使得所形成的离子注入区的面积能够被控制在较小范围内，避免对阱区的浓度造成影响，同时也防止离子注入区过于靠近栅极沟槽而影响器件的开关特性。即，本发明提供的形成方法，可以在提高器件的EAS性能的基础上，避免对器件的其他性能（例如，开关特性）造成不利。
附图说明
图1为一种沟槽型场效应晶体管在其制备接触孔时的结构示意图。
图2为本发明一实施例中的沟槽型场效应晶体管的形成方法的流程示意图。
图3-图7为本发明一实施例中的沟槽型场效应晶体管在其制备过程中的结构示意图。
其中，附图标记如下：10/100-衬底；11/110-栅极沟槽；210-屏蔽电极；22/220-栅电极；30/300-阱区；31/310-离子注入区；400-源区；500-层间介质层；510-第一介质层；520-第二介质层；530-第三介质层；50a-接触孔；500a-第一接触孔；500b-第二接触孔；600-掩模层；700-接触插塞。
具体实施方式
本发明的核心思路在于，通过增大阱区的接触插塞的尺寸，以提高晶体管器件的EAS性能。具体可参考图1所示，沟槽型场效应晶体管包括：形成在衬底10中的栅极沟槽11，所述栅极沟槽11中填充有栅电极22，在所述栅极沟槽11的侧边衬底中形成有阱区30。以及，所述阱区30所对应的区域还形成有接触孔50a，所述接触孔50a用于容纳导电材料以构成接触插塞，进而可通过所述接触插塞电性连接所述阱区30。
继续参考图1所示，通过增大所述接触孔50a的开口尺寸，即可相应的增大接触插塞的尺寸。通常而言，在往所述接触孔50a内填充导电材料之前，还会执行离子注入工艺，以在所述接触孔50a的底部中形成重掺杂的离子注入区31，通过所述离子注入区31实现与所述接触插塞的欧姆接触，降低接触插塞与阱区之间的接触电阻。
然而，在将所述接触孔50a的尺寸增大后，此时注入形成的离子注入区31的面积也会随之扩大，从而容易对阱区30内的离子浓度造成影响，尤其是在所述离子注入区31与栅极沟槽11之间的间隔较小时，将会进一步影响器件的阈值电压，导致器件的性能不稳定。
为此，本发明提供了一种沟槽型场效应晶体管的形成方法，其可以在增大接触插塞的尺寸以改善器件的EAS性能的基础上，克服较大尺寸的接触插塞所带来的阈值电压不稳定的这一问题。或者说，本发明提供的形成方法，使得通过增大接触插塞以改善器件的EAS性能的方式得以实现。
具体可参考图2所示，本发明一实施例中的沟槽型场效应晶体管的形成方法可包括如下步骤。
步骤S100，提供衬底，所述衬底中形成有栅极沟槽，所述栅极沟槽中填充有栅电极，在所述栅极沟槽的侧边衬底中形成有阱区，以及在所述衬底的顶表面上形成有层间介质层。
步骤S200，执行第一刻蚀工艺，以在所述层间介质层中形成第一接触孔，所述第一接触孔位于所述阱区的上方。
步骤S300，执行离子注入工艺，以通过所述第一接触孔在所述阱区中形成离子注入区。
步骤S400，执行第二刻蚀工艺，以使所述第一接触孔的开口尺寸扩大，并使所述第一接触孔的底部向下延伸至所述离子注入区而构成第二接触孔。
步骤S500，在所述第二接触孔中填充导电材料，以形成接触插塞。
以下结合图3-图7和具体实施例对本发明提出的沟槽型场效应晶体管及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。其中，图3-图7为本发明一实施例中的沟槽型场效应晶体管在其制备过程中的结构示意图。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
在步骤S100中，具体参考图3所示，提供衬底100，所述衬底100中形成有栅极沟槽110，所述栅极沟槽110中填充有栅电极220，在所述栅极沟槽110的侧边衬底中形成有阱区300。以及，在所述衬底100的顶表面上形成层间介质层500，所述层间介质层500覆盖所述栅电极220。
本实施例中，所制备的沟槽型场效应晶体管例如为屏蔽栅场效应晶体管，此时，所述栅极沟槽110中还填充有屏蔽电极210，所述屏蔽电极210位于所述栅电极220的下方，并且所述屏蔽电极210和所述栅电极220相互电性隔离。其中，所述栅电极220和所述屏蔽电极210的材料可均包括多晶硅。此外，所述衬底100中还设置有源极连接沟槽，所述源极连接沟槽中的屏蔽电极与栅极沟槽110中的屏蔽电极电性连接，并在后续工艺中通过在所述源极连接沟槽上形成接触插塞，以电性引出源极连接沟槽中的屏蔽电极。
进一步的，在所述屏蔽电极210的外侧壁上还设置有第一氧化层，即，所述第一氧化层形成在栅极沟槽110的内壁上，以使所述屏蔽电极210和栅极沟槽110的内壁分隔。其中，所述第一氧化层可设置为具有较大厚度，以保障器件的耐压性能。以及，在所述栅电极220的外侧壁上设置有第二氧化层（即，栅极氧化层），所述第二氧化层形成在栅极沟槽110的内壁上。其中，所述第二氧化层的厚度可根据所形成的晶体管器件的阈值电压等相关性能而对应设置。
本实施例中，可以优先在衬底100中形成栅极沟槽110、并在所述栅极沟槽110a中依次形成屏蔽电极210和栅电极220之后，再在所述栅极沟槽110的侧边衬底中形成阱区300。
具体的，所述阱区300采用离子注入工艺形成，其离子掺杂剂量例如为7E12cm-3~9E12cm-3。以及，在执行所述离子注入工艺后，还利用推阱工艺使注入的离子均匀扩散以形成所述阱区300，所述推阱工艺具体可以为高温推阱工艺。其中，所述阱区300的底部边界不低于所述栅电极220的底部位置，所述阱区300的侧边界扩散至所述栅极沟槽110的侧壁。
可选的方案中，所述衬底100中形成有多个栅极沟槽110，并且相邻的栅极沟槽110之间的衬底区域中形成有所述阱区300。可以认为，相邻的栅极沟槽110所对应的晶体管器件即共用一个阱区300。
进一步的，在形成所述阱区300之后，还包括：在所述栅极沟槽110的侧边衬底中形成源区400，所述源区400位于所述阱区300的上方。
继续参考图3所示，形成在衬底顶表面上的层间介质层500为多层堆叠设置，包括：第一介质层510、第二介质层520和第三介质层530。其中，所述第一介质层510的材料可包括氧化硅，其例如可采用氧化工艺或者沉积工艺形成。所述第二介质层520的材料也可包括氧化硅，其具体可采用化学气相沉积工艺形成。以及，所述第三介质层530的材料可在预定条件下具有流动性，例如所述第三介质层530的材料可包括硼磷硅玻璃（BPSG），其具体可采用涂覆工艺形成，或者也可采用沉积工艺并结合回流工艺形成。
本实施例中，所述第一介质层510在制备所述栅电极220之后、制备所述阱区300之前形成在所述衬底的顶表面上。具体而言，在形成所述栅电极220之后形成所述第一介质层510，之后在所述第一介质层510的保护下执行离子注入工艺以形成所述阱区300和所述源区400，通过所述第一介质层510的间隔保护避免了离子注入对衬底表面造成损伤。
以及，在形成所述阱区300和所述源区400之后，依次形成所述第二介质层520和所述第三介质层530。其中，所述第三介质层530的材料在预定条件下具有流动性，从而可使所形成的第三介质层530具有平整的顶表面。具体的，所述第三介质层530的材料可以在涂覆过程中具有流动性，从而可采用涂覆工艺将材料旋涂在衬底表面上，以形成所述第三介质层530。或者，可优先采用沉积工艺在衬底表面上沉积材料层，接着通过高温回流工艺（温度例如高于800℃）使沉积的材料层回流，以形成顶表面平整的第三介质层530。
在步骤S200中，具体参考图4所示，执行第一刻蚀工艺，以在所述层间介质层500中形成第一接触孔500a，所述第一接触孔500a位于所述阱区400的上方。所述第一接触孔500a的形成位置即对应于最终形成的接触孔的位置。
其中，执行所述第一刻蚀工艺以形成所述第一接触孔500a的方法可包括：在所述层间介质层500上形成图形化的掩模层600，所述掩模层600中开设有多个开口；接着，以所述图形化的掩模层600为掩模执行所述第一刻蚀工艺，通过所述第一刻蚀工艺，可部分或全部去除所述层间介质层500中对应在所述开口中的部分。
例如，可使暴露于所述开口中的层间介质层500仅部分被去除，此时，所述第一接触孔500a未贯穿所述层间介质层500，而使第一接触孔500a的底部停止在第一介质层510中。或者，可使所述层间介质层500中暴露于所述开口的部分完全被去除，此时，所述第一接触孔500a即贯穿所述层间介质层500，并可使所述第一接触孔500a的底部停止于衬底的顶表面。本实施例中，所述第一接触孔500a贯穿所述层间介质层500，并可使所述第一接触孔500a的底部停止于衬底的顶表面，如此，以利于精确控制后续的离子注入工艺，使得注入形成的重掺杂区的区域集中在预定位置。
在步骤S300，具体参考图5所示，执行离子注入工艺，以通过所述第一接触孔500a在所述阱区300中形成离子注入区310。
需要说明的是，由于所述离子注入区310是基于尺寸较小的第一接触孔500a而对应形成的，从而可控制所述离子注入区310的横向宽度尺寸不会过大而靠近栅极沟槽110，避免了所形成的离子注入区310对晶体管器件的开关性能造成影响。此外，所述离子注入区310的制备过程是在阱区300的推阱工艺之后、及第三介质层530的高温回流工艺之后，避免了所述离子注入区310在高温制程中发生扩散，从而进一步防止对阱区300的离子掺杂浓度造成影响，并保证了低阻值的欧姆接触。
具体而言，通过所述第一接触孔500a形成所述离子注入区310时，可使所述离子注入区310的最大横向宽度尺寸可大于所述第一接触孔500a底部的横向宽度尺寸，以使得所述离子注入区310仍能够满足后续扩大之后的接触孔。并且，还可使所述离子注入区310的侧边界相对于第一接触孔500a底部的侧边界横向扩展的尺寸大于等于0.1μm，实现了对所形成的离子注入区310的面积的有效控制。
进一步的，所述离子注入区310和紧邻的栅极沟槽110之间的距离D可大于等于0.08μm，即，所述离子注入区310最靠近栅极沟槽110的边界至所述栅极沟槽110最靠近离子注入区310的边界之间的距离大于等于0.08μm，以确保离子注入区310不会对栅极沟槽110侧边的沟道区域造成影响。更进一步的，可使所述离子注入区310和紧邻的栅极沟槽110之间的距离D进一步大于等于0.1μm。
进一步的，所述离子注入区310的掺杂类型和所述阱区300的掺杂类型相同，并且所述离子注入区310的离子浓度高于所述阱区300的离子浓度而构成重掺杂区（例如，所述离子注入区310的掺杂剂量大约为E15 cm-3的量级）。以及，所述离子注入区310的注入深度可根据最终形成的接触孔的深度而对应调整，具体可通过控制所述离子注入工艺的注入能量而调整所述离子注入区310的注入深度。
在步骤S400中，具体参考图6所示，执行第二刻蚀工艺，以使所述第一接触孔的开口尺寸扩大，并使所述第一接触孔的底部向下延伸至所述离子注入区310以构成第二接触孔500b。
具体的，所述第二刻蚀工艺例如是无掩模的回刻蚀工艺。本实施例中，所述第二刻蚀工艺具体包括：第一次刻蚀过程和第二次刻蚀过程。
其中，所述第一次刻蚀过程用于刻蚀所述层间介质层500，使得所述第一接触孔的开口尺寸增大预定尺寸，此时所述第一接触孔的底部仍停止于衬底的顶表面，并使暴露于所述第一接触孔内的衬底的面积增大。本实施例中，所述第一接触孔的开口单侧扩展的宽度尺寸小于等于0.3μm，以形成所述第二接触孔500b。此处所述的开口单侧扩展0.3μm，例如可指代顶部的开口单侧扩展0.3μm或者底部的开口单侧扩展0.3μm。即，所述第一接触孔的顶部开口尺寸单侧扩展0.3μm，或者将所述第一接触孔的底部开口尺寸单侧扩展0.3μm。更具体的，可使所述第一接触孔的开口单侧扩展小于等于0.15μm。
以及，所述第二次刻蚀过程用于对暴露在所述第一接触孔底部的衬底进行刻蚀，并刻蚀至所述离子注入区310，进而可暴露出所述离子注入区310。本实施例中，可使刻蚀后形成的第二接触孔500b的底部不低于所述离子注入区310具有最大横向宽度尺寸的高度位置。
具体的应用中，例如是利用第一次刻蚀过程刻蚀所述层间介质层的氧化硅材料，以及利用第二次刻蚀过程刻蚀衬底的硅材料。
此外，扩大后形成的第二接触孔500b的底部的宽度尺寸可小于等于所述离子注入区310的最大横向宽度尺寸，以使所述第二接触孔500b的底部均对应有所述离子注入区310。即，所述离子注入区310的侧边界相对于扩大前形成的第一接触孔的侧边界横向扩展第一尺寸，并使所述第一接触孔的开口横向扩展第二尺寸而形成第二接触孔500b，所述第二尺寸可小于等于所述第一尺寸，如此，以使扩大后形成的第二接触孔500b的底部均对应有所述离子注入区310。
在步骤S500中，具体参考图7所示，在所述第二接触孔500b中填充导电材料，以形成接触插塞700。此时，所述接触插塞700的底部即与重掺杂的离子注入区310形成低阻值的欧姆接触。
应当认识到，基于较大尺寸的第二接触孔500b，相应的可以形成较大尺寸的接触插塞600，而通过增大所述接触插塞600的尺寸即有利于增加产品过电流能力，进而提高产品EAS能力。
基于如上所述的形成方法，以下对基于该形成方法而制备出的沟槽型场效应晶体管进行说明，具体可参考图7所示，包括：衬底100、形成在所述衬底100上的层间介质层500、以及贯穿所述层间介质层500并延伸衬底内的接触插塞700。
其中，所述衬底100中形成有栅极沟槽110，所述栅极沟槽110内具有栅电极220，所述栅极沟槽110的侧边衬底中具有阱区300，并在所述阱区300中设置有离子注入区310。所述接触插塞700的底部即延伸至所述离子注入区310，以和所述离子注入区310连接。
需要说明的是，由于所述离子注入区310是基于开口尺寸较小的第一接触孔形成的，因此所述离子注入区310的宽度尺寸和扩大后的第一接触孔（即，第二接触孔）的宽度尺寸将更加接近。当然，具体的实施例中，可使所述离子注入区310的宽度尺寸仍大于等于所述接触插塞700的底部的宽度尺寸，以使得接触插塞700的底部均连接至所述离子注入区310。
下面通过一示例对扩大接触插塞的尺寸以提高器件的EAS性能进行说明。例如，当接触插塞的宽度尺寸仅为0.33μm时，器件的过电流的电流峰值大约为12A，其EAS的能量大约为40mj；然而，当接触插塞的宽度尺寸扩大至0.6μm时，器件的过电流的电流峰值可达到大约21A，其EAS的能量大约为117mj。显然，通过扩大接触插塞的尺寸，使得晶体管器件的EAS性能得到了较大的提升。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第 二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。

Claims (10)

1.一种沟槽型场效应晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有栅极沟槽，所述栅极沟槽中填充有栅电极，在所述栅极沟槽的侧边衬底中形成有阱区，以及在所述衬底的顶表面上形成有层间介质层；
执行第一刻蚀工艺，以在所述层间介质层中形成第一接触孔，所述第一接触孔位于所述阱区的上方；
执行离子注入工艺，以通过所述第一接触孔在所述阱区中形成离子注入区；
执行第二刻蚀工艺，以使所述第一接触孔的开口尺寸扩大，并使所述第一接触孔的底部向下延伸至所述离子注入区而构成第二接触孔；以及，
在所述第二接触孔中填充导电材料，以形成接触插塞。
2.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述离子注入区和紧邻的栅极沟槽之间的距离大于等于0.08μm。
3.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述离子注入区的最大宽度尺寸大于等于所述第二接触孔的底部的宽度尺寸。
4.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述离子注入区的侧边界相对于第一接触孔底部的侧边界横向扩展的宽度尺寸大于等于0.1μm。
5.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述第一接触孔的开口单侧扩展的宽度尺寸小于等于0.3μm，以形成所述第二接触孔。
6.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，执行所述第一刻蚀工艺的方法包括：
在所述层间介质层中形成图形化的掩模层，所述掩模层中开设有多个开口；以及，
以所述掩模层为掩模执行所述第一刻蚀工艺，以部分或全部去除所述层间介质层中对应在所述开口内的部分。
7.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，执行所述第二刻蚀工艺的方法包括：
第一次刻蚀过程，用于刻蚀所述层间介质层，以使所述第一接触孔的开口尺寸增大；以及，
第二次刻蚀过程，用于对暴露在所述第一接触孔底部的衬底进行刻蚀，并刻蚀至所述离子注入区，以形成所述第二接触孔。
8.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述层间介质层的形成方法包括：在制备所述阱区之前，形成第一介质层；在制备所述阱区之后，依次形成第二介质层和第三介质层；
其中，所述第三介质层的材料在预定条件具有流动性，以使所述第三介质层具有平整的顶表面。
9.如权利要求1所述的沟槽型场效应晶体管的形成方法，其特征在于，所述沟槽型场效应晶体管为屏蔽栅场效应晶体管。
10.一种采用如权利要求1-9任一项所述的形成方法制备的沟槽型场效应晶体管，包括：
衬底，所述衬底中形成有栅极沟槽，所述栅极沟槽内具有栅电极，所述栅极沟槽的侧边衬底中具有阱区，并在所述阱区中设置有离子注入区；
层间介质层，形成在所述衬底上；以及，
接触插塞，贯穿所述层间介质层并延伸至所述离子注入区，以和所述离子注入区连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023812A (zh) * 2021-10-20 2022-02-08 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000020742A (ko) * 1998-09-23 2000-04-15 윤종용 반도체 장치의 콘택 저항 개선 방법
US6660604B1 (en) * 2002-07-18 2003-12-09 Hynix Semiconductor Inc. Method of forming double junction region and method of forming transfer transistor using the same
KR20050114989A (ko) * 2004-06-02 2005-12-07 주식회사 하이닉스반도체 반도체 소자의 모스 트랜지스터 제조 방법
CN110911281A (zh) * 2019-11-29 2020-03-24 中芯集成电路制造(绍兴)有限公司 具有沟槽型栅极的半导体器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000020742A (ko) * 1998-09-23 2000-04-15 윤종용 반도체 장치의 콘택 저항 개선 방법
US6660604B1 (en) * 2002-07-18 2003-12-09 Hynix Semiconductor Inc. Method of forming double junction region and method of forming transfer transistor using the same
KR20050114989A (ko) * 2004-06-02 2005-12-07 주식회사 하이닉스반도체 반도체 소자의 모스 트랜지스터 제조 방법
CN110911281A (zh) * 2019-11-29 2020-03-24 中芯集成电路制造(绍兴)有限公司 具有沟槽型栅极的半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023812A (zh) * 2021-10-20 2022-02-08 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet器件及其制作方法
CN114023812B (zh) * 2021-10-20 2023-08-22 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet器件及其制作方法

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