KR20000017211A - 플러그 제조 방법 - Google Patents

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KR20000017211A
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나가오까고우지로
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이데이 노부유끼
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Abstract

양호한 구조로 미세한 플러그를 제조할 수 있고, 찌꺼기(scum)를 줄일 수 있으며, 플러그 제조 공정을 간단하게 할 수 있는 플러그 제조 방법은, Si 기판 상에 층간 절연막을 형성하고 그 층간 절연막 내에 컨택트 홀을 형성한다. 컨택트 홀의 하면 및 측벽을 또한 덮도록, 층간 절연막 상에 Ti/TiN막 형태의 밀착층을 형성한다. 퇴적 챔버 내의 전체 표면 상에 W막을 형성한 후, 강한 환원 특성(strong reducing property)을 나타내는 ClF3가스를 에칭 가스로서 퇴적 챔버 내로 공급하고, ClF3가스에 의한 가스 에칭을 이용하는 에치백 처리에 의해 W막 및 밀착층을 부분적으로 제거한다. 그 결과, 컨택트 홀 내측에, 기초막으로서의 말착층 상에 퇴적된 W로 이루어진 컨택트 플러그가 형성된다.

Description

플러그 제조 방법{PLUG FABRICATING METHOD}
본 발명은 플러그 제조 방법에 관한 것으로, 특히 텅스텐으로 이루어진 접속 홀 플러그 및 컨택트 플러그의 제조에 적용하기 적합한 플러그 제조 방법에 관한 것이다.
최근에, 반도체 디바이스의 미세화가 진행됨에 따라, 반도체 디바이스의 제조시 배선이 점점 다층화되고 있다. 그 결과, 접속 홀 플러그 및 컨택트 플러그(이후, 컨택트 플러그라 총칭함)의 제조 공정 단계가 증가하여, 반도체 디바이스의 제조 공정이 점점 복잡해지고 있다.
이하, 컨택트 플러그의 제조 공정에 대하여 구체적으로 설명한다.
도 1에 나타낸 바와 같이, Si 기판(101) 상에 SiO2의 층간 절연막(102)을 형성한 후, 이 층간 절연막(102) 상에 미리 정해진 구조의 레지스트 패턴(도시하지 않음)을 형성한다. 그 후, 레지스트 패턴을 마스크로서 이용하여, 층간 절연막(102)을 반응성 이온 에칭(RIE)으로 에칭하여, 컨택트 홀(103)을 형성한다. 그 후, 레지스트 패턴을 제거한다. 다음에, 컨택트 홀(103)의 측벽 및 하면을 또한 덮도록, 층간 절연막(102) 상에 티타늄(Ti)막 및 질화 티타늄(TiN)막을 순차적으로 형성하여, Ti/TiN의 밀착층(104)을 형성한다. 그 후, 퇴적 챔버(도시하지 않음) 내에서, 블랭킷 텅스텐 화학 기상 증착(blanket W-CVD)에 의해 층간 절연막(102)의 전면 상에 W막(105)을 형성하여, 컨택트 홀(103)의 내측을 매립한다.
다음에, 도 2에 나타낸 바와 같이, Si 기판(101)을 에칭 챔버(도시하지 않음) 내로 이동하여, 6불화 유황(sulfur hexafluoride; SF6) 가스를 에칭 가스로서 이용한 RIE에 의한 에치백으로 W막(105)을 부분적으로 제거한다.
다음에, 도 3에 나타낸 바와 같이, 밀착층(104)을 에치백에 의해 부분적으로 제거하여, Cl2를 에칭 가스로서 이용하는 RIE에 의해 층간 절연막(102)의 상면을 노출시킨다. 그 결과, 컨택트 홀(103) 내측에, 기초막으로서의 Ti/TiN 컨택트층 상에 퇴적된 W의 컨택트 플러그(106)가 형성된다.
그러나, 이러한 종래의 컨택트 플러그 제조 공정은 다음과 같은 문제점을 내포한다. 즉, 상기한 바와 같이, 컨택트 플러그(106)를 형성했을 때, 블랭킷 W-CVD에 의해 W막(105)을 형성하기 전에 Ti/TiN막과 같은 밀착층(104)이 형성되어야만 한다. 또한, 밀착층(104)으로서는 상기한 Ti/TiN막에 한정되지 않고, 실제 이용하는 공정에 따라 다양한 종류의 구성이 이용될 수 있다. 따라서, 이러한 다양한 종류의 밀착층의 구성 중 어느 하나에 대응하면서, W막 및 밀착층을 포함하는 복수의 층들에 대해 에치백 처리를 행해야 한다.
또한, 본 발명자의 식견에 따르면, 밀착층(104)을 에칭할 때, 에칭 챔버 내의 잔류 플루오르(F)의 영향 때문에 도 2에 나타낸 바와 같이 불화 티타늄과 같은 화학 반응 생성물(107)이 생성되어, 불필요하게 남게 된다. TiFx와 같은 이들 반응 생성물(107)은 도 3에 나타낸 바와 같이 층간 절연막(102) 상에 에칭 찌꺼기(108)의 발생을 초래하며, 에칭 찌꺼기(108)는 상층에 형성된 배선의 신뢰성을 저하시킨다.
또한, 컨택트 플러그(106)를 형성할 때, W막(105)을 퇴적하는 단계, 즉 컨택트 홀(103) 내측에 W를 매립하는 단계, 및 W막(105)의 에치백 단계에서 서로 다른 챔버들이 사용되었다. 따라서, 컨택트 플러그의 제조 공정은 필연적으로 복잡하게 되었다.
따라서, 본 발명의 목적은 양호한 구조로 미세한 플러그를 제조할 수 있고, 플러그의 제조 중에 생성된 찌꺼기를 줄일 수 있으며, 상층에 형성된 배선의 신뢰성을 향상시킬 수 있는 플러그 제조 방법을 제공함에 있다.
본 발명에 따르면, 플러그 제조 방법은:
기판 상의 절연막 내에 개구를 형성하는 단계;
도전막을 형성하여 개구를 매립하는 단계; 및
적어도 3불화 염소(chlorine trifluoride) 가스를 함유하는 에칭 가스를 이용하여 처리되는 에치백 처리에 의해, 상기 도전막을 부분적으로 제거하여 상기 개구 내측에 상기 도전막을 남기는 단계를 포함한다.
본 발명에서는, 플러그 제조 공정을 간단화하기 위해, 도전막의 에치백 처리가 도전막을 형성하기 위한 퇴적 챔버 내에서 통상 실시된다. 또한, 본 발명에서, 퇴적 챔버 내에 형성된 도전막의 에치백 처리는 동일한 퇴적 챔버 내에서 연속적으로 실시되는 것이 바람직하다.
본 발명에서는, 다층 배선을 형성하기 위해, 배선이 통상 도전층의 에치백 처리 후에 개구 내측의 도전막과 접속하여 형성된다.
본 발명에서는, 도전막이 화학 기상 증착(CVD)에 의해 형성되는 것이 바람직하다. 구체적으로, 텅스텐으로 도전막을 형성한 경우, 블랭킷 텅스텐 화학 기상 증착이 이용된다.
본 발명에 따른 상기 요약된 구성을 갖는 플러그 제조 방법에 따르면, 도전막의 에칙백 처리에 대하여 적어도 3불화 염소를 함유하는 에칭 가스를 이용함으로써, 에칭 찌꺼기가 감소될 수 있다.
상기 및 그 외의 본 발명의 목적, 특징 및 이점은 첨부된 도면과 연관되는 다음과 같은 상세한 설명으로부터 쉽게 알 수 있게 될 것이다.
도 1은 종래의 컨택트 플러그의 제조 방법을 설명하는 단면도.
도 2는 종래의 컨택트 플러그의 제조 방법 및 그에 대한 문제점을 설명하는 단면도.
도 3은 종래의 컨택트 플러그의 제조 방법 및 그에 대한 문제점을 설명하는 단면도.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 컨택트 플러그의 제조 방법을 설명하는 단면도.
도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 컨택트 플러그의 제조 방법을 설명하는 단면도.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 컨택트 플러그의 제조 방법을 설명하는 단면도.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 컨택트 플러그의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 컨택트 플러그의 제조 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : Si 기판
2, 11 : 층간 절연막
3 : 레지스트층
4 : 컨택트 홀
5 : 밀착층
6 : W막
7, 13 : 컨택트 플러그
12 : 다결정 Si막
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 본 발명의 실시예들을 도시하는 모든 도면에서, 동일하거나 동등한 부분에는 공통의 참조 번호를 병기한다.
우선, 본 발명의 제1 실시예에 따른 컨택트 플러그 제조 방법을 설명한다.
도 4a 내지 도 6b는 제1 실시예에 따른 컨택트 플러그 제조 방법을 나타낸다.
제1 실시예에 따른 컨택트 플러그 제조 방법에서는, 우선 도 4a에 나타낸 바와 같이, SiO2의 층간 절연막(2)을 매엽식(sheet-type) 플라즈마 CVD 장치(도시하지 않음)로 Si막(1) 상에 형성한다. 층간 절연막(2)의 두께는 예를 들면 600nm이다. 층간 절연막(2)을 형성하기 위한 전형적인 CVD 조건은: 테트라에톡시실란(TEOS, Si(O-C2H5)4) 가스, 헬륨(He) 가스 및 산소(O2) 가스를 처리 가스로서 사용하고, 이들의 유량(flow rate)을 각각 950 sccm, 550 sccm 및 850 sccm으로 하며, 압력을 665 Pa로 하고, 기판 가열 온도를 400℃로 하며, RF 전력을 600 W로하고, LF 전력을 150 W로 한다.
다음에 도 4b에 나타낸 바와 같이, 전체 표면 상에 레지스트층(3)을 도포한 후, 예를 들면 엑시머 스토퍼에 의해 예를 들면 0.3 ㎛의 직경을 갖는 컨택트 홀 패턴을 형성한다. 그 후, 패터닝된 레지스트층(3)을 마스크로서 이용하여, 예를 들면 RIE에 의해 층간 절연막(2)을 에칭하여 Si 기판(1)의 표면을 노출시킴으로써, 층간 절연막(2) 내에 컨택트 홀(4)을 형성한다. 그 후, 레지스트층(3)을 제거한다.
다음에 도 5a에 나타낸 바와 같이, 예를 들면 롱-드로우(lon-throw) 스퍼터링을 이용하여, 컨택트 홀(4)의 하면 및 측벽도 덮도록 층간 절연막(2)의 전체 표면 상에 Ti막과 TiN막을 순차적으로 형성함으로써 , Ti/TiN막 형태의 밀착층(5)을 형성한다. Ti막의 두께는 예를 들면 10 nm이고, TiN막의 두께는 40 nm이다.
다음에 도 5b에 나타낸 바와 같이, Si 기판(1)을 퇴적 챔버(도시하지 않음) 내로 이동한 후, 예를 들면 블랭킷 W-CVD에 의해 밀착층(5) 상에 W막(6)을 형성한다. W막의 두께는 예를 들면 600 nm이다. W막(6)의 전형적인 CVD 조건은: WF6가스 및 수소(H2) 가스를 처리 가스로서 이용하고, 그들의 유량을 각각 80 sccm 및 1000 sccm으로 하며, 아르곤(Ar) 가스를 캐리어 가스로서 이용하고, 그 유량을 500 sccm으로 하며, 압력을 10600 Pa로 하고, 기판 가열 온도를 450℃로 한다.
W막(6)을 형성한 후, W막(6)을 형성하는 데 사용되는 퇴적 챔버 내로 ClF3가스를 공급한다. ClF3가스는 높은 환원 특성을 갖는다. ClF3가스를 에칭 가스로서 이용하여, 도 6a에 나타낸 바와 같이 에치백 처리에 의해 W막(6) 및 밀착층(5)을 순차적으로 부분 제거한다. 전형적인 에치백 조건은: ClF3가스의 유량을 500 sccm으로 하고, 압력을 133 Pa로 하며, 기판 가열 온도를 250℃로 하고, 에칭 시간을 60초로 한다. 이 경우, SiO2는 ClF3가스에 의해 거의 에칭되지 않는다. 따라서, 층간 절연막(2) 상의 화학 반응 생성물만이 제거될 수 있으며, 층간 절연막(2) 상에는 찌꺼기가 남지 않는다.
이들 단계를 통해, 기초막로서의 밀착층(5) 상에 퇴적된 W로 이루어진 컨택트 플러그(7)가 도 6b에 나타낸 바와 같이 컨택트 홀(4) 내측에 형성된다.
이들 단계를 통해 준비된 샘플을 이용하여, 층간 절연막(11) 상의 찌꺼기를 평가하였다. 그 결과, 찌꺼기는 발견되지 않았고, 컨택트 플러그가 양호하게 형성된 것을 확인하였다. 또한, 플러그 손실은 Si 기판(1) 상의 컨택트 플러그의 단부 및 중앙부에서 100 nm 이하이였다.
컨택트 플러그(7)을 형성한 후에 배선을 형성하는 경우, 예를 들면 스퍼터링에 의해 층간 절연막(2)의 전체 표면 상에 Al막(도시하지 않음)을 형성하고, 다음에 적어도 컨택트 플러그에 접속되는 배선 형태로 패터닝하여, Al 배선(도시하지 않음)을 제조한다. 그 후, 상술한 바와 마찬가지로, 층간 절연막, 컨택트 홀( 접속 홀), Al막 등을 제조하는 단계를 반복하여 다층 배선을 제조한다. 따라서, 원하는 반도체 디바이스가 얻어진다.
상술한 바와 같이, 제1 실시예에 따르면, 높은 환원 특성을 나타내는 ClF3가스가 가스 에칭에 의한 에치백 처리를 위한 에칭 가스로서 이용되기 때문에, 에칭 찌꺼기가 감소될 수 있다. 따라서, 상층에 형성된 배선에 에칭 찌꺼기의 악영향이 없고, 배선의 신뢰성이 향상될 수 있다. 또한, ClF3가스가 강한 환원 특성을 갖기 때문에, 종래의 RIE와는 달리 에치백 처리를 위해 플라즈마를 이용할 필요가 없고, 플라즈마 대미지가 방지될 수 있다. 또한, W막(6)의 형성 및 그의 에치백 처리를 위해 공통 챔버가 사용되기 때문에, W막(6)을 형성한 직후에 에치백 처리가 연속적으로 실시될 수 있고, 컨택트 플러그(7)의 제조 공정이 간단화될 수 있다. 또한, 퇴적 장치 및 에칭 장치, 또는 퇴적 챔버 및 에칭 챔버가 단일 장치 또는 단일 챔버로 합체될 수 있기 때문에, 공정에 필요한 장치의 수가 감소될 수 있다.
다음에 본 발명의 제2 실시예에 따른 컨택트 플러그의 제조 방법에 대해 설명한다. 도 7a 내지 도 8은 제2 실시예에 따른 컨택트 플러그의 제조 방법을 나타낸다.
제2 실시예에 따른 컨택트 플러그의 제조 방법에서는, 우선 도 7a에 나타낸 바와 같이, 예를 들면 감압 CVD에 의해 Si막(1) 상에 SiO2의 층간 절연막(11)을 형성한다. 층간 절연막(11)을 제조하는 전형적인 CVD 조건은: TEOS 가스를 처리 가스로서 이용하고, 그 유량을 150 sccm으로 하며, 압력을 50 Pa로 하고, 기판 가열 온도를 700℃로 한다. 그 후, 제1 실시예와 마찬가지로 층간 절연막(11)에 컨택트 홀(4)을 형성한다.
그 후, Si 기판(1)을 퇴적 챔버(도시하지 않음) 내로 이동한 후, 예를 들면 CVD에 의해 층간 절연막(11)의 전체 표면 상에, 예를 들면 P와 같은 불순물로 도핑된 다결정 Si막(12)을 형성하여, 컨택트 홀(4)의 내측을 매립한다. 다결정 Si막(12)을 제조하기 위한 전형적인 CVD 조건은: 실란(SiH4)과 1%로 희석된 포스핀(PH3)의 혼한 가스를 처리 가스로서 이용하고, 이들의 유량을 각각 1000 sccm 및 50 sccm으로 하며, 압력을 65 Pa로 하고, 기판 가열 온도를 550℃로 한다.
다결정 Si막(12)을 형성한 후, 제1 실시예와 마찬가지로 3불화 염소(ClF3) 가스를 퇴적 챔버 내로 공급하여, 다결정 Si막(12)의 에치백 처리를 행한다. 이들 단계를 통해, 다결정 Si막(12)으로 이루어진 컨택트 플러그(13)가 얻어진다. 이들 이외의 점에서, 제2 실시예는 제1 실시예와 동일하므로, 그들의 설명은 생략한다.
이들 단계를 통해 준비된 샘플을 이용하여, 층간 절연막(11) 상의 찌꺼기를 평가했다. 그 결과, 찌꺼기는 발견되지 않았고, 컨택트 플러그가 양호하게 제조된 것을 확인하였다.
컨택트 플러그(13)를 제조한 후에 배선을 제조하는 경우, 제1 실시예와 마찬가지로, 예를 들면 Al막(도시하지 않음)을 형성하고, 다음에 원하는 배선 형태로 패터닝하여, 층간 절연막(11) 상에 적어도 컨택트 플러그(13)에 접속되는 Al 배선(도시하지 않음)을 제조한다. 그 후, 상술한 바와 마찬가지로, 층간 절연막, 컨택트 홀(접속 홀), 컨택트 플러그 및 Al막 등을 반복 형성하여 다층 배선을 제조한다.
제2 실시예도 또한 제1 실시예와 동일한 효과를 달성한다.
지금까지 특정 실시예들에 의해 본 발명을 설명했지만, 본 발명은 이들 실시예에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하여 다양한 변경 및 변형이 가능하다.
예를 들면, 수치, 처리 가스 및 밀착층의 구조는 예시에 불과하며, 필요에 따라 이와 다른 수치, 처리 가스 및 밀착층의 구조를 이용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 적어도 3불화 염소를 함유하는 에칭 가스가 도전막의 에치백 처리에서 이용되므로, 플러그의 제조 중에 생성된 찌꺼기가 감소될 수 있어, 미세한 플러그의 양호한 구성을 보증하면서, 상층에 배선이 형성될 때 배선의 신뢰성이 향상될 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 특정 실시예를 설명했지만, 본 발명은 이에 한정되는 것이 아니라, 첨부된 특허청구범위에 한정된 본 발명의 범주 또는 사상을 이탈하지 않고서 당 분야에 숙련된 자에 의해 다양한 변경 및 변형이 이루어질 수 있음은 자명하다.

Claims (4)

  1. 플러그 제조 방법에 있어서,
    기판 상의 절연막 내에 개구를 형성하는 단계;
    도전막을 형성하여 상기 개구를 매립하는 단계; 및
    적어도 3불화 염소(chlorine trifluoride) 가스를 함유하는 에칭 가스를 이용하여 처리되는 에치백 처리에 의해 상기 도전막을 부분적으로 제거하여, 상기 개구 내측에 상기 도전막을 남기는 단계
    를 포함하는 것을 특징으로 하는 플러그 제조 방법.
  2. 제1항에 있어서, 상기 에치백 처리는 상기 도전막을 형성하는데도 사용되는 퇴적 챔버 내에서 실시되는 것을 특징으로 하는 플러그 제조 방법.
  3. 제1항에 있어서, 상기 도전막은 텅스텐 또는 다결정 실리콘으로 이루어지는 것을 특징으로 하는 플러그 제조 방법.
  4. 제1항에 있어서, 상기 도전막은 화학 기상 증착에 의해 퇴적되는 것을 특징으로 하는 플러그 제조 방법.
KR1019990032708A 1998-08-10 1999-08-10 플러그 제조 방법 KR20000017211A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903086B2 (en) * 2017-04-24 2021-01-26 Tokyo Electron Limited Titanium silicide region forming method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4570204B2 (ja) 2000-05-31 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP3643807B2 (ja) * 2001-11-14 2005-04-27 三菱重工業株式会社 エッチング方法及びエッチング装置
KR100538097B1 (ko) * 2003-04-24 2005-12-21 삼성전자주식회사 금속막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
JP2007227698A (ja) * 2006-02-24 2007-09-06 Renesas Technology Corp 半導体装置の製造方法
US8207026B2 (en) * 2009-01-28 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
GB2495256B (en) 2010-06-25 2014-07-23 Anastasios J Tousimis Integrated processing and critical point drying systems for semiconductor and mems devices
JP5829926B2 (ja) * 2011-07-06 2015-12-09 東京エレクトロン株式会社 タングステン膜の成膜方法
KR101256797B1 (ko) 2012-01-20 2013-04-22 주식회사 테스 반도체소자 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0414372A3 (en) * 1989-07-21 1991-04-24 Sony Corporation Dry etching methods
JPH05243218A (ja) * 1992-02-28 1993-09-21 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903086B2 (en) * 2017-04-24 2021-01-26 Tokyo Electron Limited Titanium silicide region forming method

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