JP2002141348A - 成膜方法、半導体装置の製造方法、および成膜装置 - Google Patents

成膜方法、半導体装置の製造方法、および成膜装置

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Abstract

(57)【要約】 【課題】 膜質が安定なフッ素含有シリコン絶縁膜を形
成できる成膜方法および成膜装置、並びに半導体装置の
製造方法を提供する。 【解決手段】 成膜装置１０は、反応チャンバ１２内に
設けられた平行平板型電極１６、２２と、ＳｉＨ4、Ｓ
ｉＦ4および酸素ソース物質を含むプロセスガスを反応
チャンバ１２内に導入するためのガス供給源２０、３
２、３４、バルブ３６、３８、４０、およびガス混合室
２８と、プロセスガスのプラズマを生成するためのＲＦ
電力を供給する電力源４４と、を備える。この成膜装置
１０では、電力源４４は、平行平板型電極１６、２２に
１０００Ｗ以上のＲＦ電力を供給可能である。この装置
１０において、ＳｉＨ4、ＳｉＦ4およびＮ2Ｏを含むプ
ロセスガスのプラズマを生成して、フッ素含有シリコン
酸化膜をウエハ１４上に堆積する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、成膜方法、半導体
装置の製造方法、および成膜装置に関する。
【０００２】
【従来の技術】集積回路の微細化が進むにつれて、配線
間隔も小さくなってきている。この微細な配線間隔を絶
縁物で埋めるために、高密度プラズマ(ＨＤＰ)ＣＶＤ装
置が必要である。
【０００３】また、配線間隔の微細化にともなって、配
線間のキャパシタンスも大きくなっている。このキャパ
シタンスを低減するために、層間絶縁膜に比誘電率がよ
り小さい絶縁膜、つまり低誘電率膜を採用することが行
われている。このような低誘電率膜には、フッ素を含有
したシリコン絶縁膜が採用されている。
【０００４】つまり、従来においては、小さな配線間を
埋めるために、ＨＤＰ装置が必要であり、また、低誘電
率膜を形成するために、このための原料ガスとして有機
シラン系ガスが用いられてきた。
【０００５】
【発明が解決しようとする課題】最近、微細ＬＳＩのた
めの配線にダマシン構造を適用することが着目されてい
る。ダマシン構造では、配線間を絶縁膜で埋めることが
ないので、高価なＨＤＰ装置を必ずしも用いる必要がな
い。例えば、平行平板型プラズマ装置を用いて層間絶縁
膜としてＦＳＧ膜を形成することが考えられる。このＣ
ＶＤ装置では、シリコン層間酸化膜を形成する際にＴＥ
ＯＳを原料ガスとして用いる。
【０００６】しかしながら、平行平板型プラズマ装置を
用いて形成されたＦＳＧは時間の経過にともなって膜質
が変化してしまうので、このＦＳＧ膜は安定性に欠け
る。
【０００７】そこで、本発明の目的は、膜質が安定なフ
ッ素含有シリコン絶縁膜を形成できる成膜方法および成
膜装置、並びに半導体装置の製造方法を提供することと
した。
【０００８】
【課題を解決するための手段】本発明に係わる成膜方法
は、平行平板型電極を有する半導体製造装置において基
板上にシリコン絶縁膜を形成する。この成膜方法は、
(1)ＳｉＨ4、ＳｉＦ4および酸素ソース物質を含むプロ
セスガスをプラズマ化して、フッ素を含むシリコン絶縁
膜を基板上に堆積する堆積ステップを備える。また、こ
の成膜方法は、(2)ＳｉＨ4、ＳｉＦ4および酸素ソース
物質を含むプロセスガスをチャンバ内に導入する導入ス
テップを備えることができる。
【０００９】本発明は、基板上にダマシン構造の導電部
を有する半導体装置の製造方法に係わる。この半導体装
置の製造方法は、以下のステップ、(3)平行平板型電極
を有する半導体製造装置に導入されたＳｉＨ4、ＳｉＦ4
および酸素ソース物質を含むプロセスガスをプラズマ化
して、フッ素を含むシリコン絶縁膜を基板上に堆積する
堆積ステップと、(4)シリコン絶縁膜にダマシン構造の
導電部を形成するダマシンステップと、を備える。
【００１０】本発明に係わる半導体装置の製造方法で
は、ダマシンステップは、(4-1)シリコン絶縁膜に凹部
を形成するステップと、(4-2)凹部に導電材料を形成す
るステップと、を有する。
【００１１】ＴＥＯＳに比べたとき、ＳｉＨ4およびＳ
ｉＦ4を含むプロセスガスは、結果として得られるシリ
コン絶縁膜を構成する元素を主要に含む。このため、シ
リコン絶縁膜中に炭素、水素が取り込まれる可能性が小
さい。また、ＳｉＦ4はＳｉ−Ｆ結合を含むので、シリ
コン絶縁膜中にフッ素が容易に取り込まれる。
【００１２】ダマシン構造では導電部の間をシリコン絶
縁膜により埋め込むことがないので、平行平板型電極を
有する半導体製造装置を用いて形成されたシリコン絶縁
膜を利用できる。
【００１３】本発明に係わる成膜方法および半導体装置
の製造方法では、平行平板型電極に印加されるＲＦ電力
は１０００Ｗ以上であることができる。発明者は、良好
なシリコン絶縁膜を得るためには、ＲＦパワーを高くす
ることが好適であることを発見にした。大きなＲＦパワ
ーを加えると、ＳｉＨ4およびＳｉＦ4を含むプロセスガ
スを十分に分解できる。発明者の実験によれば、ＲＦ電
力が１０００Ｗ以上において、膜質の優れた成膜が可能
になった。
【００１４】本発明に係わる成膜方法および半導体装置
の製造方法では、平行平板型電極に印加されるＲＦ電力
は１４００Ｗ以上であることができる。ＲＦ電力が１４
００Ｗ以上において比誘電率の経時変化が小さい膜が得
られた。発明者の実験によれば、ＲＦパワーが高くする
ことは、比誘電率の経時変化が小さくするために好適で
ある。
【００１５】本発明に係わる成膜方法および半導体装置
の製造方法では、平行平板型電極に印加されるＲＦ電力
は、４Ｗ／ｓｃｃｍ以上であることができる。発明者
は、良好なシリコン絶縁膜を得るためには、単位流量当
たりのＲＦパワーもまた、膜特性に影響を与えることを
発見にした。発明者の実験によれば、この値は、シリコ
ン供給源である(ＳｉＨ4＋ＳｉＦ4)の流量に関して４Ｗ
／ｓｃｃｍ以上である。
【００１６】本発明に係わる成膜方法および半導体装置
の製造方法では、ＳｉＨ4に対するＳｉＦ4の流量比は１
より大きいことが好ましい。発明者の実験によれば、こ
の流量比は、シリコン絶縁膜のフッ素含有量に影響を与
えることを発見した。
【００１７】本発明に係わる成膜方法および半導体装置
の製造方法では、平行平板電極に印加されるＲＦ電力は
単一の周端数で変調されているようにしてもよい。発明
者は、単一の周端数のＲＦ電力によって、プロセスガス
を十分に分解できることを発見した。
【００１８】本発明に係わる成膜方法および半導体装置
の製造方法では、酸素ソース物質には、Ｎ2Ｏ、ＮＯ、
Ｎ2Ｏ3、Ｎ2Ｏ5、ＮＯ3、Ｎ2Ｏ4およびＮＯ2といった窒
素酸化物が含まれ、またＣＯ、ＣＯ2およびＨ2Ｏといっ
た酸素化合物が含まれ、さらにはＯ2、Ｏ3をといった酸
素元素からなる物質も含まれる。
【００１９】本発明に係わる成膜方法および半導体装置
の製造方法では、堆積ステップにおける反応チャンバ内
の圧力は６６６Ｐａ以下であることができる。この圧力
は、シリコン絶縁膜の膜厚の面内均一性に影響があるこ
とを発見した。６６６Ｐａ以下に反応チャンバ内の圧力
を保つことによって、実用的な均一性を得ることができ
る。また、反応チャンバ内の圧力が５２２Ｐａ以下に保
たれると、さらに好適な結果である。
【００２０】本発明に係わる成膜方法および半導体装置
の製造方法では、堆積ステップにおける成膜温度は４８
０℃以下であることができる。発明者は、アルミニウム
とシリコンとが共晶合金を形成する温度より低い温度で
も、上記の成膜が可能であることを発見した。
【００２１】本発明に係わる成膜方法および半導体装置
の製造方法において形成されたシリコン絶縁膜の比誘電
率が３．４以下であるものも得ることができた。
【００２２】また、本発明に係わる半導体装置の製造方
法は、基板上にダマシン構造の導電部を有する。この半
導体装置の製造方法は、以下のステップ、(5)平行平板
型電極を有する半導体製造装置のチャンバ内に導入され
たＳｉＨ4、ＳｉＦ4および酸素ソース物質を含むプロセ
スガスのプラズマを生成して、フッ素を含む第１のシリ
コン絶縁膜を基板上に堆積するステップと、(6)基板上
に第２のシリコン絶縁膜を堆積するステップと、(7)第
１および第２のシリコン絶縁膜にダマシン構造の導電部
を形成するステップと、を備える。
【００２３】本発明に係わる半導体装置の製造方法で
は、ステップ(6)では、平行平板型電極を有する半導体
製造装置のチャンバ内に導入されたＳｉＨ4、ＳｉＦ4お
よび酸素ソース物質を含むプロセスガスのプラズマを生
成して、フッ素を含むシリコン絶縁膜を堆積することが
できる。
【００２４】本発明に係わる半導体装置の製造方法で
は、ステップ(7)は、(7-1)第１および第２のシリコン絶
縁膜の各々に複数の凹部を形成するステップと、(7-2)
複数の凹部に導電部を形成するステップと、を有する。
【００２５】本発明に係わる半導体装置の製造方法で
は、ステップ(6)に先立って、基板上にアルミニウムを
含む導電部を形成するステップを更に備えることができ
る。ステップ(6)における成膜温度は４８０℃以下であ
る。この温度によれば、シリコンとアルミニウムとから
なる共晶合金が形成されにくい。
【００２６】本発明に係わる半導体装置の製造方法で
は、ステップ(6)の後にステップ(7)が行われ、さらにス
テップ(6)の後であって、且つステップ(7)に先立って、
窒素を含むシリコン絶縁膜を形成するステップを更に備
えることができる。シリコン絶縁膜を第１および第２の
シリコン絶縁膜の間に設ければ、第１および第２のシリ
コン絶縁膜の各々に形成される各凹部の深さを制御する
ことが容易になる。
【００２７】また、本発明に係わる成膜装置は、(8)チ
ャンバ内に設けられた平行平板型電極と、(9)ＳｉＨ4、
ＳｉＦ4および酸素ソース物質を含むプロセスガスをチ
ャンバ内に導入するための手段と、(10)プロセスガスの
プラズマを生成するためのＲＦ電力を供給する電力源
と、を備える。この成膜装置では、電力源は、平行平板
型電極に１０００Ｗ以上のＲＦ電力を供給可能である。
【００２８】上記の構成によって、本発明に係わる成膜
方法および半導体装置の製造方法において使用可能な成
膜装置が提供される。
【００２９】本発明に係わる成膜装置では、平行平板電
極の間隔は０．５ｃｍｃ以上１．７５ｃｍ以下である。
発明者は、この間隔を小さくすると、膜質が向上するこ
とを発見した。
【００３０】本発明に係わる成膜装置では、電力源は、
平行平板電極に印加されるＲＦ電力を単一の周端数で変
調することができる。
【００３１】さらに、本発明に係わる半導体集積回路装
置は、(11)複数の半導体能動素子と、(12)シリコン絶縁
膜と、(13)導電部と、を備える。複数の半導体能動素子
は、基板に設けられている。シリコン絶縁膜はフッ素を
含むと共に、複数の半導体能動素子上に設けられてい
る。 導電部は、複数の半導体能動素子を相互に接続す
るようにシリコン絶縁膜内に設けられている。この半導
体集積回路装置では、導電部はダマシン構造の配線を有
する。この半導体集積回路装置では、シリコン絶縁膜
は、平行平板型電極を有する半導体製造装置において、
ＳｉＨ4、ＳｉＦ4および酸素ソース物質を含むプロセス
ガスを用いて形成されている。
【００３２】
【発明の実施の形態】本発明の上記の目的および他の目
的、特徴、並びに利点は、添付図面を参照して進められ
る本発明の好適な実施の形態の以下の詳細な記述からよ
り容易に明らかになる。可能な場合には、同一の部分に
は同一の符号を付して重複する説明を省略する。
【００３３】(第１の実施の形態)図１は、本実施の形態
に係わるシリコン絶縁膜を形成する方法を実施できる化
学的気相成長(ＣＶＤ)装置を示している。
【００３４】ＣＶＤ装置１０は、所望の真空度に減圧可
能な処理チャンバ１２を備える。処理チャンバ１２内に
は、シリコンウエハといった被処理基板１４を支持する
ための基板支持手段、例えばペデスタル１６が設けられ
ている。ペデスタル１６には、シリコンウエハ１４を加
熱するために、セラミックスヒータといった加熱手段１
８が設けられている。加熱手段１８は、システム全体を
制御するマイクロコンピュータ、メモリといった制御手
段２０によって制御されている。このため、加熱手段１
８は、ペデスタル１６の温度、つまりステージ温度が成
膜に好適な成膜温度に保たれるように制御する。これに
よって、被処理基板１４の温度は、加熱手段１８によっ
て制御される。
【００３５】処理チャンバ１２内には、ガス分配プレー
ト２２が、ペデスタル１６に対面するように設けられて
いる。ガス分配プレート２２は、基板１４に一様にガス
を供給するようにペデスタル１６と平行に配置されてい
る。ガス分配プレート２２は中空プレートであって、ペ
デスタル１６と対面する面には、複数のガス供給孔２４
が配置されている。ガス分配プレート２２の内部空間に
は、配管２６を介して処理チャンバ外部のガス混合室２
８から所定にプロセスガスが供給される。成膜に必要な
原料ガスおよびキャリアガスは、ガス混合室２８におい
て予め均一に混合されている。本実施の形態では、シリ
コン絶縁膜、特にフッ素含有シリコン酸化膜(例えば、
ＦＳＧ膜と呼ばれる膜がある)の形成を行うため、プロ
セスガス供給源３０、３２、２４を備える。ＳｉＨ4ガ
ス供給源３０、ＳｉＦ4ガス供給源３２、および酸素ソ
ース物質(例えば、Ｎ2Ｏ)供給源３４は、それぞれ流量
調節バルブ３６、３８、４０を介してガス混合室２８に
接続されている。酸素ソース物質は、シリコン絶縁膜中
においてＳｉ−Ｏ結合を形成する酸素を提供するための
酸素供給物質である。プロセスガス供給源は、さらに、
プラズマ生成のためのＡｒといった不活性ガス供給源を
備えることができる。ガス流量調節バルブ３６、３８、
４０は制御手段２０によって制御できるので、各ガスの
流量が相互に関連するように調整される。ガス分配プレ
ート２２は、アルミニウムといった導電性材料から形成
されている。
【００３６】処理チャンバ１２には、真空ポンプといっ
た真空排気手段４２が接続されている。真空ポンプを動
作させると、処理チャンバ１２内部が所望の真空度に減
圧可能になる。真空排気手段４２もまた、制御手段２０
によって制御される。
【００３７】ＣＶＤ装置１０は、平行平板型電極を備え
る。この一対の電極は、ペデスタル１６と、ガス分配プ
レート２２とから構成される。この一対の電極の間隔
は、好ましくは０．５ｃｍ以上１．７５ｍ以下の範囲が
好適である。この一対の電極は、ＲＦパワージェネレー
タといったＲＦ電力発生手段４４が接続されている。Ｒ
Ｆパワージェネレータは、１０００Ｗ(好ましくは１４
００Ｗ)以上２０００Ｗ以下のＲＦパワーを一対の電極
に印加できる。この印加パワーの電力のオン／オフおよ
び大きさは、制御手段２０によって制御できる。ＲＦパ
ワージェネレータ４４の周波数は、１３．５６ＭＨｚを
採用したけれども、これに限定されるものではない。周
波数は、３ＭＨｚ以上３０ＭＨｚ以下の範囲を使用でき
る。
【００３８】以上、説明したように装置を用いると、フ
ッ素含有シリコン絶縁膜を形成できる。このフッ素含有
シリコン絶縁膜はシリコンおよび酸素に加えて、少なく
ともフッ素を含む誘電膜である。
【００３９】(第２の実施の形態)次に、図１および図２
(ａ)〜図２(ｄ)を参照しながら、ＣＶＤ装置１０を用い
てシリコン酸化膜を基板上に形成する手順について説明
する。
【００４０】シリコンウエハといった基板２の主面上に
は、層間絶縁膜３および金属配線４が堆積されている。
被処理体１４は、基板２、層間絶縁膜３および金属配線
４からなる。加熱手段１８によって、ステージ温度が３
００℃以上４８０℃以下の範囲のいずれかの温度になる
ように調整される。図２(ａ)に示されるように、被処理
体１４をＣＶＤ装置１０のペデスタル１６上に配置す
る。
【００４１】まず、フッ素含有のシリコン酸化膜(ＦＳ
Ｇ膜)５を被処理体１４上に形成する。この成膜条件
は、図３の試行条件の欄に示されている。図３を参照す
ると、１３．５６ＭＨｚのＲＦ電力パワーが１５００
Ｗ、平行平板電極間距離が１ｃｍ、チャンバ内圧力４９
３Ｐａ(３．７ｔｏｒｒ)、Ｎ2Ｏガス流量が１５００ｓ
ｃｃｍ、ＳｉＨ4ガス流量が１１５ｓｃｃｍ、およびＳ
ｉＦ4ガス流量が１３０ｓｃｃｍである。なお、ｓｃｃ
ｍは、standard cubic centimeter per minuteを示す。
【００４２】ＣＶＤ装置１０において、引き続き、窒素
含有シリコン絶縁膜６をＦＳＧ膜５上に形成する。窒素
含有のシリコン絶縁膜は、ＦＳＧ膜をエッチングするエ
ッチングガスに対してエッチング率が小さい膜であり、
エッチング停止膜として作用する。
【００４３】続いて、ＣＶＤ装置１０において、ＦＳＧ
膜７をシリコン絶縁膜６上に形成する。この成膜条件
は、図３の試行条件の欄に示されているものと同一のも
のを使用できるが、これに限定されるものではない。
【００４４】次に、ＣＶＤ装置１０で、ＦＳＧ膜７上に
窒素含有のシリコン絶縁膜８を形成する。窒素含有のシ
リコン絶縁膜８は、ＦＳＧ膜をエッチングする際に反射
防止膜として作用する。なお、窒素含有のシリコン絶縁
膜６、８としては、Ｓｉ3Ｎ4膜、ＳｉＮ膜、ＳｉＯＮ膜
といったシリコン窒化膜がある。
【００４５】引き続いて、ＦＳＧ膜５、窒素含有のシリ
コン絶縁膜６、ＦＳＧ膜７、窒素含有のシリコン絶縁膜
８に凹部を形成する。まず、配線形状が反映されたパタ
ーンを窒素含有のシリコン絶縁膜８にフォトリソグラフ
ィ法およびドライエッチング法によって形成する。次い
で、パターン形成されたシリコン絶縁膜８をマスクにし
て、ドライエッチングによってＦＳＧ膜７に凹部９ａを
形成する。このエッチングは、エッチング停止膜６に到
達するまで進行する。エッチング停止層６に到達する
と、エッチング速度が低くなり、実質的にエッチングが
進行しない。続いて、ビア孔の位置が反映されたパター
ンを窒素含有のシリコン絶縁膜６にフォトリソグラフィ
法およびドライエッチング法によって形成する。次い
で、パターン形成されたシリコン絶縁膜６をマスクにし
て、ドライエッチングによってＦＳＧ膜５に凹部９ｂを
形成する。このエッチングは、下地配線層４に到達する
まで進行する。
【００４６】この後に、凹部９ａ、９ｂを金属材料で埋
め込み平坦化して、ダマシン導電部を形成する。これま
で説明した一連の製造ステップは、必要に応じて繰り返
し適用される。これによって多層配線が得られる。
【００４７】なお、上記の成膜手順においてシリコン酸
化膜を形成するために無機シラン系ガスを採用している
ので、同一のＣＶＤチャンバにおいて、シリコン酸化膜
の形成に引き続いて、無機シラン系ガスを用いて成膜さ
れる窒素含有シリコン絶縁膜を容易に形成できる。
【００４８】発明者は、図３に示された試行条件だけで
なく、図３に示された変更範囲の条件において実験を行
った。
【００４９】図４は、ＲＦパワーをパラメータとしたと
きにＳｉＦピーク強度と屈折率の変動との関係を示して
いる。また、図４は、ＲＦパワー１４００以上２０００
Ｗまでの範囲において形成されたＦＳＧ膜に関する特性
を示している。横軸は、ＦＴ−ＩＲスペクトルにおける
ＳｉＦピークをＳｉＦ／(ＳｉＦ＋ＳｉＯ)の百分比とし
て示し、比誘電率もまた示している。縦軸は、クリーン
ルーム内に３日間放置の前後における屈折率の変化｜ｎ
after−ｎbefore｜を示している。ｎbeforeは放置前の
屈折率であり、ｎafterは放置後の屈折率である。シン
ボル”◆”がＲＦパワー２０００Ｗ、シンボル”●”が
ＲＦパワー１８００Ｗ、シンボル”▲”がＲＦパワー１
６００Ｗ、シンボル”■”がＲＦパワー１４００Ｗのデ
ータをそれぞれ示す。ＲＦパワー２０００Ｗでは、変化
率０．００７未満であり、ＲＦパワー１８００Ｗでは、
０．００８５未満であり。ＲＦパワー１６００Ｗでは、
０．０１０以下であり、ＲＦパワー１４００Ｗでは、
０．０１２未満である。図４によれば、ＲＦパワーが大
きいほど、屈折率変化が小さい膜、つまり膜質が安定な
膜が得られた。
【００５０】また、発明者は、ＲＦパワーが１０００Ｗ
以上において膜質の経時変化が小さいシリコン酸化膜が
得られることを発見した。
【００５１】さらに、発明者は、ＲＦパワーのみではな
く、ＳｉＨ4ガスおよびＳｉＦ4ガスの合計流量に対する
印加ＲＦパワーの比率も重要であることを発見した。こ
の値は、４Ｗ／ｓｃｃｍ以上である。
【００５２】さらにまた、上記の実験では、ウエハ１枚
当たりのＲＦパワーが１０００Ｗ以上において好適な膜
質を得た。このとき、パワー密度は、パワー１０００Ｗ
のとき３．１８Ｗ／ｃｍ2である。パワー密度は、パワ
ー１４００Ｗのとき４．４６Ｗ／ｃｍ2であり、パワー
１６００Ｗのとき５．１０Ｗ／ｃｍ2であり、パワー１
８００Ｗのとき５．７３Ｗ／ｃｍ2であり、パワー２０
００Ｗのとき６．３７Ｗ／ｃｍ2である。
【００５３】加えて、発明者は高ＲＦパワーの下で成膜
する際には、ＳｉＦ4の流量をＳｉＨ4の流量に対して大
きくすることが望ましいことを発見した。この条件は、
膜中のフッ素含有量を制御するために有効である。
【００５４】図５は、図３に試行条件に掲げられた成膜
パラメータのいずれか１つを変化させたとき、ＳｉＦピ
ーク強度と屈折率の変動との関係を示している。横軸は
ＦＴ−ＩＲスペクトルにおけるＳｉＦピークをＳｉＦ／
(ＳｉＦ＋ＳｉＯ)の百分比として示している。縦軸は、
クリーンルーム内に３日間放置した前後における屈折率
の変化｜ｎafter−ｎbefore｜を示している。
【００５５】図５には、曲線Ｃ１〜Ｃ５が示されてい
る。曲線Ｃ１〜Ｃ５は、膜中のフッ素濃度を変化させる
ためにＳｉＨ4ガス流量に対してＳｉＦ4ガス流量を変化
させている。曲線Ｃ１は、ＳｉＨ4ガス流量およびＳｉ
Ｆ4ガス流量以外の条件は試行条件と同一の条件を採用
している。曲線Ｃ２は、Ｎ2Ｏガス流量を３０００ｓｃ
ｃｍに変更した点を除いて、試行条件と同一の条件を採
用している。曲線Ｃ３は、チャンバ内の圧力を６６６Ｐ
ａ(５ｔｏｒｒ)に変更した点を除いて、試行条件と同一
の条件を採用している。曲線Ｃ４は、ＣＶＤ装置１０の
平行平板電極の間隔を１．７５ｃｍに変更した点を除い
て、試行条件と同一の条件を採用している。曲線Ｃ５
は、ＳｉＨ4ガス、ＳｉＦ4ガス、およびＮ2Ｏガスの各
流量をそれぞれ２倍に変更した点を除いて、試行条件と
同一の条件を採用している。
【００５６】図５によれば、試行条件に対して、酸化剤
として作用するＮ2Ｏガス流量を増加させると膜質が改
善され、またチャンバ内の圧力を低くすると膜質が改善
される。特に、チャンバ内の圧力を低くすることは、膜
厚の面内均一性を改善するために有効である。図５によ
れば、ＣＶＤ装置１０の電極間距離は小さい方が膜質の
改善に好ましい傾向を示し、またプロセスガス全流量は
小さい方が膜質の改善に好ましい傾向を示している。
【００５７】図６は、ＳｉＦ4ガス流量と屈折率の変動
との関係を示している。シンボル”■”は成膜温度４０
０℃における成膜データであり、シンボル”○”は成膜
温度４８０℃における成膜データである。横軸は、Ｓｉ
Ｆ4流量／(ＳｉＨ4流量＋ＳｉＦ4流量)を百分比で示
し、縦軸は、ＦＴ−ＩＲスペクトルにおけるＳｉＦピー
クをＳｉＦ／(ＳｉＦ＋ＳｉＯ)の百分比で示している。
流量比５０％程度において、縦軸に示される百分比が２
％程度まで大きくなる。
【００５８】図６によれば、ＳｉＦ4流量の比率が大き
くなるにつれて、ＳｉＦピーク強度が大きくなってい
る。また、成膜温度に関する差はあまりなく、本実施の
形態における成膜条件は、成膜温度に関して広いプロセ
スウインドウを有している。
【００５９】図７は、ＳｉＦピーク強度と、酸化膜の比
誘電率との関係を示している。横軸は、ＦＴ−ＩＲスペ
クトルにおけるＳｉＦピークをＳｉＦ／(ＳｉＦ＋Ｓｉ
Ｏ)の百分比で示している。縦軸は、シリコン酸化膜の
比誘電率を示している。
【００６０】図７によれば、ＳｉＦピークが大きくなる
につれて、シリコン酸化膜の比誘電率も小さくなってい
る。これは、膜中に取り込まれたフッ素原子が膜の誘電
率を低減するために有効に作用していることを示してい
る。成膜温度に関しては、４８０℃の成膜に比べて４０
０℃における成膜の方が低誘電率になる傾向にある。
【００６１】図８は、シリコン酸化膜の比誘電率と屈折
率との関係を示している。横軸は、シリコン酸化膜の比
誘電率を示している。縦軸は、シリコン酸化膜の屈折率
を示している。図８によれば、シリコン酸化膜の比誘電
率が小さくなるにつれて、シリコン酸化膜の屈折率も小
さくなっている。
【００６２】図９は、本実施の形態に係わるシランＦＳ
Ｇ膜と、ＴＥＯＳ・ＦＳＧ膜との吸水率の特性を示して
いる。吸水量は、ＦＴ−ＩＲにおける (ＳｉＯＨ＋ＨＯ
Ｈ)／ＳｉＯピークを百分比で表されている。成膜温度
４００℃、４４０℃、および４８０℃において成膜され
たシランＦＳＧ膜に関して、クリーンルーム内に１週
間、２週間、それぞれ放置した前後における吸水量の変
動が示されている。また、成膜温度４８０℃において成
膜されたＴＥＯＳ・ＦＳＧ膜に関して、クリーンルーム
内に１週間、放置した前後における吸水量の変動が示さ
れている。
【００６３】図９によれば、シランＦＳＧ膜では吸水量
の変動がせいぜい１％程度にあるのに対して、ＴＥＯＳ
・ＦＳＧ膜に関しては吸水量の変動がほぼ２．５％であ
る。シランＦＳＧ膜の特性が、ＴＥＯＳ・ＦＳＧ膜の特
性に対して圧倒的に優れている。
【００６４】発明者は、実験結果を総合的に判断して好
適な成膜条件を ＲＦパワー：１５００Ｗ 成膜温度：４００℃ 電極間間隔：０．１ｃｍ チャンバ内圧力：５３３Ｐａ(４．０ｔｏｒｒ) Ｎ2Ｏガス流量：２５００ｓｃｃｍ ＳｉＨ4ガス流量：６０ｓｃｃｍ ＳｉＦ4ガス流量：２００ｓｃｃｍ のように決定した。
【００６５】この条件にて達成された膜特性は、 成膜レート：４２０(ｎｍ／ｍｉｎ) 膜厚の面内均一性：３．５％ 膜応力：−０．７×１０10Ｎ／ｍ2 (−０．７×１０9ｄ
ｙｎｅ／ｃｍ2) 屈折率：１．４２ 比誘電率(as deposition)：３．４ を示している。
【００６６】このように優れた膜質が得られた理由とし
て、発明者は、個人的には、シランＦＳＧ膜を構成する
原子Ｓｉ、Ｆ、Ｏが緻密なネットワークを形成している
からであると考えており、また、従来のＴＥＯＳ・ＦＳ
Ｇ膜では、シリコン酸化膜を構成する原子Ｓｉ、Ｆ、Ｏ
に加えて、Ｃ、ＨがシランＦＳＧ膜に比べて相対的に多
く含まれているので、ネットワークが粗になっていると
考えている。本実施の形態における成膜では、３．５％
フッ素濃度において密度２．１×１０3ｋｇ／ｍ3(２．
１ｇ／ｃｍ3)を示す緻密な膜が得られた。一方、ＴＥＯ
Ｓ・ＦＳＧ膜では、３．５％フッ素濃度において密度
１．８×１０3ｋｇ／ｍ3(１．８ｇ／ｃｍ3)であった。
【００６７】また、発明者は、個人的には、以下のよう
に推定している。本実施の形態では、Ｓｉ、Ｆ、Ｏの供
給源として、ＴＥＯＳのように炭素Ｃ、多量の水素Ｈを
含まない無機シラン系ガスを採用した。このため、膜中
に不純物が取り込まれにくい。また、ＲＦパワーを十分
に供給することによってＳｉＦ4およびＳｉＨ4を十分に
分解している。故に、ＳｉＦ2といったフラグメントが
膜中に取り込まれる可能性が小さくなり、またＳｉＨ4
においてＳｉＨの結合が十分に切断される。したがっ
て、緻密な膜が形成され、これによって吸水率が低減さ
れる。
【００６８】(第３の実施の形態)引き続く説明におい
て、ＭＯＳデバイスといった半導体能動デバイスを有す
る半導体集積回路に本発明を適用した場合について説明
するけれども、本発明は、このようなデバイスに限定さ
れることはない。
【００６９】図１０〜図１４は、第３の実施の形態を示
す工程断面図である。
【００７０】図１０を参照すると、基板１０２は、Ｐ型
高濃度ウエハ１０４上にＰ型エピタキシャル層１０６を
有する。基板１０２には、ＮチャネルＭＯＳ型デバイス
１１０およびＰチャネルＭＯＳ型デバイス１２０が形成
されている。
【００７１】Ｎチャネルデバイス１１０は、Ｐ型エピタ
キシャル層１０６の表層に形成される。Ｎウエル１０８
は、Ｐチャネル型デバイス１２０を形成するための領域
を含むように形成される。素子分離領域１３０ａ、１３
０ｂ、１３０ｃは、Ｎチャネルデバイス１１０およびＰ
チャネルデバイス１２０のそれぞれを分離するように形
成される。これらの素子分離領域１３０ａ〜１３０ｃに
囲まれた領域は、デバイス形成領域となる。
【００７２】次いで、ゲート絶縁膜１３２がデバイス形
成領域に形成される。ゲート電極１３４ａ〜１３４ｅ
が、ゲート絶縁膜１３２上に形成される。ゲート電極１
３４ａ、１３０ｂ直下の領域１１８、１２８には、しき
い値を制御するための不純物が導入されている。Ｎ型ソ
ース拡散領域１１２およびＮ型ドレイン拡散領域１１４
が、ゲート電極１３４ａと自己整合的に形成される。ま
た、Ｐ型ソース拡散領域１２２およびＰ型ドレイン拡散
領域１２４が、ゲート電極１３４ｂに自己整合的に形成
される。なお、Ｎ型ソース拡散領域１１２に隣接してＰ
型拡散領域１１６が設けられており、Ｐ型ソース拡散領
域１２２に隣接してＰ型拡散領域１２６が設けられてい
る。いる。
【００７３】続いて、基板２上には、Ｓｉ3Ｎ4膜といっ
た第１のシリコン窒化膜１３６が形成される。第１のシ
リコン窒化膜１３６は、セルフアラインコンタクト形成
に用いられるエッチング停止膜として利用される。
【００７４】次いで、第１のシリコン酸化膜１３８が、
第１のシリコン窒化膜１３６上に形成される。第１のシ
リコン酸化膜１３８は、例えばＣＶＤ法を用いて５００
ｎｍ以上１０００ｎｍ以下の厚さに形成されるＦＳＧ膜
であってもよい。この後、コンタクト孔が形成される。
コンタクト孔は、第１のシリコン酸化膜１３８および第
１のシリコン窒化膜１３６を貫通し基板１０２の表面お
よびゲート電極に到達するように設けられる。コンタク
ト孔内には、タングステン(Ｗ)プラグといった埋め込み
プラグ１４０が形成される。タングステンの埋め込みに
先だって、ＴｉＷ膜をコンタクト孔の底面および側面に
形成するようにしてもよい。ＴｉＷ膜はスパッタリング
法で形成されることができ、またＷプラグはＣＶＤ法で
形成されることができる。埋め込みプラグ１４０を形成
した後に、ＣＭＰ法を用いてシリコン酸化膜１３８およ
び埋め込みプラグ１４０を平坦化する。
【００７５】平坦化されたシリコン酸化膜１３８および
埋め込みプラグ１４０上に第１の配線層１４２を形成す
る。第１の配線層１４２は、例えば、スパッタリング
法、ＣＶＤ法、スパッタリング法を用いて形成されたＴ
ｉＷ膜、Ｗ膜、ＴｉＷ膜の３層を有する。また、第１の
配線層１４２は、これらの膜を配線形状にパターン形成
することによって得られる。第１の配線層１４２は、例
えば、５００ｎｍ以上１０００ｎｍ以下の厚さを有す
る。
【００７６】第１の配線層１４２およびシリコン酸化膜
１３８上には、第２にシリコン酸化膜１４３を堆積す
る。第２にシリコン酸化膜１４３は、第１の配線層１４
２間を十分に埋め込み可能な成膜装置を用いる。第２に
シリコン酸化膜１４３の成膜が完了した後に、第１の配
線層１４２および第２にシリコン酸化膜１４３を平坦化
する。
【００７７】図１１を参照しながら、さらに上層の配線
層の形成を説明する。第２のシリコン酸化膜１４３およ
び第１の配線層１４２上には、第３のシリコン酸化膜１
６２、埋め込みプラグ１６６ｂ、および第２の配線層１
６６ａを形成する。第３のシリコン酸化膜１６２は、例
えばＣＶＤ法を用いて５００ｎｍ以上２０００ｎｍ以下
の厚さに形成されるＦＳＧ膜である。
【００７８】本実施の形態では、デュアルダマシン法を
用いて配線およびビアプラグを一括して形成する。な
お、これら配線およびビアプラグの形成のために、シン
グルダマシン法も適用できる。
【００７９】まず、第３のシリコン酸化膜１６２には、
フォトリソグラフィック法およびドライエッチング法を
利用して、凹部１６４ａを形成する。凹部１６４ａに
は、第２の配線層１６６ａが形成される。凹部１６４ａ
は、この配線層１６６ａの厚さおよび幅を反映した形状
を有する。次いで、フォトリソグラフィック法およびド
ライエッチング法を利用して、凹部１６４ｂを形成す
る。凹部１６４ｂは、第１の配線層１４２と第２の配線
層１６６ａとを電気的に接続する接続ビアプラグ１６６
ｂのために設けられている。このため、凹部１６４ｂ
は、凹部１６４ａの底面から第１の配線層１４２の上面
に到達するような深さで形成される。なお、第２のシリ
コン酸化膜１６２は、凹部１６４ａおよび凹部１６４ｂ
との境界を示す位置に設けられたシリコン窒化膜によっ
て２層に分割されていてもよい。これによって、それぞ
れの凹部の深さに対する制御性が増す。
【００８０】図１２を参照すると、凹部１６４ａ、１６
４ｂが同じ工程において導電材料で埋め込まれている。
この埋め込みは以下の順序で行われる。ます、第１の導
電層１６６ｃ、例えばＴａＮ膜またはＴａＳｉＮ膜とい
った拡散障壁層または密着層を全面に形成する。第１の
導電層１６６ｃは、例えばスパッタリング法を用いて３
０ｎｍ以上１００ｎｍ以下程度の厚さで堆積される。こ
れによって、凹部１６４ａ、１６４ｂの底面および側面
には、第１の導電層１６６ｃが形成される。次いで、銅
(Ｃｕ)といった導電体で凹部１６４ａ、１６４ｂを埋め
込み、第２の導電層１６６ａ、１６６ｂを形成する。Ｃ
ｕの導電体は、例えばスパッタリング法を用いて５０ｎ
ｍ以上１００ｎｍ以下程度の厚さのシード層を形成した
後に、電解メッキ法より１μｍ以上５μｍ以下程度の厚
さに形成される。導電体の厚さは、凹部１６６ａ、１６
６ｂを埋め込む程度の厚さに加えて、後の工程において
平坦化を行うことができる程度の厚さであることが好ま
しい。上記の説明から明らかなように、第２の配線層１
６６ａおよび接続ビアプラグ１６６ｂは同一の工程で形
成される第１の導電部材１６６である。
【００８１】第３のシリコン酸化膜１６２および第１の
導電部材１６６は、例えばＣＭＰ法といった平坦化法を
利用して、図１２に示されるように平坦化される。平坦
化された第３のシリコン酸化膜６２および第１の導電部
材１６６上には、薄いシリコン窒化膜１６７が形成され
ることができる。
【００８２】引き続いて、第４のシリコン酸化膜１６８
ａ内に第２の導電部材１７０ａが、シングルダマシン法
によって形成される。まず、第４のシリコン酸化膜１６
８ａが、シリコン窒化膜１６７上に形成される。第４の
シリコン酸化膜１６８ａは、既に説明された第４のシリ
コン酸化膜１６２と同様にＦＳＧ膜であることができ
る。次いで、第４のシリコン酸化膜１６８ａには、第２
の導電部材１７０ａが設けられるべき領域に凹部１６９
ａが形成される。凹部１６９ａは、フォトリソグラフィ
ック法およびドライエッチング法を用いて、導電体１６
６ａに到達するまでシリコン酸化膜１６８ａおよびシリ
コン窒化膜１６７をエッチングにより除去することによ
って形成される。凹部１６９ａには、第１３図に示すよ
うに、第１の導電部材１６６と同様な製造プロセスで第
２の導電部材１７０ａが形成される。第４のシリコン酸
化膜１６８ａおよび第２の導電部材１７０ａは、ＣＭＰ
法といった平坦化法を利用して平坦化される。
【００８３】図１３においては、続いて、第５のシリコ
ン酸化膜１６８ｂ内に第３の導電部材１７０ｂがシング
ルダマシン法によって形成される。第３の導電部材１７
０ｂは、凹部１６９ｂを導電材料で埋め込むことによっ
て形成される。この埋め込みは、既に説明された第２の
導電部材１７０ａと同様な製造プロセスによって実現さ
れるので、その詳細な説明を省略する。しかしながら、
そのような製造プロセスに限定されるものではなく、異
なる製造プロセスで形成されることができる。
【００８４】図１４参照すると、平坦化された第５のシ
リコン酸化膜１６８および第２の導電部材１７０が示さ
れている。これらの表面上には、第３のシリコン窒化膜
１７２が形成されている。第３のシリコン窒化膜１７２
は、シリコン窒化膜 (プラズマＳｉＮ膜)、プラズマシ
リコン酸化膜(ｐ−ＳｉＯ膜)およびプラズマシリコン酸
化窒化膜(ｐ−ＳｉＯＮ膜)といったパッシベーション膜
である。
【００８５】好適な実施の形態において本発明の原理を
図示し説明してきたが、そのような原理から逸脱するこ
となく、その構成およびその詳細において本発明を変更
できることは、当業者によって認識される。例えば、こ
れまでの説明は、ＳｉＨ4ガス、ＳｉＦ4ガス、およびＮ
2Ｏガスを用いる成膜について行われてきたが、このプ
ロセスガスには、これらに限定されるものではなく、Ｓ
ｉＨ4に代えてジシランを含む無機シラン系化合物を適
用でき、ＳｉＦ4に代えてＳｉとＦとの結合を含む無機
化合物、また例えばＣＦ4、Ｃ2Ｆ6も適用できる。酸素
供給源物質としては、例示的に示されるＮ2Ｏ、ＮＯ、
Ｎ2Ｏ3、Ｎ2Ｏ5、ＮＯ3、Ｎ2Ｏ4およびＮＯ2といった窒
素酸化物を使用でき、また例示的に示されるＣＯ、ＣＯ
2およびＨ 2Ｏといった酸素化合物を用いることができ、
さらにはＯ2、Ｏ3を使用できる。また、ダマシン構造に
は、シングルダマシン構造およびデュアルダマシン構造
を少なくとも含み、本発明は、配線といった導電体間に
絶縁膜の埋め込みを必要としない半導体集積回路装置の
製造に適用できる。
【００８６】
【発明の効果】以上詳細に説明したように、本発明に係
わる成膜方法では、平行平板型電極を有する半導体製造
装置において基板上にシリコン絶縁膜を形成する。この
成膜方法は、ＳｉＨ4、ＳｉＦ4および酸素ソース物質を
含むプロセスガスをプラズマ化してフッ素を含むシリコ
ン絶縁膜を基板上に堆積する。ＳｉＨ4およびＳｉＦ4を
含むプロセスガスは、ＴＥＯＳに比べて、シリコン絶縁
膜を構成する元素を主要に含む。このため、シリコン絶
縁膜中に炭素、水素が取り込まれる可能性が小さい。ま
た、ＳｉＦ4はＳｉ−Ｆ結合を含むので、シリコン絶縁
膜中にフッ素が容易に取り込まれる。
【００８７】このような成膜方法は、例えば、チャンバ
内に設けられた平行平板型電極を有する成膜装置におい
て実施される。その成膜装置は、ＳｉＨ4、ＳｉＦ4およ
び酸素ソース物質を含むプロセスガスをチャンバ内に導
入するための手段と、プロセスガスのプラズマを生成す
るためのＲＦ電力を供給する電力源とを備える。この電
力源は、平行平板型電極に１０００Ｗ以上のＲＦ電力を
供給可能である。
【００８８】また、本発明に係わる半導体装置の製造方
法では、ダマシン構造の配線を形成するために、上記の
ように形成されるフッ素を含むシリコン絶縁膜を用いて
いる。
【００８９】したがって、膜質が安定なフッ素含有シリ
コン絶縁膜を形成できる成膜方法および成膜装置、並び
に半導体装置の製造方法が提供された。
【図面の簡単な説明】
【図１】図１は、成膜装置の概略図である。
【図２】図２(ａ)〜図２(ｄ)は、成膜工程を示す図面で
ある。
【図３】図３は、成膜条件を示した図面である。
【図４】図４は、ＦＳＧ膜の特性を示した図面である。
【図５】図５は、ＦＳＧ膜の特性を示した図面である。
【図６】図６は、ＳｉＦ4の流量と、Ｓｉ−Ｆピークと
の関係を示した図面である。
【図７】図７は、Ｓｉ−Ｆピークと、比誘電率との関係
を示した図面である。
【図８】図８は、比誘電率と、屈折率との関係を示した
図面である。
【図９】図９は、膜の吸水特性を示した図面である。
【図１０】図１０は、第３の実施の形態の示す工程断面
図である。
【図１１】図１１は、第３の実施の形態の示す工程断面
図である。
【図１２】図１２は、第３の実施の形態の示す工程断面
図である。
【図１３】図１３は、第３の実施の形態の示す工程断面
図である。
【図１４】図１４は、第３の実施の形態の示す工程断面
図である。
【符号の説明】
１０…ＣＶＤ装置、１２…処理チャンバ、１４…シリコ
ンウエハ、１６…ペデスタル、１８…加熱手段、２０…
制御手段、２２…ガス分配プレート、２４…ガス供給
孔、２６…配管、２８…ガス混合室、３０…ＳｉＨ4ガ
ス供給源、３２…ＳｉＦ4ガス供給源、３４…Ｎ2Ｏガス
供給源、３６、３８、４０…流量調節バルブ、４２…真
空排気手段 １０２…基板、１０４…Ｐ型高濃度ウエハ、１０６…Ｐ
型エピタキシャル層、１０８…Ｎウエル、１１０…Ｎチ
ャネル型ＭＯＳデバイス、１１２…Ｎ型ソース拡散層領
域、１１４…Ｎ型ドレイン拡散層領域、１２０…Ｐチャ
ネル型ＭＯＳデバイス、１２２…Ｐ型ソース拡散層領
域、１２４…Ｐ型ドレイン拡散層領域、３０ａ、３０
ｂ、３０ｃ…素子分離領域、１３２…ゲート絶縁膜、１
３４ａ〜３４ｅ…ゲート電極、１３６…第１のシリコン
窒化膜、１３８…第１のシリコン酸化膜、１４０…埋め
込みプラグ、１４２…第１の配線層、１６２…第３のシ
リコン酸化膜、１６４ａ、１６４ｂ…凹部、１６６ａ…
第２の配線層、１６６ｂ…接続ビアプラグ、１６６ｃ…
第１の導電層、１６８ａ…第４のシリコン酸化膜、１７
０ａ…第２の導電部材(導電ビア)、１６８ｂ…第５のシ
リコン酸化膜、１７０ｂ…第３の導電部材、１７２…パ
ッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ｐ (72)発明者 鈴木 洋一 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 (72)発明者 島山 努 千葉県成田市新泉14−３野毛平工業団地内 アプライド マテリアルズ ジャパン 株式会社内 Ｆターム(参考） 4K030 AA04 AA06 AA14 AA24 BA24 BA44 BB12 CA04 CA12 FA03 HA01 JA10 JA16 LA02 LA15 5F033 HH07 HH11 HH19 HH23 HH30 HH32 JJ01 JJ07 JJ11 JJ19 JJ23 JJ30 JJ32 KK01 KK07 KK11 KK19 KK23 KK30 KK32 MM01 MM02 MM08 MM12 MM13 NN06 NN07 NN40 PP06 PP15 PP27 PP33 QQ04 QQ09 QQ11 QQ24 QQ25 QQ28 QQ37 QQ48 RR04 RR06 RR08 RR11 SS02 SS11 SS15 TT02 TT08 WW01 WW03 WW05 WW06 WW07 XX01 XX15 XX24 5F045 AA08 AB32 AC01 AC02 AC11 AD07 AD08 AE21 BB16 CB05 DC63 DP03 DQ10 EH05 EH13 5F058 BA20 BC02 BC04 BC20 BF07 BF23 BF29 BF37 BF39 BG01 BJ02

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 平行平板型電極を有する半導体製造装置
    において基板上にシリコン絶縁膜を形成する成膜方法で
    あって、 ＳｉＨ4、ＳｉＦ4および酸素ソース物質を含むプロセス
    ガスをプラズマ化して、フッ素を含むシリコン絶縁膜を
    基板上に堆積する堆積ステップを備える成膜方法。
  2. 【請求項２】 ＳｉＨ4、ＳｉＦ4および酸素ソース物質
    を含むプロセスガスをチャンバ内に導入する導入ステッ
    プを更に備える請求項１に記載の成膜方法。
  3. 【請求項３】 前記平行平板型電極に印加されるＲＦ電
    力は１０００Ｗ以上である、請求項１に記載の成膜方
    法。
  4. 【請求項４】 前記平行平板型電極に印加されるＲＦ電
    力は１４００Ｗ以上である、請求項１に記載の成膜方
    法。
  5. 【請求項５】 前記酸素ソース物質には、Ｎ2Ｏ、Ｎ
    Ｏ、Ｎ2Ｏ3、Ｎ2Ｏ5、ＮＯ3、Ｎ2Ｏ4およびＮＯ2のうち
    の少なくとも一つの物質が含まれる、請求項１〜請求項
    ４のいずれかに記載の成膜方法。
  6. 【請求項６】 前記酸素ソース物質には、Ｏ2およびＯ3
    のうちの少なくとも一つの物質が含まれる、請求項１〜
    請求項４のいずれかに記載の成膜方法。
  7. 【請求項７】 前記酸素ソース物質には、ＣＯ、ＣＯ2
    およびＨ2Ｏのうちの少なくとも一つの物質が含まれ
    る、請求項１〜請求項４のいずれかに記載の成膜方法。
  8. 【請求項８】 前記平行平板型電極に印加されるＲＦ電
    力は４Ｗ／ｓｃｃｍ以上である、請求項１〜請求項７の
    いずれかに記載の成膜方法。
  9. 【請求項９】 前記ＳｉＨ4に対する前記ＳｉＦ4の流量
    比は１より大きい、請求項１〜請求項８のいずれかに記
    載の成膜方法。
  10. 【請求項１０】 前記平行平板電極に印加されるＲＦ電
    力は単一の周端数で変調されている、請求項１〜請求項
    ９のいずれかに記載の成膜方法。
  11. 【請求項１１】 前記堆積ステップにおける前記反応チ
    ャンバ内の圧力は６６６Ｐａ以下である、請求項１〜請
    求項１０のいずれかに記載の成膜方法。
  12. 【請求項１２】 前記堆積ステップにおける成膜温度は
    ４８０℃以下である、請求項１〜請求項１１のいずれか
    に記載の成膜方法。
  13. 【請求項１３】 基板上にダマシン構造の導電部を有す
    る半導体装置の製造方法であって、 平行平板型電極を有する半導体製造装置のチャンバ内に
    導入されたＳｉＨ4、ＳｉＦ4および酸素ソース物質を含
    むプロセスガスをプラズマ化して、フッ素を含むシリコ
    ン絶縁膜を基板上に堆積する堆積ステップと、 前記シリコン絶縁膜にダマシン構造の導電部を形成する
    ダマシンステップと、を備える半導体装置の製造方法。
  14. 【請求項１４】 前記ダマシンステップは、 前記シリコン絶縁膜に凹部を形成するステップと、 前記凹部に導電材料を形成するステップと、を有する請
    求項１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記平行平板型電極に印加されるＲＦ
    電力は１０００Ｗ以上である、請求項１３または請求項
    １４に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記平行平板型電極に印加されるＲＦ
    電力は１４００Ｗ以上である、請求項１３〜請求項１５
    のいずれかに記載の半導体装置の製造方法。
  17. 【請求項１７】 前記平行平板型電極に印加されるＲＦ
    電力は４Ｗ／ｓｃｃｍ以上である、請求項１３〜請求項
    １６のいずれかに記載の半導体装置の製造方法。
  18. 【請求項１８】 前記ＳｉＨ4に対する前記ＳｉＦ4の流
    量比は１より大きい、請求項１３〜請求項１７のいずれ
    かに記載の半導体装置の製造方法。
  19. 【請求項１９】 チャンバ内に設けられた平行平板型電
    極と、 ＳｉＨ4、ＳｉＦ4および酸素ソース物質を含むプロセス
    ガスを前記チャンバ内に導入するための手段と、 前記プロセスガスのプラズマを生成するためのＲＦ電力
    を供給する電力源と、を備え、 前記電力源は、前記平行平板型電極に１０００Ｗ以上の
    ＲＦ電力を供給可能である、成膜装置。
  20. 【請求項２０】 前記平行平板型電極の間隔は０．５ｃ
    ｍ以上１．７５ｃｍ以下である、請求項１９に記載の成
    膜装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037855B2 (en) 2004-08-31 2006-05-02 Asm Japan K.K. Method of forming fluorine-doped low-dielectric-constant insulating film
JP2009295956A (ja) * 2008-05-08 2009-12-17 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
KR20210076563A (ko) * 2019-12-16 2021-06-24 주식회사 원익아이피에스 박막의 형성 방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273788B2 (en) * 2003-05-21 2007-09-25 Micron Technology, Inc. Ultra-thin semiconductors bonded on glass substrates
US20070277734A1 (en) * 2006-05-30 2007-12-06 Applied Materials, Inc. Process chamber for dielectric gapfill
US7902080B2 (en) * 2006-05-30 2011-03-08 Applied Materials, Inc. Deposition-plasma cure cycle process to enhance film quality of silicon dioxide
US7825038B2 (en) * 2006-05-30 2010-11-02 Applied Materials, Inc. Chemical vapor deposition of high quality flow-like silicon dioxide using a silicon containing precursor and atomic oxygen
US7790634B2 (en) * 2006-05-30 2010-09-07 Applied Materials, Inc Method for depositing and curing low-k films for gapfill and conformal film applications
US8232176B2 (en) * 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
US7745352B2 (en) * 2007-08-27 2010-06-29 Applied Materials, Inc. Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process
US7943531B2 (en) * 2007-10-22 2011-05-17 Applied Materials, Inc. Methods for forming a silicon oxide layer over a substrate
US7867923B2 (en) * 2007-10-22 2011-01-11 Applied Materials, Inc. High quality silicon oxide films by remote plasma CVD from disilane precursors
US7803722B2 (en) * 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
US8357435B2 (en) 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
US20100081293A1 (en) * 2008-10-01 2010-04-01 Applied Materials, Inc. Methods for forming silicon nitride based film or silicon carbon based film
US8980382B2 (en) * 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) * 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US7935643B2 (en) * 2009-08-06 2011-05-03 Applied Materials, Inc. Stress management for tensile films
US7989365B2 (en) * 2009-08-18 2011-08-02 Applied Materials, Inc. Remote plasma source seasoning
US20110136347A1 (en) * 2009-10-21 2011-06-09 Applied Materials, Inc. Point-of-use silylamine generation
US8449942B2 (en) * 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
JP2013516763A (ja) 2009-12-30 2013-05-13 アプライド マテリアルズ インコーポレイテッド フレキシブルな窒素／水素比を使用して生成されるラジカルを用いる誘電体膜成長
US8329262B2 (en) * 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
JP2013517616A (ja) 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
SG182333A1 (en) 2010-01-07 2012-08-30 Applied Materials Inc In-situ ozone cure for radical-component cvd
JP2013521650A (ja) * 2010-03-05 2013-06-10 アプライド マテリアルズ インコーポレイテッド ラジカル成分ｃｖｄによる共形層
US8236708B2 (en) 2010-03-09 2012-08-07 Applied Materials, Inc. Reduced pattern loading using bis(diethylamino)silane (C8H22N2Si) as silicon precursor
US7994019B1 (en) 2010-04-01 2011-08-09 Applied Materials, Inc. Silicon-ozone CVD with reduced pattern loading using incubation period deposition
US8476142B2 (en) 2010-04-12 2013-07-02 Applied Materials, Inc. Preferential dielectric gapfill
US8524004B2 (en) 2010-06-16 2013-09-03 Applied Materials, Inc. Loadlock batch ozone cure
US8318584B2 (en) 2010-07-30 2012-11-27 Applied Materials, Inc. Oxide-rich liner layer for flowable CVD gapfill
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP6336719B2 (ja) * 2013-07-16 2018-06-06 株式会社ディスコ プラズマエッチング装置
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3429899A1 (de) * 1983-08-16 1985-03-07 Canon K.K., Tokio/Tokyo Verfahren zur bildung eines abscheidungsfilms
JP3979687B2 (ja) * 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
US6001728A (en) * 1996-03-15 1999-12-14 Applied Materials, Inc. Method and apparatus for improving film stability of halogen-doped silicon oxide films
JPH10125685A (ja) * 1996-10-16 1998-05-15 Casio Comput Co Ltd 突起電極およびその形成方法
US5827785A (en) * 1996-10-24 1998-10-27 Applied Materials, Inc. Method for improving film stability of fluorosilicate glass films
US6127285A (en) * 1997-02-28 2000-10-03 Dallas Instruments Incorporated Interlevel dielectrics with reduced dielectric constant
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6503818B1 (en) * 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
US6255207B1 (en) * 1999-06-21 2001-07-03 Taiwan Semiconductor Manufacturing Company Composite planarizing dielectric layer employing high density plasma chemical vapor deposited (HDP-CVD) underlayer
US6521546B1 (en) * 2000-06-14 2003-02-18 Applied Materials, Inc. Method of making a fluoro-organosilicate layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037855B2 (en) 2004-08-31 2006-05-02 Asm Japan K.K. Method of forming fluorine-doped low-dielectric-constant insulating film
JP2009295956A (ja) * 2008-05-08 2009-12-17 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
KR20210076563A (ko) * 2019-12-16 2021-06-24 주식회사 원익아이피에스 박막의 형성 방법
KR102573721B1 (ko) 2019-12-16 2023-09-04 주식회사 원익아이피에스 박막의 형성 방법

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