KR20000014889A - 직접 메모리 접근 제어 장치 - Google Patents
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Abstract
본 발명은 직접 메모리 접근 제어 장치에 관한 것으로, 종래의 기술에 있어서 직접 메모리 접근 방식의 인터페이스 로직이 없는 외부 입출력 디바이스와 메모리간에 데이터를 입출력함에 있어서 중앙 처리 장치를 통해 상기 데이터를 입출력함에 따라 동작 속도가 늦어져 전반적인 시스템의 성능이 저하됨과 아울러 별도의 인터페이스 로직을 구비함에 따라 제조원가가 상승하고 전력 소모가 많아지는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 직접 메모리 접근 방식의 인터페이스 로직이 없는 외부 입출력 디바이스에 어드레스 신호 및 제어신호를 인가하여 데이터 버스를 통해 직접 메모리와 데이터를 입출력시킴으로써, 제조원가 및 전력소모를 절감시킴과 아울러 동작 속도가 빨라져 시스템의 성능이 향상되는 효과가 있다.
Description
본 발명은 직접 메모리 접근 제어 장치에 관한 것으로, 특히 직접 메모리 접근(Direct Memory Access) 방식의 인터페이스 로직(Interface Logic)이 없는 외부 입출력 디바이스에 어드레스 신호 및 제어신호를 인가하여 데이터 버스를 통해 직접 메모리와 데이터를 입출력시켜 시스템의 성능을 향상시킨 직접 메모리 접근 제어 장치에 관한 것이다.
직접 메모리 접근 방식은 저속 동작하는 중앙 처리 장치를 통하지 않고 고속동작하는 주변기기의 인터페이스 장치에 제어권을 주어 직접 주기억 장치의 데이터를 입출력하는 방식이다.
도 1은 종래 직접 메모리 접근 제어 장치의 일실시예를 보인 블록도로서, 이에 도시된 바와 같이 읽기/쓰기 신호(RWS)에 의해 데이터버스(2)로 해당 어드레스의 데이터를 입출력하는 메모리(10)와; 직접 메모리 접근 요구 및 도착 신호(DR),(DA)에 의해 상기 데이터 버스(2)로 데이터를 입출력하는 입출력 디바이스(20)와; 상기 데이터 버스(2)를 통해 상기 메모리(10)와 입출력 디바이스(20)간의 데이터 입출력을 제어하는 직접 메모리 접근 제어기(30)와; 상기 메모리(10) 및 입출력 디바이스(20)의 데이터를 입력받아 이를 연산하여 출력하는 중앙 처리 장치(40)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.
우선, 입출력 디바이스(20)의 버퍼가 빈(empty) 상태인 경우, 즉 상기 입출력 디바이스(20)에 데이터를 쓰고자 하면, 상기 입출력 디바이스(20)는 직접 메모리 접근 서비스를 받기 위해서 직접 메모리 접근 요구 신호(DR)를 직접 메모리 접근 제어기(30)로 출력시키고, 상기 직접 메모리 접근 요구 신호(DR)를 입력받은 상기 직접 메모리 접근 제어기(30)는 버스(1),(2)의 제어권을 갖게 된다.
따라서, 상기 직접 메모리 접근 제어기(30)는 메모리(10)로 어드레스 버스(1)를 통해 어드레스를 출력함과 아울러 읽기/쓰기 신호(RWS)를 출력함으로써, 상기 메모리(10)는 해당 어드레스에 저장된 데이터를 데이터 버스(2)로 싣게 된다.
그리고, 상기 직접 메모리 접근 제어기(30)에서 출력되는 읽기/쓰기 신호(RWS) 및 직접 메모리 접근 도착 신호(RA)에 의해 상기 입출력 디바이스(20)는 상기 데이터 버스(2)에 실린 메모리(10)의 데이터를 입력받게 되고, 이를 상기 빈 버퍼에 저장시킨다.
여기서, 상기 읽기/쓰기 신호(RWS)를 인가받은 상기 메모리(10)는 읽기 동작을 수행하는 동안 상기 입출력 디바이스(20)는 쓰기 동작을 수행하도록 상기 읽기/쓰기 신호(RWS)를 반전하여 입력받는다. 그러므로, 상기 동일한 읽기/쓰기 신호(RWS)를 인가받은 상기 메모리(10)와 입출력 디바이스(20)는 각각 서로 반대 동작인 읽기 동작 및 쓰기 동작을 수행하게 된다.
이와 반대로 상기 입출력 디바이스(20)의 버퍼가 풀(full) 상태인 경우, 즉 상기 입출력 디바이스(20)로부터 데이터를 읽고자 하면, 상기 입출력 디바이스(20)는 직접 메모리 접근 요구 신호(DR)를 상기 직접 메모리 접근 제어기(30)로 출력시킨다.
이 때, 상기 직접 메모리 접근 제어기(30)는 다른 마스터와 버스(1),(2)의 제어권을 갖게 되므로, 상기 직접 메모리 접근 제어기(30)의 읽기/쓰기 신호(RWS)에 의해 상기 입출력 디바이스(20)로부터 데이터를 읽어들여 데이터 버스(20)에 싣게됨과 아울러 메모리(10)는 상기 읽기/쓰기 신호(RWS) 및 어드레스 버스(1)를 통해 들어오는 어드레스에 상기 데이터 버스(2)에 실린 데이터를 쓰게 된다.
따라서, 상기 입출력 디바이스(20)는 버퍼가 빈 상태이거나 풀 상태이면, 상기 직접 메모리 접근 제어기(30)로 직접 메모리 접근 요구 신호(DR)를 출력하게 되고, 이에 따라 상기 직접 메모리 접근 제어기(30)는 버스(1),(2)의 제어권을 갖게 되어 상기 메모리(10)와 입출력 디바이스(20)는 직접 데이터 버스(2)를 통해 데이터를 입출력하게 된다.
상기와 같이 종래의 기술에 있어서 직접 메모리 접근 방식의 인터페이스 로직이 없는 외부 입출력 디바이스와 메모리간에 데이터를 입출력함에 있어서 중앙 처리 장치를 통해 상기 데이터를 입출력함에 따라 동작 속도가 늦어져 전반적인 시스템의 성능이 저하됨과 아울러 별도의 인터페이스 로직을 구비함에 따라 제조원가가 상승하고 전력 소모가 많아지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 직접 메모리 접근 방식의 인터페이스 로직이 없는 외부 입출력 디바이스에 어드레스 신호 및 제어신호를 인가하여 데이터 버스를 통해 직접 메모리와 데이터를 입출력시켜 시스템의 성능을 향상시킨 직접 메모리 접근 제어 장치를 제공함에 그 목적이 있다.
도 1은 종래 직접 메모리 접근 제어 장치의 일실시예를 보인 블록도.
도 2는 본 발명 직접 메모리 접근 제어 장치의 일실시예를 보인 블록도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 어드레스 버스 2 : 데이터 버스
10 : 메모리 20,50 : 입출력 디바이스
30 : 직접 메모리 접근 제어기 40 : 중앙 처리 장치
60 : 선택부
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 읽기/쓰기 신호에 의해 데이터버스로 해당 어드레스의 데이터를 입출력하는 메모리와; 직접 메모리 접근 요구 및 도착 신호에 의해 상기 데이터 버스로 데이터를 입출력하는 제1 입출력 디바이스와; 상기 데이터 버스를 통해 상기 메모리와 입출력 디바이스간의 데이터 입출력을 제어하는 직접 메모리 접근 제어기와; 상기 메모리 및 입출력 디바이스의 데이터를 입력받아 이를 연산하여 출력하는 중앙 처리 장치로 구성한 직접 메모리 접근 제어 장치에 있어서 어드레스 및 제어신호를 입력받아 데이터 버스로 데이터를 입출력하는 제2 입출력 디바이스와; 상기 직접 메모리 접근 제어기의 제어신호 및 어드레스를 입력받아 상기 제2 입출력 디바이스로 어드레스 및 제어신호를 출력하는 선택부를 더 포함하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예의 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명 직접 메모리 접근 제어 장치의 일실시예를 보인 블록도로서, 이에 도시한 바와 같이 읽기/쓰기 신호(RWS)에 의해 데이터버스(2)로 해당 어드레스의 데이터를 입출력하는 메모리(10)와; 직접 메모리 접근 요구 및 도착 신호(DR),(DA)에 의해 상기 데이터 버스(2)로 데이터를 입출력하는 제1 입출력 디바이스(20)와; 상기 데이터 버스(2)를 통해 상기 메모리(10)와 입출력 디바이스(20)간의 데이터 입출력을 제어하는 직접 메모리 접근 제어기(30)와; 상기 메모리(10) 및 입출력 디바이스(20)의 데이터를 입력받아 이를 연산하여 출력하는 중앙 처리 장치(40)와; 어드레스 및 제어신호(ACS)를 입력받아 데이터 버스(2)로 데이터를 입출력하는 제2 입출력 디바이스(50)와; 상기 직접 메모리 접근 제어기(30)의 제어신호(CTR) 및 어드레스를 입력받아 상기 어드레스 및 제어신호(ACS)를 출력하는 선택부(60)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.
우선, 제1 입출력 디바이스(20)와 메모리(10)간의 데이터 입출력동작은 도 1과 동일하게 동작한다.
즉, 상기 제1 입출력 디바이스(20)는 버퍼가 빈 상태이거나 풀상태이면 직접 메모리 접근 요구 신호(DR)를 직접 메모리 접근 제어기(30)로 출력하고, 이에 따라 상기 직접 메모리 접근 제어기(30)는 버스(1),(2)의 제어권을 갖게 되어 상기 메모리(10)와 제1 입출력 디바이스(20)간의 데이터를 직접 데이터 버스(2)를 통해 입출력시킨다.
그리고, 직접 메모리 접근 방식의 인터페이스 로직이 없는 제2 입출력 디바이스(50)를 직접 메모리 접근 방식으로 상기 메모리(10)와 데이터를 입출력하는 경우를 가정하자.
우선, 제2 입출력 디바이스(50)의 버퍼가 빈 상태이면, 즉 상기 제2 입출력 디바이스(50)로 데이터를 출력하는 경우, 상기 제2 입출력 디바이스(50)는 상기 직접 메모리 접근 제어기(30)의 인터럽트단으로 인터럽트 요구 신호(IR)를 출력한다.
이에 상기 인터럽트단으로 인터럽트 요구 신호(IR)를 입력받은 직접 메모리 접근 제어기(30)는 상기 메모리(10)에 어드레스 버스(1)를 통해 어드레스 및 읽기/쓰기 신호(RWS)를 출력함과 아울러 선택부(60)로 상기 제어신호(CTR)와 어드레스를 출력한다.
따라서, 상기 메모리(10)는 상기 어드레스 버스(1)를 통해 입력되는 해당 어드레스의 데이터를 데이터 버스(2)로 싣는다.
또한, 상기 선택부(60)는 상기 제어신호(CTR)와 어드레스 버스(1)를 통해 입력되는 어드레스에 의해 설정된 기본값(Default Value)으로 할당되어 있던 입출력을 위한 어드레스중에서 직접 메모리 접근 방식의 인터페이스 로직이 없는 입출력을 위한 어드레스를 선택함과 동시에 상기 직접 메모리 접근 제어부의 읽기/쓰기 신호를 입력받아 이를 반전하여 상기 제2 입출력 디바이스(50)로 어드레스 및 제어신호(ACS)를 출력한다.
즉, 상기 메모리(10)에는 상기 직접 메모리 접근 제어기(30)에서 발생한 어드레스를 할당하고, 상기 제2 입출력 디바이스(50)에는 상기 선택부(60)에서 발생한 어드레스를 할당한다.
그러므로, 상기 제2 입출력 디바이스(50)는 상기 데이터 버스(2)에 실린 메모리(10)의 데이터를 상기 선택부(60)에서 선택된 어드레스에 저장한다.
또한, 상기 제2 입출력 디바이스(50)의 데이터를 상기 메모리(10)로 전송하는 경우, 즉 버퍼가 풀 상태이면, 상기 제2 입출력 디바이스(50)는 인터럽트 요구 신호(IR)를 상기 직접 메모리 접근 제어기(30)로 출력한다.
이에, 상기 직접 메모리 접근 제어기(30)는 그에 따라 제어신호(CTR), 읽기/쓰기 신호(RWS) 및 어드레스 버스(1)를 통해 어드레스를 상기 선택부(60) 및 메모리(10)로 출력한다.
그에 따라 상기 선택부(60)는 상기 제2 입출력 디바이스(50)로 어드레스 및 제어신호(ACS)를 출력한다.
그러면, 상기 제2 입출력 디바이스(50)는 해당 어드레스의 데이터를 데이터 버스(2)에 싣고, 이에 상기 메모리(10)는 상기 직접 메모리 접근 제어기(30)에서 출력한 읽기/쓰기 신호(RWS) 및 어드레스를 입력받아 해당 어드레스에 상기 데이터 버스(2)에 실린 데이터를 저장한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 직접 메모리 접근 방식의 인터페이스 로직이 없는 외부 입출력 디바이스에 어드레스 신호 및 제어신호를 인가하여 데이터 버스를 통해 직접 메모리와 데이터를 입출력시킴으로써, 제조원가 및 전력소모를 절감시킴과 아울러 동작 속도가 빨라져 시스템의 성능이 향상되는 효과가 있다.
Claims (3)
- 읽기/쓰기 신호에 의해 데이터버스로 해당 어드레스의 데이터를 입출력하는 메모리와; 직접 메모리 접근 요구 및 도착 신호에 의해 상기 데이터 버스로 데이터를 입출력하는 제1 입출력 디바이스와; 상기 데이터 버스를 통해 메모리와 입출력 디바이스간의 데이터 입출력을 제어하는 직접 메모리 접근 제어기와; 상기 메모리 및 입출력 디바이스의 데이터를 입력받아 이를 연산하여 출력하는 중앙 처리 장치로 구성한 직접 메모리 접근 제어 장치에 있어서 어드레스 및 제어신호를 입력받아 데이터 버스로 데이터를 입출력하는 제2 입출력 디바이스와; 상기 직접 메모리 접근 제어기의 제어신호 및 어드레스를 입력받아 상기 제2 입출력 디바이스로 어드레스 및 제어신호를 출력하는 선택부를 더 포함하여 된 것을 특징으로 하는 직접 메모리 접근 제어 장치.
- 제 1 항에 있어서, 상기 선택부는 직접 메모리 접근 제어기의 어드레스와 제어 신호에 의해 설정된 기본값으로 할당되어 있던 입출력을 위한 어드레스중에서 직접 메모리 접근 방식의 인터페이스 로직이 없는 입출력을 위한 어드레스를 선택한 후, 제2 입출력 디바이스로 상기 선택된 어드레스를 출력함을 특징으로 하는 직접 메모리 접근 제어 장치.
- 제 1 항에 있어서, 상기 선택부는 직접 메모리 접근 제어부의 읽기/쓰기 신호를 입력받아 이를 반전하여 상기 제2 입출력 디바이스로 출력함을 특징으로 하는 직접 메모리 접근 제어 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034513A KR20000014889A (ko) | 1998-08-25 | 1998-08-25 | 직접 메모리 접근 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034513A KR20000014889A (ko) | 1998-08-25 | 1998-08-25 | 직접 메모리 접근 제어 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000014889A true KR20000014889A (ko) | 2000-03-15 |
Family
ID=19548254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980034513A KR20000014889A (ko) | 1998-08-25 | 1998-08-25 | 직접 메모리 접근 제어 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000014889A (ko) |
-
1998
- 1998-08-25 KR KR1019980034513A patent/KR20000014889A/ko not_active Application Discontinuation
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