KR20000011863A - 금속간유전체반도체제조시플루오르화실리케이트글래스필름에대한실리콘옥시니트라이드캡 - Google Patents

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dielectric
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이길영
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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

반도체 기판상에 패턴화된 전도층을 형성하는 반도체 장치 및 방법은 플루오르화 실리케이트 글래스(FSG) 층으로부터 플루오르 물질의 흐름을 방지하고 포토리소그래픽 처리 동안 포토레지스트쪽으로 광 파의 역반사를 억제하기 위하여 제공된다. 상기 기판은 차례로 전도층, 유전체(예를들어, 실리콘 이산화물) 라이너, FSG 층, FSG 층으로부터 플루오르화 물질의 흐름을 방지하고 비반사 코팅(ARC)을 형성하는 실리콘 옥시니트라이드 층, 및 포토레지스트 층으로 코팅된다. 포토레지스트 층은 아래놓여있는 실리콘 옥시니트라이드 층의 패턴 부분을 커버하지 않기 위하여 노출되고 현상된다. 실리콘 옥시니트라이드 ARC 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓여있는 FSG 층 및 유전체 라이너는 금속화를 위하여 전도층의 패턴 부분을 노출시키도록 하나의 드라이 에칭 단계에 의해 제거된다. 금속화중에, 기판에는 FSG 층 및 실리콘 옥시니트라이드 층의 결합이 제공되고, 여기에서 실리콘 옥시니트라이드 층은 플루오르화 물질이 아래놓여있는 FSG 층으로부터 위에놓여있는 전도층으로 흐르는 것을 막는다.

Description

금속간 유전체 반도체 제조시 플루오르화 실리케이트 글래스 필름에 대한 실리콘 옥시니트라이드 캡{SILICON OXYNITRIDE CAP FOR FLUORINATED SILICATE GLASS FILM IN INTERMETAL DIELECTRIC SEMICONDUCTOR FABRICATION}
본 발명은 금속간 유전체 반도체 제조시 플루오르화 실리케이트 글래스(FSG)에 대한 실리콘 옥시니트라이드 캡을 포함하는 반도체 장치, 및 특히 반도체 기판상 실리콘 옥시니트라이드 캡 층에 의해 커버된 FSG 필름의 안정한 결합에 관한 것이고, 또한 금속간 유전체 응용을 위해 실리콘 옥시니트라이드 캡 층과 결합된 FSG 필름을 가지는 반도체 기판상에 패턴화된 전도성, 즉 전기 전도층을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
집적 회로(IC)를 형성하기 위하여 실리콘 같은 웨이퍼 기판상에 마이크로전자 반도체 장치의 제조시, 여러 금속층 및 절연층이 선택적인 순서로 그 위에 증착된다. 실리콘 이산화물, 실리콘 옥시니트라이드(SiOxNy), 플루오르화 실리게이트 글래스(FSG), 소위 플루오르화 실리콘 산화물, 스핀-온 글래스(SOG)등의 절연층은 상기 경우일수있는 웨이퍼 기판의 평탄화(층 평탄화)를 달성하기 위하여 금속층, 예를들어 중간 유전체 (IMD) 층 사이의 전기 절연부, 보호 층, 갭 충전 층으로서 사용한다. 각각의 층은 플라즈마 향상 화학 기상 증착(PECVD), 대기압 CVD 등 같은 통상적인 기술에 의해 증착된다.
통상적으로, 실리콘 기판 포함 장치상에 증착된 제 1 레벨 금속 층은 제 2 레벨 금속 층과 하나 이상의 절연층에 의해 분리된다. 이것은 차례로 제 3 레벨 금속 층과 하나 이상의 다른 절연층에 의해 분리될수있다. 이들 금속층은 사이에 있는 절연층의 에칭된 바이어스 또는 작은 홀 또는 구멍을 통한 금속화에 의해 상호접속된다.
이런 목적을 위하여, 적층된 층은 바이어스를 형성하기 위하여 IC 설계와 일치하여 그 위에 패턴을 제공하도록 포토리소그래픽 처리된다. 웨이퍼 기판상 상부층은 마스크를 통해 패터닝하기 위하여 광 반응 중합 재료의 포토레지스트 층으로 커버된다. 가시광 또는 자외선(UV) 같은 광은 마스크를 통하여 포토레지스트 층으로 향하여 상기 층을 마스크 패턴으로 노출시킨다. 포토레지스트 층의 중합 재료는 광에 투명하지만 광 개시 반응에 의해 그 화학 특성을 변화시키도록 광과 반응한다.
폴리이미드 같은 광 흡수 중합체의 유기체 ARC 층 같은 비반사 코팅 ARC 층은 일반적으로 웨이퍼 기판의 상부에 제공되어 보다 균일한 처리를 위하여 포토레지스트쪽으로 광의 반사를 최소화한다.
포토레지스트는 음 또는 양의 형태이고, 음의 포토레지스트에서, 노출된(중합된) 영역은 녹지 않으며 반면 노출되지 않은(중합되지 않은) 영역은 추후에 제공된 현상액으로 용해된다. 양의 포토레지스트에서, 노출된(품질 저하된) 가용성 영역은 현상액으로 녹지만 노출되지 않은(비가용성) 영역은 그대로 남는다. 양쪽 예에서, 웨이퍼 기판상에 남아있는 포토레지스트 재료는 차례로 적절한 층의 에칭을 위한 마스크로서 사용하기 위하여 패턴을 형성한다.
층 재료가 인접 층과 다른 물리적 화학적 특성이면, 인접한 레벨 금속 층과 접속하기 위하여 유전층의 바이어스를 형성할때 에칭 처리가 다르다. 에칭은 균일한 수직 벽 구조 또는 프로파일의 에칭 구조를 제공하기 위하여 등방성(모든 방향에서 똑같이 노출된 표면을 에칭)과 구별되는 이방성(높은 비율의 수직 방향 에칭 및 낮은 비율 또는 억제된 수평 방향 에칭)이다. 에칭은 에칭된 재료 및 이웃하는 재료의 물리 및 화학 특성에 따라 습식 에칭(용액) 또는 건식 에칭(플라즈마 에칭 또는 반응 이온 에칭) 기술에 의해 이루어진다.
동일 영역에 보다 많은 구성요소를 설치하도록 웨이퍼 기판상 이용 가능한 영역에 장치 구성요소의 집적(접속)을 최대화하기 위하여, 소형화가 요구된다. 보다 좁은 금속 라인 및 보다 밀접한 피치 크기가 구성요소의 밀집한 패킹을 달성하기 위하여 필요할때, 그것들은 미세한 허용오차를 가지므로 결함에 대해 보다 약점을 가진다. 이것은 현재 서브-쿼터 미크론(0.25 미크론, 즉, 250 나노미터(㎚) 또는 2,500 옴스트롱) 크기의 베리 라지 스케일 집적화 불리는 것으로 IC 소형화가 증가할때 명백하다.
대조하여, 가시광은 400-700 ㎚(4,000-7,000 옴스트롱)의 파장 스펙트럼을 가지며, UV 광은 100-400 ㎚(1,000-4,000 옴스트롱)의 파장 스펙트럼을 가진다. 일반적으로, 중간 UV(MUV) 광은 약 365 ㎚의 파장을 가지며, 깊은 UV(DUV) 광은 약 248 ㎚ 또는 그 이하의 파장을 가진다.
서브 쿼터 미크론 크기에서, 구멍 또는 윈도우, 미세한 구조 라인 등을 웨이퍼 기판의 여러 층으로 형성하기 위하여 포토리소그래픽 처리와 관련된 목표된 높은 종횡비(깊이 대 넓이)는 단락 회로등을 유발할수있는 가깝게 간격지게 떨어진 구성요소의 접촉 같은 목표되지 않은 결함을 방지하기 위하여 매우 엄격한 허용오차를 요구한다.
방사선 소스로부터 포토레지스트 층의 광 반응 중합 재료를 통하여 마스크 패턴화 입사광의 전달 동안, 상기 광은 노출된 패턴 영역에서 광반응을 시작하기 때문에 점차적으로 흡수된다. ARC 층에 도달하는 몇몇 입사광은 흡수되지 않고 오히려 포토레지스트 층에 다시 반사되고 산란되기 때문에, 입사광과 간섭 및 정상파의 형성이 발생한다.
광반응 중합 재료와 호환하지 않는 오염물은 ARC 층 또는 다른 수직 층으로부터 포토레지스트 층으로 이동할 수 있다. 이들 오염물은 포토레지스트 층을 포이즌하여, 간섭 반응이 발생하고 중합 재료와 이질적인 화학 상호작용에 의해 반응의 비균일성을 유발한다. 이것은 일반적으로 포토레지스트 포이즌이라 불린다.
이들 영향은 양의 포토레지스트가 사용되는 경우 포토레지스트 푸팅의 형성, 또는 음의 포토레지스트가 사용되는 경우 포토레지스트 핀칭을 형성한다. 특히, 현상중에, 노출된 포토레지스트 층의 패턴 영역은 균일하지 않은(수직이 아닌) 측벽을 가지는 포토레지스트 프로파일 또는 구조를 가진다. 에칭후, 포토레지스트 푸팅 또는 포토레지스트 핀칭 문제는 아래놓여있는 층 또는 층들에 포토레지스트 패턴의 불완전한 전사를 유발하고, 궁극적으로 에칭된 구조가 목표된 IC 설계와 비교하여 부정확하게 되기 때문에 최소 공간 능력을 제한한다.
FSG(플루오르화 실리케이트 글래스)는 소위 라인동작의 완료전에 금속화 기술과 관련하여 서브-하프 미크론(0.5 미크론) 반도체 제조 기술에 중간 유전체(IMD) 제공을 위하여 사용된 바람직한 낮은 유전체 재료중 하나이다. FSG를 증착하기 위하여, 예를들어 고밀도 플라즈마(HDP) 화학 기상 증착(CVD) 또는 플라즈마 향상 화학 기상 증착(PECVD)이 일반적으로 사용된다.
FSG로 달성할수있는 유전체 상수는 FSG 필름 및 FSG 필름을 증착하기 위하여 사용된 선구체에서 플루오르 농도에 따라 약 3.3이다. 보다 높은 플루오르 농도는 일반적으로 낮은 유전체 상수를 제공한다. 그러나, 보다 높은 플루오르 농도는 자유 플루오르가 IC의 인접한 층으로 필름 밖으로 확산하거나 이동하기 때문에 불안정한 필름을 만든다.
FSG로부터 플루오르 물질(플루오르 그 자체 및 다른 오염 선구체 성분을 가지는 부수적인 자체 생성 오염 성분)의 확산은 금속층과 인터페이스에서 거품을 형성하여, 부식 또는 포이즌 등으로 인한 금속 필링(peeling) 문제를 유발한다. 많은 경우, FSG 사용은 산소 및 질소 또는 질소 산화물(N2O)을 사용하는 포스트 플라즈마 처리, 예를들어 플라즈마 처리와 결합되거나, 플루오르 물질 확산을 최소화하기 위하여 실리콘 이산화물 캡 층을 포함한다. 그러나, 플루오르 그 자체를 포함하는 플루오르 물질은 실리콘 이산화물 필름으로 잘 확산할 것이고 확산 길이(관통 깊이)는 몇천 옴스트롱을 초과할 수 있다.
상기 문제는 이 시점에서 완전히 이해되지 않지만, 수소 및 질소 같은 오염물은 산소, 질소, 질소 산화물 등의 존재시 실란(SiH4)을 사용하여 PECVD 기술에 의해 증착된 다음 실리콘 이산화물 바탕 층에서 선구 성분으로 남는다. 플루오르의 존재시, 자체 생성 오염물 성분에는 오염 선구 성분으로서 남는 부수적인 수소 및/또는 질소 및/또는 다른 종이 형성되는 것이 고려된다. 플루오르 및 상기 자체 생성 오염 성분은 상기 부식 또는 포이즌 및 금속 필링 문제를 유발하도록 인접 금속 층 인터페이스에 수집되어 확산된다.
명세서 및 청구범위에 사용된 바와같이, 용어 "플루오르 물질"은 자유 플루오르 그 자체 및 수소 및 질소(즉, 플루오르 함유 오염 성분) 같은 다른 오염 선구 성분을 가지는 부수적인 자체 생성 오염 성분을 말한다.
IMD 응용을 위하여 낮은 유전체 재료로서 FSG를 사용하는 통상적인 반도체 제조 기술은 다음과 같다:
(1) 웨이퍼 기판상에 금속층 증착 및 패터닝;
(2) 금속층상에 실리콘 이산화물 라이너 증착;
(3) 실리콘 이산화물상에 FSG 층 증착;
(4) FSG 층상에 실리콘 이산화물 캡 층 증착;
(5) 실리콘 이산화물 캡 층의 화학 기계적 폴리싱 (CMP);
(6) 폴리싱된 실리콘 이산화물 캡 층상에 포스트 CMP 부수적인 실리콘 이산화물 캡 층 증착;
(7) 부가적인 실리콘 이산화물 캡 층(또는 플라즈마 처리 층)상에 유기체 ARC 층 증착;
(8) 유기체 ARC 층상에 포토레지스트 층 증착 및 포토리소그래픽 노출 및 현상;
(9) 유기체 ARC 층 개방 에칭; 및
(10) 유전체 층 접촉 에칭.
본 발명의 목적은 만약 달성된다면 제조 비용 증가없이 금속 필링 문제를 방지하기 위하여 플루오르 물질의 외부 확산을 방지하는 반도체 장치의 IMD로서 FSG의 배열을 제공하는 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 기판상에 패턴화된 전도층을 형성하는 단계를 도시하는 일련의 수직 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 반도체 기판상에 패턴화된 전도층을 형성하는 단계를 도시한 일련의 유사한 수직 단면도.
도 3은 금속화후 도 2a 내지 도 2f의 반도체 기판의 유사한 수직 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21' : 실리콘의 웨이퍼 기판 22' : 금속의 전도층
23' : 실리콘 이산화물의 IMD(금속간 유전체) 라이너
24' : 유전체 FSG(플루오르화 실리케이트 글래스) 층(24')
24b' : FSG 층에서 폴리싱된 상부 표면 25' : 실리콘 이산화물 캡 층
25a' : 실리콘 이산화물 캡 층 러프 상부 표면
25b' : 폴리싱된 상부 표면
41 : 유전체 실리콘 옥시니트라이드 ARC 캡 층
42 :양의 포토레지스트 재료의 포토레지스트 층
43 : 접촉 홀(구멍) 44 : 비아(구멍)
상기 단점은 본 발명에 따라 반도체 제조시 금속간 유전체(IMD) 제공을 위해 실리콘 옥시니트라이드(SiOxNy) 캡 층과 결합된 플루오르화 실리케이트 글래스(FSG) 필름(층)의 시스템을 제공함으로써 제거된다. FSG 층을 가지는 실리콘 옥시니트라이드 캡 층의 결합은 FSG 층의 안정성을 증가시키고 동시에 접촉 리소그래피 처리를 위하여 균일한 반사 제어를 제공한다.
본 발명의 일측면에 따라, 기판을 포함하는 반도체 장치는 약 1,000-10,000 옴스트롱 두께의 FSG 층, 및 그 위에 약 100-1,000 옴스트롱의 실리콘 옥시니트라이드 캡 층의 결합을 가진다. 실리콘 옥시니트라이드 캡 층은 FSG 층으로부터 플루오르화 물질의 흐름을 방지하고 비반사 코팅(ARC)을 형성하기 위하여 FSG 층에 비해 위쪽에 커버링되어 배치된다. 알루미늄, 텅스텐 또는 구리 같은 금속의 전도층은 실리콘 옥시니트라이드 캡 층에 비해 위에 배치된다. 실리콘 옥시니트라이드 캡 층은 FSG 층으로부터 전도층으로 플루오르 물질 외부 확산을 방지하기 위하여 아래놓여있는 FSG 층 및 위에놓여있는 전도층과 관련하여 배열된다.
특히, 반도체 장치는 알루미늄, 텅스텐 또는 구리 같은 금속의 패턴화된 전도층, 패턴화된 전도층상에 배치된 실리콘 이산화물의 IMD 라이너인 유전체 라이너, 및 상기 유전체 라이너상에 배치된 FSG 층 및 실리콘 옥시니트라이드 캡 층의 결합을 가지는 기판을 포함하고, 상기 실리콘 옥시니트라이드 캡 층은 FSG 층에 비해 위에 커버되어 배치된다. 알루미늄, 텅스텐 또는 구리같은 금속의 추가 전도 층은 실리콘 옥시니트라이드 캡 층에 비해 위에 및 패턴화된 전도층과 전도 접촉하여 배치된다. 이런 결합에서, 실리콘 옥시니트라이드 캡 층은 FSG 층으로부터 다른 전도층으로 플루오르 물질의 외부 흐름을 방지하기 위하여 아래에 놓여있는 FSG 층 및 위에 놓여있는 다른 전도층에 관련하여 배열된다.
본 발명의 다른 측면에 따라, 반도체 기판상에 패턴화된 전도층을 형성하기 위한 방법이 제공된다. 상기 방법은 반도체 기판의 표면상에 알루미늄, 텅스텐 또는 구리의 전도층, 상기 전도층상에 실리콘 이산화물의 IMD 라이너인 유전체 라이너, 상기 유전체 라이너상에 FSG 층, 및 상기 FSG 층으로부터 플루오르 물질 흐름을 방지하고 비반사 코팅(ARC)을 형성하기 위하여 FSG 층상에 실리콘 옥시니트라이드 층을 제공하는 것을 포함한다. 포토레지스트 층은 실리콘 옥시니트라이드 층상에 제공된다. 포토레지스트 층은 아래놓여있는 실리콘 옥시니트라이드 층의 선택적인 패턴 부분을 커버하지 않기 위하여 선택적으로 노출되고 현상된다. 실리콘 옥시니트라이드 층의 패턴 부분 및 대응하는 아래놓이는 FSG 및 유전체 라이너의 부분은 금속화를 위하여 전도층의 패턴 부분을 노출하도록 제거된다.
실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓인 FSG 층 및 유전체 라이너의 부분은 RIE(반응 이온 에칭)에 대한 CF4(테트라플루오로메탄) 및 아르곤 가스를 사용하는 하나의 드라이 에칭 단계에서 접촉 에칭에 의해 드라이 에칭 단계같은 에칭 단계에서 모두 함께 제거되는 것이 바람직하다.
유전체 캡 층은 갭 충전 간격 및 평탄화를 위하여 약 20,000 옴스트롱 까지 FSG 및 실리콘 옥시니트라이드 층 사이에 바람직하게 제공된다. 유전체 갭 층은 실리콘 옥시니트라이드 층이 제공되기 전에 통상적인 화학 기계적 폴리싱 (CMP) 단계에 의해 바람직하게 폴리싱된다. 폴리싱된 유전체 갭 층은 통상적으로 약 0-20,000 오스트롱의 두께를 가진다. 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓여있는 유전체 캡, FSG 층 및 유전체 라이너 부분은 에칭 단계에서 모두 함께 바람직하게 제거된다.
통상적으로, 전도층은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 유전체 라이너는 약 100-2,000 옴스트롱의 두께로 제공되고, FSG 층은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 실리콘 옥시니트라이드 층은 약 100-2,000 옴스트롱의 두께로 제공된다.
특히, 실리콘 옥시니트라이드는 SiO0.5-1.5N0.1-1.5를 포함한다.
포토레지스트 층은 약 193-633 ㎚(UV 및 가시 광) 파장의 광 방사선에 노출될수있다. 상기 파장에서, 실리콘 옥시니트라이드 층은 통상적으로 약 1.60-3.6의 굴절율 및 약 0.01-2.0의 소광 계수를 가진다.
바람직한 실시예에 따라, 상기 방법은 반도체 기판의 표면상에 전도 금속 층을 제공하고, 전도층상에 유전체 실리콘 이산화물 라이너를 제공하고, 유전체 라이너상에 FSG 층을 제공하고, FSG 층상에 유전체 실리콘 이산화물 캡 층을 제공하고, 유전체 캡 상 및 FSG 층으로부터 플루오르 물질이 외부로 흐르는 것을 방지하고 ARC를 형성하기 위하여 위에 놓여있는 위치에 실리콘 옥시니트라이드 층을 제공하는 단계를 포함한다. 포토레지스트 층은 실리콘 옥시니트라이드 층상에 제공된다. 추가의 단계는 아래놓여있는 실리콘 옥시니트라이드 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 선택적으로 노출하고 현상하고, 금속화를 위하여 전도층의 패턴 부분을 노출하기 위한 하나의 에칭 단계에서 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분과, 대응하는 아래놓여있는 유전체 캡 층, FSG 층 및 유전체 라이너의 부분을 함께 제거하는 단계를 포함한다.
특히, 유전체 캡 층은 실리콘 옥시니트라이드 층이 제공되기전 CMP 단계에 의해 폴리싱된다.
본 발명의 바람직한 특징에 따라, 반도체 제조시 웨이퍼 기판을 처리하는 방법은 FSG 층으로부터 위에놓인 포토레지스트 층으로 플루오르 물질의 흐름을 방지하고 동시에 포토레지스트 층의 패턴화된 광선파 노출 및 현상의 균일성을 최대화하기 위하여 포토레지스트의 포토리소그래픽 처리 동안 포토레지스트 층쪽으로 광선파의 반사를 억제하도록 제공된다. 상기 방법은 상기 플루오르 물질 흐름을 방지하기 위한 장벽을 형성하고 상기 광선파의 반사를 억제하기 위한 포토레지스트 층에 비해 아래에 놓이는 유전체 ARC를 형성하기 위하여 FSG 층 및 포토레지스트 층 사이에 실리콘 옥시니트라드 층을 삽입하는 단계를 포함한다.
본 발명은 상기 제품을 고려하여 제조된다.
본 발명은 첨부 도면 및 청구항과 관련하여 얻어진 다음 상세한 설명으로부터 쉽게 이해될 것이다.
도면은 비례적이 아니고, 몇몇 부분은 보다 쉽게 이해하기 위하여 과장되게 도시된다는 것이 주의된다.
도 1a 내지 도 1g를 참조하여, 웨이퍼 기판(21), 금속 전도층(22), 실리콘 이산화물 금속간 유전체 라이너(23), 유전체 FSG 층(24), FSG 층에서 폴리싱된 상부 표면(24b), 실리콘 이산화물 유전체 캡 층(25), 실리콘 이산화물 캡 층 거친 상부 표면(25a) 및 폴리싱된 상부 표면(25b), 부가적인 실리콘 이산화물 유전체 캡 층(26), 유기체 ARC 층(27), 양의 포토레지스트 재료의 포토레지스트 층(28), 접촉 홀(구멍)(29), 깊어진 접촉 홀(29a) 및 비아(구멍)(30)을 가지는 종래 기술 반도체 장치 또는 마이크로칩(20)의 제조 단계가 도시된다.
도 1a는 공지된 PECVD 기술에 의해 웨이퍼 기판(21), 금속 전도층(22), 금속 층(22)에 대한 실리콘 이산화물 금속간 유전체 라이너(23), 이웃하는 레벨의 금속화 부분을 분리하기 위한 낮은 유전체 재료로서 FSG 층(24), 및 단계적으로 불평등부 및 갭을 충전하고, FSG 층(24)의 표면을 평평하게 하고 플루오르 물질을 FSG 층(24)으로부터 외부로 확산(플루오르 그 자체의 외부 확산을 포함함)을 부분적으로 감소시키기 위하여 지형적으로 등각 커버링 및 스페이싱 재료로서 유전체 FSG 층(24)에 대한 실리콘 이산화물 유전체 캡 층(25)이 연속적으로 증착된 웨이퍼 기판(21)을 가지는 반도체 장치 또는 마이크로칩(20)을 도시한다. 이런 점에서 평탄화 층으로서 사용하는 실리콘 이산화물 캡 층(25)은 거친 상부 표면(25a)을 가진다. 이것은 (1) 기판(21)상에 금속층(22)을 증착하고 패터닝하는 단계, (2) 금속층(22)상에 실리콘 이산화물 라이너(23)을 증착하는 단계, (3) 실리콘 이산화물 라이너(23)상에 FSG 층(24)을 증착하는 단계, 및 (4) FSG 층(24)상에 실리콘 이산화물 캡 층(25)을 증착하는 단계후 반도체 장치(20)의 상태이다.
도 1b는 평탄화를 위하여 폴리싱된 상부 표면(24b)이 제공되는 FSG 층(24)의 인접한 상부 코스와 동일 평면인 폴리싱된 상부 표면(25b)을 제공하기 위하여 제거된 거친 상부 표면(25a) 및 실리콘 이산화물 캡 층(25)의 상부 코스 부분을 도시한다. 이것은 실리콘 이산화물 캡 층(25)과 동시에 FSG 층(24)의 화학 기계적 폴리싱(CMP) 단계후(5) 반도체 장치(20)의 상태이다.
도 1c는 실리콘 이산화물 캡 층(25)의 대응하는 폴리싱된 상부 표면(25b)과 FSG 층(24)의 폴리싱된 상부 표면(24b)상에 부가적인 포스트 CMP 실리콘 이산화물 유전체 캡 층(26)을 가지는 반도체 장치(20)를 도시한다. 이것은 (6) 폴리싱된 실리콘 이산화물 캡 층(25)과 폴리싱된 FSG 층(24)상에 포스트 CMP 추가 실리콘 이산화물 캡 층(26)을 증착하는 단계후 반도체 장치(20)의 상태이다.
도 1d는 포토리소그래픽 노출 바로전에 부가적인 실리콘 이산화물 캡 층(26)상에 유기체 ARC 층(27) 및 유기체 ARC 층(27)상에 양의 포토레지스트 재료의 포토레지스트 층(28)을 가지는 반도체 장치(20)를 도시한다. 이것은 (7) 부가적인 포스트 CMP 실리콘 이산화물 캡 층(26)상에 유기체 ARC 층(27)을 증착하는 단계, 및 (8) 유기체 ARC 층(27)상에 포토레지스트 층(28)을 증착하는 제 1 부분의 단계의 단계후 반도체 장치(20)의 상태이다.
도 1e는 패턴화된 마스크(도시되지 않음)를 통한 포토레지스트 층(28)의 포토리소그래픽 노출 및 접촉 홀(구멍)(29)을 형성하기 위하여 공지된 방식으로 추후의 현상후 반도체 장치(20)를 도시한다. 이것은 포토리소그래픽 노출 및 현상인 나머지 단계(8)후 반도체 장치(20)의 상태이다.
도 1f는 유기체 ARC 층(27)이 깊어진 접촉 홀(29a)을 형성하기 위하여 개방 에칭되는 제 1 에칭 단계후 반도체 장치(20)를 도시한다. 이것은 유기체 ARC 층(27)의 개방 에칭(9) 단계후 반도체 장치(20)의 상태이다.
마지막으로, 도 1g는 부가적인 실리콘 이산화물 캡 층(26), 실리콘 이산화물 캡 층(25)(만약 있다면), FSG 층(24) 및 실리콘 이산화물 라이너(23)의 인접 부분이 금속화 및 다른 처리를 위하여 금속 층(22)을 노출시키도록 비아(구멍)를 형성하기 위하여 접촉 에칭되는 제 2 에칭 단계후 반도체 장치(20)를 도시한다. 이것은 인접 유전체 층(26, 25, 24 및 23)을 접촉 에칭하는 최종 단계(10)후 반도체 장치(20)의 상태이다.
금속 층(22)의 웨이퍼 기판(21)에 실리콘 이산화물 라이너(23), FSG 층(24) 및 실리콘 이산화물 캡 층(25)을 증착하고, 실리콘 이산화물 캡 층(25) 및 FSG 층(24)을 폴리싱하고, 부가적인 실리콘 이산화물 캡 층(26), 유기체 ARC 층(27), 및 포토레지스트 층(28)을 추가로 증착하는 단계는 통상적인 기술에 의해 이루어진다. 포토레지스트 층(28)을 포토리소그래픽적으로 노출하고 현상하고, 유기체 ARC 층(27)을 에칭하고, 금속 층(22)을 노출시키기 위하여 부가적인 실리콘 이산화물 캡 층(26), 실리콘 이산화물 캡 층(25)(여기에서 존재함), FSG 층(24) 및 실리콘 이산화물 라이너(23)를 에칭하는 추가 단계는 통상적인 기술에 의해 이루어진다.
FSG 층(24)으로부터 플루오르 물질의 확산을 막기 위한 부가적인 부적당한 실리콘 이산화물 캡 층(26) 및 실리콘 이산화물 캡 층(25)과는 별개로, 유기체 ARC 층(27)은 분리된 부가적인 층으로서 제공되어야 하고 상기된 열개의 종래 기술 단계는 두개의 분리된 에칭 단계를 요구한다. 이것은 유기체 ARC 층(27)이 실리콘 이산화물 바탕 유전체 층(26, 25(존재하는 경우), 24 및 23)을 에칭하기 위하여 필요한 접촉 에칭에 의해 에칭될수없다. 역으로, 실리콘 이산화물 바탕 유전체 층(26, 25(존재하는 경우), 24 및 23)은 유기체 ARC 층(27)을 에칭하기 위하여 필요한 개방 에칭에 의해 에칭될수없다. 하기될 바와같이, 이들 종래 기술 단점은 본 발명의 시스템에 의해 극복된다.
본 발명에 따라, 반도체 기판상에 패턴화된 전도층을 형성하는 방법은 유사한 8개의 단계를 개시한다:
[1] 반도체 기판의 표면상에 금속 전도층을 제공하는 단계(금속 증착 및 패터닝);
[2] 금속 전도층상에 실리콘 이산화물 유전체 라이너를 제공하는 단계;
[3] 실리콘 이산화물 유전체 라이너상에 FSG(플루오르화 실리케이트 글래스)를 제공하는 단계;
[4] FSG 층상에 실리콘 이산화물 유전체 캡 층을 선택적으로 제공하는 단계;
[5] 실리콘 이산화물 캡 층 및 FSG 층의 인접 부분을 동시에 화학 기계적 폴리싱(CMP)하는 단계;
[6] FSG 층으로부터 플루오르 물질의 흐름을 충분히 방지하고 ARC(비반사 코팅)을 형성하기 위하여 폴리싱된 실리콘 이산화물 캡 층과 폴리싱된 FSG 층상에 포스트 CMP 실리콘 옥시니트라이드 캡 층을 제공하는 단계;
[7] 실리콘 옥시니트라이드 ARC 층상에 포토레지스트 층을 제공하고 아래놓여있는 실리콘 옥시니트라이드 ARC 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 포토리소그래픽적으로 노출 및 현상하는 단계;
[8] 하나의 드라이 에칭 단계의 접촉 에칭에 의해 금속 전도층의 패턴 부분을 노출시키기 위하여 실리콘 옥시니트라이드 ARC 층의 커버되지 않은 패턴 부분 및 대응하는 실리콘 이산화물 캡 층(존재하는 경우), FSG 층 및 실리콘 이산화물 유전체 라이너를 제거하는 단계.
도 2a 내지 도 2f를 참조하여, 실리콘의 웨이퍼 기판(21'), 금속의 전도층(22'), 실리콘 이산화물의 IMD(금속간 유전체) 라이너(23'), 유전체 FSG(플루오르화 실리케이트 글래스) 층(24'), FSG 층에서 폴리싱된 상부 표면(24b'), 실리콘 이산화물 캡 층(25'), 실리콘 이산화물 캡 층 러프 상부 표면(25a') 및 폴리싱된 상부 표면(25b'), 유전체 실리콘 옥시니트라이드 ARC 캡 층(41), 양의 포토레지스트 재료의 포토레지스트 층(42), 접촉 홀(구멍)(43), 및 비아(구멍)(44)을 가지는 본 발명에 따른 반도체 장치 또는 마이크로칩(40)의 제조 단계가 도시된다.
도 2a 내지 도 2f에서, 프라임(') 표시를 가지는 부분은 도 1a 내지 도 1g와 동일하다.
도 2a 내지 도 2f는 IMD 재료로서 FSG를 사용하여 반도체 기판상에 패턴화된 전도층을 형성하기 위한 8개 단계의 방법 순서를 도시한다.
도 2a는 웨이퍼 기판(21')을 가지는 반도체 장치 또는 마이크로칩(40)을 도시하고, 상기 기판상에는 공지된 PECVD 기술에 의해 순서적으로 금속의 전도층(22'), 금속 층(22')에 대한 실리콘 이산화물의 IMD(금속간 유전체) 라이너(23'), 이웃하는 금속화 레벨을 분리하기 위한 낮은 유전체 제료로서 FSG 층(24'), 및 비평탄성 및 갭을 단계적으로 충전하고, FSG 층(24')의 표면을 낮추고, FSG 층(24')으로부터 플루오르 물질의 확산을 부분적으로 감소시키기 위하여 지형학적으로 등각 커버링 및 스페이싱 재료로서 FSG 층(24')에 대한 실리콘 이산화물 캡 층(25')이 증착된다. 이런 점에서 평탄화 층으로서 사용하는 실리콘 이산화물 캡 층(25')은 러프 상부 표면(25a')을 가진다. 이것은 [1] 웨이퍼 기판(21)상에 금속층(22)을 증착하고 패터닝하는 단계, [2] 금속 층(22)상에 실리콘 이산화물 라이너(23)를 증착하는 단계, [3] 실리콘 이산화물 라이너(23)상에 FSG 층(24)을 증착하는 단계, 및 [4] 갭 충전물을 증착하고 FSG 층(24)상 실리콘 이산화물 캡 층(25)을 평탄화하는 단계후 반도체 장치(40)의 상태이다.
도 2b는 평탄화를 위하여 폴리싱된 상부 표면(24b')이 제공된 FSG 층(24')의 인접한 상부 코스와 동일 평면의 폴리싱된 상부 표면(25b')을 제공하기 위하여 제거된 러프 상부 표면(25a') 및 실리콘 이산화물 캡 층(25')의 상부 코스 부분을 가지는 반도체 장치(40)를 도시한다. 이것은 [5] 실리콘 이산화물 캡 층(25') 및 FSG 층(24')의 인접 부분의 화학 기계적 폴리싱(CMP)을 달성하는 단계후 반도체 장치(40)의 상태이다.
도 2c는 실리콘 이산화물 캡 층(25')의 대응하는 폴리싱된 상부 표면(25b') 및 동시에 FSG 층(24')의 폴리싱된 상부 표면(24')상에 있고, FSG 층(24')으로부터 플루오르 물질 흐름을 방지하기에 충분하고(즉, 두께 및 밀도) ARC를 형성하기 위한 포스트 CMP 실리콘 옥시니트라이드 ARC 캡 층(41)을 가지는 반도체 장치(40)를 도시한다. 이것은 폴리싱된 실리콘 이산화물 캡 층(25') 및 동시에 폴리싱된 FSG 층(24')상에 포스트 CMP 실리콘 옥시니트라이드 ARC 캡 층(41)을 증착하는 단계후 반도체 장치(40)의 상태이다.
도 2d는 포토리소그래픽 노출 바로전에 실리콘 옥시니트라이드 ARC 층(41)상에 양의 포토레지스트 재료의 포토레지스트 층(42)을 가지는 반도체 장치(40)를 도시한다. 이것은 [7] 실리콘 옥시니트라이드 ARC 층(41)상에 포토레지스트 층(42)을 증착하는 단계의 제 1 부분후 반도체 장치(40)의 상태이다.
도 2e는 접촉 홀(구멍)(43)을 형성하기 위하여 공지된 방식으로 패턴화된 마스크(도시되지 않음)를 통하여 포토레지스트 층(42)의 포토리소그래픽 노출 및 추후 현상후 반도체 장치(40)를 도시한다. 이것은 [7] 아래놓여있는 실리콘 옥시니트라이드 ARC 층(41)의 선택적인 패턴 부분을 커버하지 않기 위하여 선택적인 포토리소그래픽 노출 및 현상의 나머지 단계후 반도체 장치(40)의 상태이다.
마지막으로, 도 2f는 실리콘 옥시니트라이드 ARC 층(41)의 인접 부분, 실리콘 이산화물 캡 층(25')(만약 있다면), FSG 층(24') 및 실리콘 이산화물 라이너(23')가 금속화 및 다른 처리를 위하여 금속층(22')을 노출시키도록 비아(구멍)(44)를 형성하기 위하여 접촉 에칭되는 하나의 에칭 단계후 반도체 장치(40)를 도시한다. 이것은 [8] 금속 층(22)의 패턴 부분을 노출시키기 위하여 실리콘 옥시니트라이드 ARC 층(41)의 커버되지 않은 패턴 부분 및 대응하는(만약 있다면) 실리콘 이산화물 캡 층(25'), FSG 층(24') 및 실리콘 이산화물 라이너(23') 부분을 제거하지 않도록 인접 유전체 층(41, 25'(존재하는 경우), 24' 및 23')의 접촉 에칭 최종 단계후 반도체 장치(40)의 상태이다. 상기 상태는 CF4(테트라플루오르메탄) 및 RIE(반응 이온 에칭)에 의한 아르곤 가스를 사용하는 하나의 드라이 에칭 단계에서 접촉 에칭에 의해 이루어진다.
금속 층(22')의 웨이퍼 기판(21')상에 실리콘 이산화물 라이너(23'), FSG 층(24') 및 실리콘 이산화물 캡 층(25')을 증착하는 단계, 실리코 이산화물 캡 층(25')과 동시에 FSG 층(24') 부분을 폴리싱하는 단계, 및 실리콘 옥시니트라이드 ARC 층(41) 및 유기체 포토레지스트 층(42)을 추가로 증착하는 단계는 통상적인 기술에 의해 이루어진다. 포토레지스트 층(42)을 포토리소그래픽적으로 노출 및 현상하는 단계, 및 금속 층(22')을 노출시키기 위하여 유전체 실리콘 옥시니트라이드 ARC 층(41), 실리콘 이산화물 캡 층(25')(존재하는 경우), FSG 층(24') 및 실리콘 이산화물 라이너(23')을 집합적으로 에칭하는 단계는 통상적인 기술에 의해 이루어진다.
특히, 금속층(22'), 실리콘 이산화물 라이너(23'), FSG 층(24'), 실리콘 이산화물 캡 층(25') 및 실리콘 옥시니트라이드 ARC 층(41)은 PECVD 기술에 의해 통상적으로 제공된다. FSG 층(24')은 HDP형 CVD에 의해 제공될수있다.
바람직하게, 금속층(22')은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 실리콘 이산화물 라이너(23')는 약 100-2,000 옴스트롱의 두께로 제공되고, FSG 층(24')은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 실리콘 이산화물 캡 층(25')은 약 20,000 옴스트롱까지의 두께로 제공되고(즉, 약 0-20,000 옴스트롱), 실리콘 옥시니트라이드 ARC 층(41)은 약 100-2,000 옴스트롱의 두께로 제공된다.
포토레지스트 층(42)은 약 193 내지 633 ㎚의 파장의 UV 또는 가시광선에 노출된다. 바람직하게, 실리콘 옥시니트라이드 ARC 층(41)은 상기 파장에서 약 1.60-3.6의 굴절율(실수 부분) 및 상기 파장에서 약 0.01 내지 2.0(허수 부분)의 소광 계수를 가진다.
FSG와 비교하여 실리콘 옥시니트라이드의 보다 무거운 밀도로 인해, 실리콘 옥시니트라이드 ARC 층(41)은 FSG 층(24')으로부터 추후의 금속화 동작동안 제공된 인접한 금속층과으 인터페이스부로 플루오르 물질(플루오르 그 자체 및 다른 오염 선구 성분을 가지는 부수적인 자체 생성 오염 성분을 포함)의 확산을 억제하기 위하여 FSG 층(24')상에 적당한 두께로 제공될수있다. 이것은 FSG 층(24')으로부터 이웃하는 금속 인터페이스로 확산되고 부식 또는 포이즌하는 매체로서 작용하는 플루오르 및 오염 성분의 적층으로 인해 금속 층 필링을 보장할 것이다.
그래서 실리콘 옥시니트라이드 ARC 층이 약 100-2,000 옴스트롱의 층 두께로만 사용될때 조차, 아래놓여있는 FSG 층으로부터의 플루오르 물질의 흐름에 대한 보다 우수한 보호 확산 장벽을 제공함으로써, 실리콘 이산화물과 비교하여 IMD 응용에 대해 증가된 FSG 층의 안정성을 달성한다. 상기 장벽은 실리콘 옥시니트라이드이 FSG 보다 밀집한 재료이다는 사실에 의한 것이다. 상기 장벽은 종래 기술에서 만나는 플루오르 물질 가스 배출에 의한 금속 필링 문제를 효과적으로 막는다.
또한 상기 장벽은 상기 플루오르 물질의 흐름이 포토레지스트 층에 도달하여 상기 층을 포이즌하는 것을 막는다.
또한, 여기에 개시된 바와같이 실리콘 옥시니트라이드가 1.6-3.6(실수 부분)의 굴절율 및 193-633 ㎚ 파장에서 0.01-2.0(허수 부분)의 소광 계수를 가지는 모든 적절한 파장(예를들어, 193-633 ㎚)의 광을 흡수하기 때문에, 상기 장벽은 포토레지스트 층(42)에 대하여 적소의 효율적인 ARC로서 사용한다. 특히, 상기 장벽은 에칭된 영역에서 필수적으로 똑바른 수직 벽인 포토레지스트 푸팅 없고 포토레지스트 핀칭 없는 프로파일을 위하여 높은 종횡비(깊이 대 폭)에서 IC 설계 패턴 영역의 완전하고 균일한 포토리소그래픽 노출 및 현상을 촉진한다.
그래서 실리콘 옥시니트라이드 ARC 층은 그것이 양쪽 MUV(통상적으로 365 ㎚의 파장) 및 DUV(통상적으로 248 ㎚ 또는 그 이항의 파장) 포토리소그래픽 처리에 대하여 우수한 비반사 재료이기 때문에 접촉 포토리소그래픽 처리를 위하여 균일한 반사 제어를 동시에 달성한다.
실리콘 옥시니트라이드 조성물은 SiOxNy성분의 조성비를 적당하게 변화시킴으로써 비반사 특성을 최적화하기 위하여 조절되고 여기서 질소 산화물(N2O) 또는 산소 및 질소를 가지는 실란(SiH4)을 사용하는 PECVD에 의해 x는 0.5-1.5이고 y는 0.1-1.5이다. 즉 SiO0.5-1.5N0.1-1.5이다. 특히, 실리콘 옥시니트라이드는 SiO0.5-1.5N0.1-1.5, 및 비결정질 실리콘 위상, 실리콘 산화물 위상, 및 실리콘 질화물 위상을 포함하는 3위상의 비반사 재료를 포함한다.
특히, 웨이퍼 기판(21')은 실리콘, 또는 금속 같은 다른 재료로 만들어진다. 금속 층(22')은 통상적으로 알루미늄, 텅스텐 또는 구리로 만들어진다. 실리콘 이산화물 라이너(23')는 금속 층(22') 및 FSG 층(24') 사이의 절연 장벽으로서 사용한다. 실리콘 이산화물 층(25')은 FSG 층(24')의 평탄도를 개선하기 위하여 CMP에 의해 FSG 층(24')의 평탄화 폴리싱전에 기여 두께로 통상적인 스페이싱 재료로서 제공된다. 이들 재료는 적어도 약 420 ℃의 상승된 온도에서 추후의 금속화 및 추후의 처리를 견디기 위하여 충분히 내화성이 있다.
상기된 바와같이, 종래 기술의 10 단계 방법은 부가적인 실리콘 이산화물 캡 층(26)을 사용하여 FSG 층(24)으로부터 플루오르 물질의 외부 확산을 부적절하게 억제하고, 부가적인 유기체 ARC 층(27) 및 두개의 호환할수없는 에칭 단계의 요구, 유기체 ARC 층(27) 및 실리콘 이산화물 바탕 유전체 층(26, 25(존재하는 경우), 24 및 23)을 필요로 하는 문제점을 가진다.
실리콘 옥시니트라이드 ARC 층(41)이 실리콘 이산화물 캡 층(25'), FSG 층(24') 및 실리콘 이산화물 라이너(23')의 유전체 재료같은 유전체 재료이기 때문에, 이들 층 모두는 드라이 에칭 단계를 사용하는 접촉 에칭에 의해 금속 층(22')을 노출하기 위하여 하나의 에칭 단계에서 전체적으로 에칭된다. 그래서, 통상적인 ARC 층을 제공하는 종래 기술 방법은 ARC로서 사용하는 실리콘 옥시니트라이드 ARC 층(41)이 ARC 개방 에칭 처리를 고려하지 않는 하나의 단계 접촉 에칭 처리를 사용하는 실리콘 이산화물 유전체 에칭과 유사한 화학작용을 사용하여 에칭될수있기 때문에 건너뛸수있다.
본 발명에 따라 금속화를 보장하는 상기 8개의 단계 방법 이후, 웨이퍼 기판은 금속화 및 판매 사이의 라인 단계가 완료될수있다.
예를들어, 도 3은 포토레지스트 층(42)을 스트립핑한후(도 2f), 실리콘 옥시니트라이드 ARC 층(41)상에 추가의 절연층(45)을 증착하고, 추가의 절연층(45)에서 트렌치(46)를 에칭하는 반도체 장치(40)를 도시한다. 이 다음은 (제 1 레벨) 전도층(22')을 가지는 전도 접촉부 및 트렌치(46)에 약 1,000-10,000 옴스트롱의 층 두께로 알루미늄, 텅스텐 또는 구리의 추가 (제 2 레벨) 전도층(47)을 증착하기 위한 금속화이다. 모든 이들 단계는 통상적인 기술에 의해 이루어진다. 트렌치(46)를 따라 연장하는 추가의 절연층(45), 및 추가의 전도층(47)으로 형성된 트렌치(46)는 도 3의 평면에 수직 방향으로 진행한다.
그래서, FSG 층(24') 및 실리콘 옥시니트라이드 ARC 층(41)의 결합은 본 발명에 따라 FSG 층(24')으로부터 추가의 전도층(47)(도 3)으로 플루오르 물질의 흐름을 방지하기 위한 배열을 가지는 반도체 장치(40)를 제공한다. 동시에, FSG 층(24') 및 실리콘 옥시니트라이드 ARC 층(41)의 결합은 도 2a 내지 도 2f와 관련하여 상기된 바와같이 반도체 장치(40)의 효과적인 서브-쿼터 미크론 포토리소그래픽 처리를 위하여 적당한 장소에 ARC 구조(도 2c)를 형성한다.
따라서, 기술된 특정 실시예는 본 발명의 일반적인 원리를 단순히 도시하는 것이 인식된다. 다양한 변형은 상기 원리에 따라 제공될수있다.
본 발명은 플루오르 물질의 외부 확산이 방지되어 금속 필링 문제가 방지되고 제조 비용이 증가되지 않는 효과를 가진다.

Claims (24)

  1. 실리콘 옥시니트라이드 캡 층이 플루오르화 실리케이트 글래스 층으로부터 플루오르 물질의 흐름을 방지하고 비반사 코팅을 형성하기 위하여 플루오르화 실리케이트 글래스 층에 비해 위에 놓여 커버하도록 배치되는, 플루오르화 실리케이트 글래스층 및 실리콘 옥시니트라이드 캡 층의 결합을 가지는 기판을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 실리콘 옥시니트라이드 캡 층에 비해 위에 놓이게 배치된 전도층을 포함하고, 상기 실리콘 옥시니트라이드 캡 층은 플루오르화 실리케이트 글래스 층으로부터 전도층으로 플루오르 물질 흐름을 방지하기 위하여 아래놓인 플루오르화 실리케이트 글래스 층 및 위에놓인 전도층과 관련하여 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 전도층은 금속으로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 플루오르화 실리케이트 글래스 층은 약 1,000-10,000 옴스트롱의 두께를 가지며 상기 실리콘 옥시니트라이드층은 약 100-2,000 옴스트롱의 두께를 가지며, 상기 실리콘 옥시니트라이드는 SiO0.5-1.5N0.1-1.5을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 패턴화된 전도층;
    상기 패턴화된 전도층상에 배치된 유전체 라이너;
    유전체 라이너상에 배치된 플루오르화 실리케이트 글래스 층 및 실리콘 옥시니트라이드 캡 층의 결합부를 포함하는데, 상기 실리콘 옥시니트라이드 캡 층은 플루오르화 실리케이트 글래스 층에 비해 위에 놓여 커버되게 배치되고; 및
    상기 실리콘 옥시니트라이드 캡 층에 비해 위에 놓이고 패턴화된 전도층과 전도 접촉하여 배치되는 추가의 전도층을 포함하고;
    상기 실리콘 옥시니트라이드 캡 층은 플루오르화 실리케이트 글래스 층으로부터 추가의 전도층으로 플루오르 물질 흐름을 방지하기 위하여 아래놓인 플루오르화 실리케이트 글래스 층 및 위에놓인 추가의 전도층에 관련하여 배열되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 패턴화된 전도층 및 추가의 전도층은 각각 금속으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 플루오르화 실리케이트 글래스 층은 약 1,000-10,000 옴스트롱의 두께를 가지며 상기 실리콘 옥시니트라이드 층은 약 100-2,000 옴스트롱의 두께를 가지며, 상기 실리콘 옥시니트라이드는 SiO0.5-1.5N0.1-1.5을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 패턴화된 전도층을 형성하는 방법에 있어서,
    반도체 기판의 표면상에 전도층을 제공하는 단계;
    상기 전도층상에 유전체 라이너를 제공하는 단계;
    상기 유전체 라이너상에 플루오르화 실리케이트 글래스 층을 제공하는 단계;
    상기 플루오르화 실리케이트 글래스 층으로부터 플루오르 물질의 흐름을 막고 비반사 코팅을 형성하기 위하여 플루오르화 실리케이트 글래스 층상에 실리콘 옥시니트라이드 층을 제공하는 단계;
    상기 실리콘 옥시니트라이드 층상에 포토레지스트 층을 제공하는 단계;
    아래놓인 실리콘 옥시니트라이드 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 선택적으로 노출 및 현상하는 단계; 및
    상기 전도층의 패턴 부분을 노출시키기 위하여 상기 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓여있는 플루오르화 실리케이트 글래스 층 부분 및 유전체 라이너 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 유전체 라이너는 실리콘 이산화물로 형성되는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 상기 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓여있는 플루오르화 실리케이트 글래스 층 및 유전체 라이너 부분은 에칭 단계에서 모두 함께 제거되는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 플루오르화 실리케이트 글래스 층 및 실리콘 옥시니트라이드 층 사이에 유전체 캡 층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 유전체 캡 층은 실리콘 이산화물로 형성되는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서, 상기 유전체 캡 층은 약 20,000 옴스트롱의 두께로 제공되는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서, 상기 유전체 캡 층은 실리콘 옥시니트라이드 층이 제공되기전 폴리싱되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 유전체 캡 층은 화학 기계적 폴리싱 단계에 의해 폴리싱되는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 폴리싱된 유전체 캡 층은 약 0-20,000 옴스트롱의 두께를 가지는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서, 상기 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓인 유전체 캡 층, 플루오르화 실리케이트 글래스 층 및 유전체 라이너 부분은 에칭 단계에서 모두 함께 제거되는 것을 특징으로 하는 방법.
  18. 제 8 항에 있어서, 상기 전도층은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 상기 유전체 라이너는 약 100-2,000 옴스트롱의 두께로 제공되고, 상기 플루오르화 실리케이트 글래스 층은 약 1,000-10,000 옴스트롱의 두께로 제공되고, 상기 실리콘 옥시니트라이드 층은 약 100-2,000 옴스트롱의 두께로 제공되고 상기 실리콘 옥시니트라이드는 SiO0.5-1.5N0.1-1.5을 포함하는 것을 특징으로 하는 방법.
  19. 제 8 항에 있어서, 상기 포토레지스트 층은 약 193-633 ㎚의 파장에서 광 방사선에 노출되고, 상기 실리콘 옥시니트라이드 층은 상기 파장에서 약 1.60-3.6의 굴절율 및 약 0.01-2.0의 소광 계수를 가지는 것을 특징으로 하는 방법.
  20. 반도체 기판의 표면상에 패턴화된 전도 금속층을 형성하는 방법에 있어서,
    반도체 기판의 표면상에 전도 금속층을 제공하는 단계;
    상기 전도층상에 유전체 실리콘 이산화물 라이너를 제공하는 단계;
    상기 유전체 라이너상에 플루오르화 실리케이트 글래스 층을 제공하는 단계;
    상기 플루오르화 실리케이트 글래스 층상에 유전체 실리콘 이산화물 캡 층을 제공하는 단계;
    상기 플루오르화 실리케이트 글래스 층으로부터 플루오르 물질 흐름을 방지하고 비반사 코팅을 형성하기 위하여 유전체 캡 층위 및 플루오르화된 실리케이트 글래스 층에 비해 위에 실리콘 옥시니트라이드 층을 제공하는 단계;
    실리콘 상기 실리콘 옥시니트라이드 층상에 포토레지스트 층을 제공하는 단계;
    아래놓여있는 실리콘 옥시니트라이드 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 선택적으로 노출하고 현상하는 단계; 및
    전도층의 패턴 부분을 노출시키기 위하여 하나의 에칭 단계에서 실리콘 옥시니트라이드 층의 커버되지 않은 패턴 부분 및 대응하는 아래놓인 유전체 캡 층, 플루오르화 실리케이트 글래스층 및 유전체 라이너 부분을 함께 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서, 상기 유전체 캡 층은 실리콘 옥시니트라이드 층이 제공되기전에 화학 기계적 폴리싱 단계에 의해 폴리싱되는 것을 특징으로 하는 방법.
  22. 플루오르 물질의 흐름을 방지하기 위한 장벽을 형성하고 광파의 반사를 억제하기 위해 포토레지스트 층에 비해 아래에 유전체 비반사 코팅을 형성하기 위하여 플루오르화 실리케이트 글래스 층 및 포토레지스트 층 사이에 실리콘 옥시니트라이드 층을 삽입하는 단계를 포함하는, 포토레지스트 층의 패턴화된 광파 노출 및 현상의 균일성을 최대화하기 위하여 플루오르화 실리케이트 글래스 층으로부터 위에놓인 포토레지스트 층으로 플루오르 물질의 흐름을 방지하고 동시에 포토레지스트 층의 포토리소그래픽 처리동안 광파가 포토레지스트 층으로 다시 반사되는 것을 억제하도록 반도체 제조시 웨이퍼 기판을 처리하는 방법.
  23. 제 22 항에 있어서, 상기 실리콘 옥시니트라드는 SiO0.5-1.5N0.1-1.5을 포함하는 것을 특징으로 하는 방법.
  24. 제 22 항의 방법에 의해 형성된 것을 특징으로 하는 제품.
KR1019990029468A 1998-07-22 1999-07-21 금속간유전체반도체제조시플루오르화실리케이트글래스필름에대한실리콘옥시니트라이드캡 KR20000011863A (ko)

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