KR20000003480A - 반도체소자의 게이트 전극형성방법 - Google Patents
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Abstract
본 발명은 CVD에 의한 텅스텐(W)으로 게이트전극을 형성하는 방법을 제공하고자 하는 것으로, 반도체기판 상에 게이트절연막을 형성하는 단계; 게이트전극이 형성될 영역의 상기 게이트산화막 상에 희생막패턴을 형성하는 단계; 층간절연막을 형성하고 상기 희생막패턴의 표면이 노출되어 기판이 평탄화되도록 상기 층간절연막을 식각하는 단계; 상기 노출된 희생막패턴을 식각하여 요부를 형성하는 단계; 기판 전면에 접착층으로서 물리적증착법으로 텅스텐막(PVD-W)을 형성하는 단계; 및 화학기상증착법으로 상기 요부내에 매립된 텅스텐(CVD-W)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 이에 의해 본 발명은 첫째로 텅스텐 증착 전에 재산화공정을 실시하므로써 텅스텐 전극의 산화로 인한 게이트전극의 패턴 불량을 방지할 수 있으며, 둘째로 PVD-W을 CVD-W의 접착층 및 핵생성 층으로 사용하므로써 게이트절연막과 텅스텐이 직접 접촉한 게이트전극 구조를 형성하는 것이 가능하여 고속동작을 낼 수 있으며, 셋째, 스텝커버리지와 매립특성이 우수한 CVD-W을 사용하여 안정한 게이트전극 패턴을 형성할 수 있다.
Description
본 발명은 1 기가비트(giga bit)급 이상의 디램(DRAM)과 같은 고집적과 고속도를 요구하는 반도체소자에서의 게이트전극(워드라인) 형성방법에 관한 것이다.
현재까지 반도체소자의 게이트전극은 도핑된 폴리실리콘을 사용하거나 전극의 비저항을 낮추기 위하여 폴리실리콘 상에 텅스텐실리사이드(WSix)를 적층하여 사용하고 있다. 그러나 텅스텐실리사이드 박막의 비저항은 약 100μΩ-㎝으로 여전히 큰 비저항을 나타내고 있어 1Gb DRAM 이상 소자의 가는 선폭에서 고속으로 동작하는 소자를 얻기 위해서는 게이트전극의 저항을 더욱 감소시켜야 한다. 따라서 비저항이 약 10μΩ-㎝인 텅스텐(W)으로 워드라인을 형성하려는 연구가 꾸준히 진행되고 있다.
그러나 텅스텐을 사용하여 게이트전극을 형성할 경우 다음과 같은 근본적인 문제를 안고 있다. 즉, 게이트산화막(gate oxide)위에 텅스텐 또는 텅스텐 및 폴리실리콘을 증착한 후, 게이트 마스크를 이용하여 식각할 때 게이트산화막의 열화가 발생하기 때문에 이것을 보상하기 위해 그리고 이후의 LDD 이온주입시 기판을 보호하기 위해 재산화(Re-oxidation) 공정을 실시하는데, 이때, 텅스텐이 산화되어 부도체를 형성하고 패턴된 게이트(워드라인)의 모양을 파괴하는 문제가 있다.
그밖에 텅스텐과 산화층과의 계면 안정성이 열악하기 때문에 텅스텐 게이트전극을 사용하기 위해서는 게이트산화막과 텅스텐 사이에 별도의 접착층(glue layer)를 사용하여야 하는데, 이로 인해 텅스텐 단일 전극 구조에 비하여 워드라인 저항이 상승하는 효과가 발생한다.
또한 화학기상증착(CVD) 공정으로 텅스텐을 사용할 경우 증착 소스( WF6 )에 포함된 불소가 게이트산화막을 손상시킬 우려가 있다.
본 발명은 상기 종래기술의 문제점을 해결하면서 CVD에 의한 텅스텐(이하 "CVD-W"으로 표기한다)을 게이트전극으로 형성하는 방법을 제공함을 그 목적으로 한다.
도1 내지 도8은 본 발명의 일실시예에 따른 반도체소자 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 :반도체기판 2 : 소자분리막
3 : 게이트산화막 4 : 폴리실리콘막
5 : 열산화막 6 : 절연막스페이서
7 : 제1층간절연막 8 : PVD-W
9 : CVD-W 10 : 제2층간절연막
11 : 요부
본 발명에서는 상기 목적을 달성하기 위하여, 다음과 같은 기술적 구성을 갖는다.
먼저 반도체기판 상에 게이트절연막을 형성한 다음, 게이트절연막 위에 소정 두께의 희생막을 증착하고 게이트 마스크를 사용하여 상기 희생막을 패터닝한 후, 재산화공정을 실시한다. 희생막은 산화막 및 질화막 등의 절연막과 게이트절연막에 대해 식각선택비를 갖는 물질을 사용한다. 이어서, 희생막패턴 측벽에 절연막스페이서를 형성한 다음, 기판 전면에 층간절연막을 증착하고 희생막패턴의 표면이 노출되도록 층간절연막을 에치백(etchback) 또는 CMP(chemical mechanical polishing)를 이용하여 식각한다. 이후 희생막을 제거하면 이 제거된 자리에 요부를 형성된다. 요부 바닥은 게이트절연막이 될 것이다. 이후 스퍼터링과 같은 물리적인증착법(PVD)에 의해 텅스텐(이하 "PVD-W"으로 표기한다)을 소정 두께 증착하는데, 이 PVD-W은 CVD-W과 층간절연막 또는 게이트절연막 사이에서 접착층 역할을 하고, 또한 CVD-W의 핵생성 층으로서의 역할을 한다. 이후 CVD-W으로 요부를 충분히 매립할 정도 이상의 두께를 증착한다. 이후 CVD-W의 에치백(etchback)또는 CMP공정을 실시하여 요부 내에만 CVD-W이 매립되도록 한다.
이상과 같은 본 발명을 사용하면, 첫째로 텅스텐 증착 전에 재산화공정을 실시하므로써 텅스텐 전극의 산화로 인한 게이트전극의 패턴 불량을 방지할 수 있으며, 둘째로 PVD-W을 CVD-W의 접착층 및 핵생성 층으로 사용하므로써 게이트절연막과 텅스텐이 직접 접촉한 게이트전극 구조를 형성하는 것이 가능하여 고속동작을 낼 수 있으며, 셋째, 스텝커버리지와 매립특성이 우수한 CVD-W을 사용하여 안정한 게이트전극 패턴을 형성할 수 있다. 또한 PVD-W층은 CVD-W증착시 발생가능한 WF6 의 불소 침투로 인한 게이트절연막 및 하지층의 손상을 방지하는 베리어로서의 역할도 하게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1 내지 도8은 본 발명의 일실시예에 따른 반도체소자 제조공정을 도시하고 있다.
먼저, 도1에서와 같이 실리콘기판(1)에 트렌치 소자분리(STI ; shallow trench isolation) 공정으로 소자분리막(2)을 형성하고 게이트산화막(3)을 성장시킨다. 그리고 희생막으로서 300∼5000Å 두께의 폴리실리콘막(4)을 증착한 후 게이트(워드라인) 마스크를 이용하여 폴리실리콘막을 패터닝한다.
이후, 도2와 같이 재산화 공정으로 열산화막(5)을 형성하여 폴리실리콘막의 식각시 발생한 게이트산화막의 열화를 회복시킨다. 그리고 기판 전면에 500∼3000Å 두께의 절연막(예컨대 실리콘질화막)을 증착하고 다시 비등방성 전면식각하여 폴리실리콘막(4) 패턴 측벽에 절연막스페이서(6)를 형성시킨다.
이후 도3과 같이 1000∼5000Å 두께의 제1층간절연막(7)을 증착하고, 도4와 같이 상기 폴리실리콘막(4) 패턴의 표면이 노출될때까지 에치백(etchback) 또는 CMP(chemical mechanical polishing)을 이용하여 제1층간절연막(7)을 식각한다. 제1층간절연막(7)은 300∼2000Å 두께의 실리콘질화막과 잔류두께의 실리콘산화막이 차례로 적층된 이중 절연막을 사용할 수 있다. 제1층간절연막의 에치백은 CxFY와 O2 를 사용하여 5mTorr∼100Torr, 100W∼10KW의 조건에서 진행한다.
이어서, 도5와 같이 반응성이온식각에 의한 건식식각 또는 실리콘 에천트에 의한 습식식각을 사용하여 표면이 드러난 부분부터 폴리실리콘막(4) 식각을 실시하여 요부(11)를 형성하여 요부 바닥의 게이트산화막(3)이 드러나게 한다
이후 도6과 같이 기판 전면에 CVD-W의 접착층 및 핵생성층으로서 PVD-W(8)을 50∼2000Å 두께로 증착하고, 계속하여 WF6 와 SiH4 가스 또는 WF6 와 H2 가스를 사용하여 요부(11)가 완전히 매립될 정도의 두께로 CVD-W(9)을 증착한다.
이후 도7과 같이 요부(11) 내부만을 CVD-W(9)이 매립하도록 에치백(etchback) 또는 CMP 공정을 실시한다. 에치백은 SF6 가스를 사용한다.
끝으로 도8과 같이, 제2층간절연막(10)를 증착하여 텅스텐 게이트전극(워드라인)의 형성을 마친다. 제2층간절연막은 SiH4 또는 TEOS를 원료로 사용하여 플라즈마화학기상증착(RECVD : plasma enhanced chemical vapor deposition)방법으로 증착하며, 이때 증착 온도는 200∼600℃로 한다. 또한 제2층간절연막은 TEOS와 오존(O3)을 원료로 사용하여 화학기상증착 방법으로 형성할 수 있으며 이때 증착온도는 20∼600℃이다. 더욱이 제2층간절연막은 300∼1000Å의 실리콘질화막과 실리콘산화막이 적층된 이중절연막을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 CVD-W을 게이트전극(워드라인)으로 적용 가능하게 하는 기술로서, 종래의 공정으로는 기술적인 문제점으로 남아 있던 재산화시의 문제를 해결하였으며, 텅스텐과 게이트산화막과의 계면 안정성을 향상시키고, 또한 불소 침투로 인한 게이트산화막과 하지층의 손상 등을 해결할수 있다. 경제적인 관점에서는 기존의 폴리실리콘이나 실리사이드 계통의 전극재료보다 전기전도도가 훨씬 우수한 텅스텐(W)으로 게이트전극을 형성함으로써 반도체소자의 신호전달 속도를 극대화하여 부가가치를 높일수 있으며 본 기술을 이용하여 고속소자 시장의 선점에 일조할 수 있다.
Claims (10)
- 반도체소자 제조방법에 있어서,반도체기판 상에 게이트절연막을 형성하는 단계;게이트전극이 형성될 영역의 상기 게이트산화막 상에 희생막패턴을 형성하는 단계;층간절연막을 형성하고 상기 희생막패턴의 표면이 노출되어 기판이 평탄화되도록 상기 층간절연막을 식각하는 단계;상기 노출된 희생막패턴을 식각하여 요부를 형성하는 단계;기판 전면에 접착층으로서 물리적증착법으로 텅스텐막을 형성하는 단계; 및화학기상증착법으로 상기 요부내에 매립된 텅스텐을 형성하는 단계를 포함하여 이루어진 반도체소자 제조 방법.
- 제1항에 있어서,상기 희생막패턴 형성 후, 상기 희생막 패턴 형성시 게이트절연막이 열화된 것을 회복시키기 위한 재산화를 실시하는 단계를 더 포함하는 반도체소자 제조 방법.
- 제2항에 있어서,상기 층간절연막 형성전에 상기 희생막패턴 측벽에 절연막스페이서를 형성하는 단계를 더 포함하는 반도체소자 제조 방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 층간절연막의 식각은 에치백 또는 화학적기계적폴리싱으로 실시하는 반도체소자 제조 방법.
- 제4항에 있어서,상기 에치백은
CxFY와 O2 - 제1항 내지 제3항중 어느한 항에 있어서,상기 희생막은 폴리실리콘막이며,폴리실리콘막의 식각은 건식 또는 습식으로 실시하는 반도체소자 제조 방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 물리적증착법에 의한 텅스텐은 50∼2000Å으로 형성하는 반도체소자 제조 방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 화학기상증착법에 의한 텅스텐은
WF6 SiH4 WF6 H2 - 제1항 내지 제3항중 어느한 항에 있어서,상기 요부내에 매립된 텅스텐을 형성하는 단계는, 상기 텅스텐을 에치백 또는 CMP하는 단계를 더 포함하는 반도체소자 제조 방법.
- 제9항에 있어서,상기 텅스텐의 에치백은
SF6
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