KR20000000697A - 동일 다이를 티에스오피와 공용할 수 있게하는씨에스피 핀 배치방법 및 그에 의한 핀 배치구조 - Google Patents

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Abstract

본 발명은 고집적 메모리 칩 등의 CSP(Chip Size Package) 또는 BGA(Ball Grid Array) 패키지 제작시 고려되는 핀 배치순서에 관한 것으로, 생산된 동일 다이(die)에 대하여 기존의 TSOP(Thin Small Outline Package)와, CSP(Chip Size Package) 등의 패키징 기술을 선택적으로 이용할 수 있도록 호환성을 지원하는 핀 배치방법 및 그에 의한 핀 배치구조를 제공한다.

Description

동일 다이를 티에스오피와 공용할 수 있게하는 씨에스피 핀 배치방법 및 그에 의한 핀 배치구조
본 발명은 고집적 메모리 칩 등의 패키지 제작시 고려되는 핀 배치순서에 관한 것으로, 특히 동일 다이(die)를 기존의 TSOP(Thin Small Outline Package)와 공용할 수 있게 하는 CSP(Chip Size Package) 핀 배치방법 및 그에 의한 핀 배치구조에 관한 것이다.
고속동작 칩 또는 입출력(I/O) 핀이 많은 칩의 경우에, 반도체 회로 및 인터페이스의 안정된 동작을 위하여, 최근에는 CSP(Chip Size Package), BGA(Ball Grid Array) 등의 새로운 패키지 기술이 채택되고 있는 추세이다.
일반적으로, 반도체 메모리 관련 제품들의 패키지의 형태, 핀의 개수 및 배치 등에 관한 표준은 미국전자공업협회(EIA: Electronic Industries Association) 산하기구인 JEDEC(Joint Electronic Device Engineering Council)에서 토의 및 결정한다.
패키지 형태 중, 특히 LOC(Lead On Center) 형태를 갖는 칩에서의 CSP 핀 배치순서(pin rotation)로, 현재 2가지 제안이 JEDEC에 상정되어 현재 그에 관한 표준화작업이 진행중이다.
도 2는 EIAJ(Electronics Industruy Associaton Japan: 일본표준화기구)에서 제안한 CSP 핀 로테이션 설명도로서, 도 1의 종래 TSOP 66핀 칩의 핀 배치구조에 상응하는 CSP 60핀 배치구조를 평면적으로 도시한 것이다. 도면에서 10은 다이(die)이고, 20은 볼(ball)이며, 1은 TSOP의 좌측 핀, 2는 TSOP의 우측 핀, 3은 CSP 좌측 패드, 4는 CSP 우측 패드이다.
상기 도 1과 도 2를 대비하면, 도 2의 점선으로 표시된 2행, 5행, 및 15행의 핀 로테이션(도면의 화살표방향이 역전되어 있는 부분 참조)이 기존의 TSOP 핀 로테이션(도 1)과 상이함을 쉽게 알 수 있다.
그리고, 상기 도 2의 2행 및 3행의 볼사이와, 5행 및 6행의 볼사이에 두개의 배선(routing layer)이 존재함을 알 수 있다.
따라서, 이러한 CSP 핀 로테이션에 따르면, TSOP용으로 설계 및 생산된 다이(die)를 공용할 수 없을 뿐만아니라, 볼과 볼사이의 배선설계가 상대적으로 어렵고, 설계 및 제작시 많은 비용이 소요되며, 특히 그러한 배선구조가 신호간섭(signal interference)의 원인이 되어 성능저하를 초래하는 문제점이 있다.
또한, 도 3의 CSP 핀 로테이션은 미국의 마이크론(Micron)사에서 제안한 방법으로서, LOC(Lead On Center) 패드 어레이가 싱글 어레이(singale array)일 경우에는 문제가 없으나, 칩 자체가 더블 패드 어레이(double pad array)를 채택했을 경우에는 칩의 좌우에 할당된 핀의 위치가 TSOP와 달라 그 적용이 불가능하게 되는 문제점이 있다.
본 발명은 종래의 제반 문제점을 해결하기 위하여 안출된 것으로서, 동일 다이(die)를 기존의 TSOP(Thin Small Outline Package)와 공용할 수 있도록 동일한 핀 배치(pin rotation)를 이루는 CSP(Chip Size Package) 핀 배치방법 및 그에 의한 핀 배치구조를 제공함에 그 목적을 두고 있다.
도 1은 종래의 TSOP 66핀 칩의 핀 배치구조를 예시한 평면도,
도 2는 상기 도 1에 상응하는 기존의 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 평면도,
도 3은 상기 도 1에 상응하는 기존의 또다른 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 평면도,
도 4는 상기 도 1의 TSOP와 호환성을 갖도록 핀을 배치한, 본 발명에 따른 CSP 60핀 칩의 배치구조를 설명하기 위한 평면도,
도 5a는 본 발명에 따른 64M 에스디알(SDR) 에스디램(SDRAM)의 60핀 CSP 핀배치구조를 나타낸 일실시예 평면도,
도 5b는 본 발명에 따른 128M SDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도,
도 5c는 본 발명에 따른 256M SDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도,
도 6a는 본 발명에 따른 64M 디디알(DDR) 에스디램(SDRAM)의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도,
도 6b는 본 발명에 따른 128M DDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도,
도 6c는 본 발명에 따른 256M DDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도.
본 발명은 상기 목적을 달성하기 위하여, 외부 패키지와의 연결을 위한 적어도 1열의 LOC (Lead On a Chip) 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP (Thin Small Outline Package)와 공용할 수 있게하는 CSP (Chip Size Package) 핀 배치방법에 있어서, 상기 TSOP의 좌측 핀들을 CSP의 우측 패드의 볼에 할당하되 그 우측볼부터 좌측볼 순, 및 그 상단부터 하단 순으로 순차적으로 할당하는 제 1 단계; 및 상기 TSOP의 우측 핀들을 상기 CSP의 좌측 패드의 볼에 할당하되 그 좌측볼부터 우측볼 순, 및 그 상단부터 하단 순으로 순차적으로 할당하는 제 2 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 도 5a 내지 도 5c에 도시된 배열과 같은 구조의 64M, 128M, 및 256M SDR SDRAM의 60핀 CSP 핀배치 구조를 특징으로 한다.
또한, 본 발명은 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 도 6a 내지 도 6c에 도시된 배열과 같은 구조의 64M, 128M, 및 256M DDR SDRAM의 60핀 CSP 핀배치 구조를 특징으로 한다.
이하, 첨부된 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 상기 도 1의 TSOP와 호환성을 갖도록 하는, 본 발명의 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 것으로서, 64M DDR(Double Data Rate) SDRAM(Synchronous DRAM) 60핀 CSP 버젼(version)의 평면도이다. 도면에서 7은 CSP 좌측 패드이고, 8은 CSP 우측 패드를 나타낸 것이다.
본 발명이 적용되는 칩은, 반도체 다이(die)위에 외부 패키지와의 연결을 위한 LOC(Lead On a Chip) 패드를 갖는 구조를 가지며, 하나 또는 다수의 열로 이루어진 패드 어레이를 구비할 수 있다. 또한, 상기 칩은 볼 패드와 리드 프레임에 의해 연결될 수 있으며, 상기 볼 패드와 볼 핀이 PCB(print circuit board) 혹은 금속배선(metal layer)에 의해 연결될 수 있다.
그리고, 본 발명에서 제안하는 CSP 핀 배치순서(pin rotation)가 도 1의 TSOP 핀 순서와 동일한 배열을 갖도록 배치됨을, CSP 좌측 볼 패드(7) 좌측의 "TSOP 로테이션" 표시(화살표)와, 우측 볼 패드(8) 우측의 "TSOP 로테이션" 표시(화살표)로부터 쉽게 확인할 수 있다. 특히 2행, 5행, 및 15행의 핀 로테이션이 종래(도 2 및 도 3 참조)의 핀 로테이션과 대비할 때 역전되어 있음을 알 수 있다.
본 발명에 따른 CSP 핀 배치순서(pin rotation)는 TSOP의 좌측 핀(1)들을 CSP의 우측 패드(8)의 볼에 할당하되, 우측볼부터 좌측볼 순 및 상단부터 하단까지 순차적으로 할당하고, 상기 TSOP의 우측 핀(2)들을 CSP의 좌측 패드(9)의 볼에 할당하되, 좌측볼부터 우측볼 순 및 상단부터 하단까지 순차적으로 할당한다.
예컨대, 상기 TSOP의 좌측 핀(1)들이 CSP의 우측 패드(8)의 2열로 배열된 볼에 할당된다고 가정할 때, 상기 TSOP의 좌측 핀은 각각 그에 상응하는 상기 CSP의 우측 패드의 1행2열, 1행1열, 2행2열, 2행1열, 3행2열, 3행1열, 4행2열, 4행1열, . . . . . 15행2열, 15행1열의 볼에 각각 순서대로 할당된다.
또한, 상기 TSOP의 우측 핀(2)이 CSP의 좌측 패드(9)의 2열로 배열된 볼에 할당된다고 가정할 때, 상기 TSOP의 우측 핀은 각각 그에 상응하는 상기 CSP의 좌측 패드의 1행1열, 1행2열, 2행1열, 2행2열, 3행1열, 3행2열, 4행1열, 4행2열, . . . . . 15행1열, 15행2열의 볼에 각각 순서대로 할당된다.
한편, 상기 TSOP의 우측 핀(2)이 CSP의 좌측 패드(9)의 3열로 배열된 볼에 할당된다면, 상기 TSOP의 우측 핀은 상기 CSP의 좌측 패드의 1행1열, 1행2열, 1행3열, 2행1열, 2행2열, 1행3열, 3행1열, 3행2열, 3행3열, 4행1열, 4행2열, 4행4열, . . . . . 15행1열, 15행2열, 15행3열의 순으로 할당될 것이다.
도면에 도시된 바와 같이, 본 실시예에 따른 칩의 핀 배치형태는 TSOP 다이(die)의 배치형태와 상응하며, 15개의 행과 4개의 열(좌측 2열, 우측 2열)로 형성되어 있다. 이와 같은 본 발명의 핀 배치순서에 따르면, 종래의 TSOP와는 전적으로 호환가능하며, 특히 이 경우에는 볼과 볼의 피치사이에 항상 단일의 배선(sinle routing layer)만 존재하게 되는 장점이 있다.
본 실시예에서는 64M DDR SDRAM의 핀아웃(pinout)을 예를 들었지만 LOC 타입의 모든 패키지에 적용가능하다.
그 예로서, 도 5a는 본 발명에 따른 64M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를 보여주고 있다.
마찬가지로, 도 5b는 본 발명에 따른 128M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를 보여주고 있다.
도 5c는 본 발명에 따른 256M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를 보여주고 있다.
도 6a는 본 발명에 따른 64M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여주고 있다.
도 6b는 본 발명에 따른 128M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여주고 있다.
도 6c는 본 발명에 따른 256M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여주고 있다.
또한, 상기한 바와 같은 본 발명은 단일 LOC 타입의 패드 어레이 뿐만아니라, 이중 또는 그 이상의 LOC 타입의 패드 어레이에도 적용가능하다.
본 발명의 기술 사상은 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 상기한 바와 같은 방법으로 패키지 타입(TSOP, CSP)에 상관없는 칩 구현을 지원하는 것으로서, 생산된 하나의 동일 다이(die)에 대하여 TSOP 또는 CSP 중 원하는 패키지 타입을 선택적으로 이용할 수 있도록 호환성을 부여함과 아울러, 볼 피치 사이에 단일의 배선(single routing layer)이 배치되게 하여 배선설계를 용이하게 할 뿐만아니라, 설계 및 제작비용을 저감시키는 매우 우수한 효과를 갖는다.

Claims (11)

  1. 외부 패키지와의 연결을 위한 적어도 1열의 LOC (Lead On a Chip) 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP (Thin Small Outline Package)와 공용할 수 있게하는 CSP (Chip Size Package) 핀 배치방법에 있어서,
    상기 TSOP의 좌측 핀들을 CSP의 우측 패드의 볼에 할당하되 그 우측볼부터 좌측볼 순, 및 그 상단부터 하단 순으로 순차적으로 할당하는 제 1 단계; 및
    상기 TSOP의 우측 핀들을 상기 CSP의 좌측 패드의 볼에 할당하되 그 좌측볼부터 우측볼 순, 및 그 상단부터 하단 순으로 순차적으로 할당하는 제 2 단계
    를 포함하는 동일 다이를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법.
  2. 제 1 항에 있어서,
    상기 CSP의 좌측 및 우측 패드의 볼 배열은 다수의 행에 대하여 각각 2열(좌측 2열, 우측 2열)로 배열된 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법.
  3. 제 2 항에 있어서,
    상기 제 1 단계는,
    상기 TSOP의 좌측 핀을 상기 CSP의 우측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제1열(좌측열)에 핀을 할당한 후에, 제2열(우측열)에 핀을 할당하고;
    상기 제 2 단계는,
    상기 TSOP의 우측 핀을 상기 CSP의 좌측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제4열(우측열)에 핀을 할당한 후 제3열(좌측열)에 핀을 할당하는 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법.
  4. 제 1 항에 있어서,
    상기 CSP의 좌측 및 우측 패드의 볼 배열은 다수의 행에 대하여 각각 3열(좌측 3열, 우측 3열)로 배열된 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법.
  5. 제 4 항에 있어서,
    상기 제 1 단계는,
    상기 TSOP의 좌측 핀을 상기 CSP의 우측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제1열(좌측열)에 핀을 할당하고, 제2열(중간열)에 핀을 할당한 후에, 제3열(우측열)에 핀을 할당하며;
    상기 제 2 단계는,
    상기 TSOP의 우측 핀을 상기 CSP의 좌측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제6열(우측열)에 핀을 할당하고, 제5열(중간열)에 핀을 할당한 후에, 제4열(좌측열)에 핀을 할당하는 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법.
  6. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 64M SDR SDRAM의 60핀 CSP 핀배치 구조.
  7. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 128M SDR SDRAM의 60핀 CSP 핀배치 구조.
  8. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 256M SDR SDRAM의 60핀 CSP 핀배치 구조.
  9. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 64M DDR SDRAM의 60핀 CSP 핀배치 구조.
  10. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 128M DDR SDRAM의 60핀 CSP 핀배치 구조.
  11. 외부 패키지와의 연결을 위한 적어도 1열의 LOC 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치구조에 있어서, 하기 배열과 같은 구조의 256M DDR SDRAM의 60핀 CSP 핀배치 구조.
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