JPH10340991A - プリント配線板及び半導体チップの実装方法 - Google Patents
プリント配線板及び半導体チップの実装方法Info
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- JPH10340991A JPH10340991A JP9151218A JP15121897A JPH10340991A JP H10340991 A JPH10340991 A JP H10340991A JP 9151218 A JP9151218 A JP 9151218A JP 15121897 A JP15121897 A JP 15121897A JP H10340991 A JPH10340991 A JP H10340991A
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- printed wiring
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Abstract
(57)【要約】
【課題】本発明は、ピン配置及び信号数を一部異にする
複数種の半導体チップを対象に、前記各半導体チップの
入れ替え可能な信号接続部分を操作し信号数の差異を吸
収して、前記複数種の半導体チップに共通の部品実装エ
リアをプリント配線板に形成することを特徴とする。 【解決手段】ＰＷＢ上の共通部品実装エリアに配置され
る半田パッド10は、１６ＭビットＴＳＯＰタイプＤＲＡ
Ｍ20と、６４ＭビットＴＳＯＰタイプＤＲＡＭ30の双方
を実装対象とすることから５０ピンを用意し、半田パッ
ド10に於ける、13・17、14・18、33・36、34・37、35・38 の各ピ
ンにはそれぞれ１６Ｍビット、及び６４ＭビットのＴＳ
ＯＰタイプＤＲＡＭ20，30で各々該当する制御信号を接
続する。12ピンにはＶｃｃ、39ピンにはＧＮＤを接続す
る。19及び20ピンにはＡ８及びＡ９信号を接続する。21
〜24ピン及び27〜30ピンにはＡ０〜Ａ７信号を接続す
る。
複数種の半導体チップを対象に、前記各半導体チップの
入れ替え可能な信号接続部分を操作し信号数の差異を吸
収して、前記複数種の半導体チップに共通の部品実装エ
リアをプリント配線板に形成することを特徴とする。 【解決手段】ＰＷＢ上の共通部品実装エリアに配置され
る半田パッド10は、１６ＭビットＴＳＯＰタイプＤＲＡ
Ｍ20と、６４ＭビットＴＳＯＰタイプＤＲＡＭ30の双方
を実装対象とすることから５０ピンを用意し、半田パッ
ド10に於ける、13・17、14・18、33・36、34・37、35・38 の各ピ
ンにはそれぞれ１６Ｍビット、及び６４ＭビットのＴＳ
ＯＰタイプＤＲＡＭ20，30で各々該当する制御信号を接
続する。12ピンにはＶｃｃ、39ピンにはＧＮＤを接続す
る。19及び20ピンにはＡ８及びＡ９信号を接続する。21
〜24ピン及び27〜30ピンにはＡ０〜Ａ７信号を接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ピン配置を一部異
にする複数種の半導体チップを対象に、任意の半導体チ
ップを実装可能にしたプリント配線板、及びプリント配
線板の半導体チップ実装方法に関する。
にする複数種の半導体チップを対象に、任意の半導体チ
ップを実装可能にしたプリント配線板、及びプリント配
線板の半導体チップ実装方法に関する。
【０００２】又、本発明は、例えば１６Ｍ及び６４Ｍｂ
ｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモードアクセ
スのためのアドレスピン配置を一部異にする複数種の半
導体メモリチップを対象に、任意の半導体メモリチップ
を共通の実装エリアに実装可能にしたプリント配線板及
び半導体メモリチップの実装方法に関する。
ｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモードアクセ
スのためのアドレスピン配置を一部異にする複数種の半
導体メモリチップを対象に、任意の半導体メモリチップ
を共通の実装エリアに実装可能にしたプリント配線板及
び半導体メモリチップの実装方法に関する。
【０００３】
【従来の技術】パーソナルコンピュータ等の電子機器に
於いては、ＣＰＵ、メモリ、ＩＯ等、各種の半導体チッ
プが専用ボード（プリント配線板）に実装され筐体に内
蔵される。この種の機器に於いては、半導体メモリチッ
プとして、ＤＲＡＭ（DynamicRandom Access Memory）
が広く用いられる。
於いては、ＣＰＵ、メモリ、ＩＯ等、各種の半導体チッ
プが専用ボード（プリント配線板）に実装され筐体に内
蔵される。この種の機器に於いては、半導体メモリチッ
プとして、ＤＲＡＭ（DynamicRandom Access Memory）
が広く用いられる。
【０００４】従来、容量が異なるタイプのＤＲＡＭに
は、パッケージ互換性、ピン互換性が殆どなく、メモリ
容量が異なるタイプのＤＲＡＭの採用を考慮した場合、
容量が異なるＤＲＡＭ毎に、プリント配線板（ＰＷＢ）
を個別に用意する手段、部品実装エリアを個別に用意す
る手段、切り替え回路を付加する手段等のいずれかが用
いられていた。
は、パッケージ互換性、ピン互換性が殆どなく、メモリ
容量が異なるタイプのＤＲＡＭの採用を考慮した場合、
容量が異なるＤＲＡＭ毎に、プリント配線板（ＰＷＢ）
を個別に用意する手段、部品実装エリアを個別に用意す
る手段、切り替え回路を付加する手段等のいずれかが用
いられていた。
【０００５】しかしながら上記したいずれの手段に於い
てもそれぞれに問題を有していた。即ち、プリント配線
板（ＰＷＢ）を個別に用意する手段は、ＰＷＢの設計・
製造・管理コスト等が個別に必要となり、かつ開発工程
の増加に繋がる等、経済性及び管理上の問題があった。
又、部品実装エリアを個別に用意する手段は、ＰＷＢの
部品実装エリアが増加するため、軽薄短小化の妨げとな
るばかりか、総配線長の増加に伴い、設計及び品質マー
ジンの確保が困難となる等、種々の問題があった。又、
切り替え回路を付加する手段は、コストアップを招くと
ともに、設計及び品質マージンの確保が困難となる等の
問題があった。
てもそれぞれに問題を有していた。即ち、プリント配線
板（ＰＷＢ）を個別に用意する手段は、ＰＷＢの設計・
製造・管理コスト等が個別に必要となり、かつ開発工程
の増加に繋がる等、経済性及び管理上の問題があった。
又、部品実装エリアを個別に用意する手段は、ＰＷＢの
部品実装エリアが増加するため、軽薄短小化の妨げとな
るばかりか、総配線長の増加に伴い、設計及び品質マー
ジンの確保が困難となる等、種々の問題があった。又、
切り替え回路を付加する手段は、コストアップを招くと
ともに、設計及び品質マージンの確保が困難となる等の
問題があった。
【０００６】
【発明が解決しようとする課題】上記したように、容量
が異なるタイプのＤＲＡＭを機種、仕様等によって使い
別けて実装する場合、従来では、容量が異なるＤＲＡＭ
毎に、プリント配線板（ＰＷＢ）を個別に用意する手
段、部品実装エリアを個別に用意する手段、切り替え回
路を付加する手段等が用いられていたが、ＰＷＢを個別
に用意する手段は、ＰＷＢの設計・製造・管理コスト等
が個別に必要となり、かつ開発工程の増加に繋がる等、
経済性及び管理上の問題があり、又、部品実装エリアを
個別に用意する手段は、ＰＷＢの部品実装エリアが増加
するため、軽薄短小化の妨げとなるばかりか、総配線長
の増加に伴い、設計及び品質マージンの確保が困難とな
る等の問題があり、又、切り替え回路を付加する手段
は、コストアップを招くとともに、設計及び品質マージ
ンの確保が困難となる等の問題があった。
が異なるタイプのＤＲＡＭを機種、仕様等によって使い
別けて実装する場合、従来では、容量が異なるＤＲＡＭ
毎に、プリント配線板（ＰＷＢ）を個別に用意する手
段、部品実装エリアを個別に用意する手段、切り替え回
路を付加する手段等が用いられていたが、ＰＷＢを個別
に用意する手段は、ＰＷＢの設計・製造・管理コスト等
が個別に必要となり、かつ開発工程の増加に繋がる等、
経済性及び管理上の問題があり、又、部品実装エリアを
個別に用意する手段は、ＰＷＢの部品実装エリアが増加
するため、軽薄短小化の妨げとなるばかりか、総配線長
の増加に伴い、設計及び品質マージンの確保が困難とな
る等の問題があり、又、切り替え回路を付加する手段
は、コストアップを招くとともに、設計及び品質マージ
ンの確保が困難となる等の問題があった。
【０００７】本発明は上記実情に鑑みなされたもので、
ピン配置を一部異にする複数種の半導体チップを対象
に、特定の信号線接続を考慮することにより、部品付加
等を要せずに簡単かつ安価な構成にて、任意の半導体チ
ップを共通の部品実装エリアに実装可能にしたプリント
配線板、及びプリント配線板の半導体チップ実装方法を
提供することを目的とする。
ピン配置を一部異にする複数種の半導体チップを対象
に、特定の信号線接続を考慮することにより、部品付加
等を要せずに簡単かつ安価な構成にて、任意の半導体チ
ップを共通の部品実装エリアに実装可能にしたプリント
配線板、及びプリント配線板の半導体チップ実装方法を
提供することを目的とする。
【０００８】又、本発明は、例えば１６Ｍ及び６４Ｍｂ
ｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモードアクセ
スのためのアドレスピン配置を一部異にする複数種の半
導体メモリチップを対象に、特定のアドレス信号線接続
を考慮することにより、部品付加等を要せずに簡単かつ
安価な構成にて、任意の半導体メモリチップを共通の実
装エリアに実装可能にしたプリント配線板及び半導体メ
モリチップの実装方法を提供することを目的とする。
ｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモードアクセ
スのためのアドレスピン配置を一部異にする複数種の半
導体メモリチップを対象に、特定のアドレス信号線接続
を考慮することにより、部品付加等を要せずに簡単かつ
安価な構成にて、任意の半導体メモリチップを共通の実
装エリアに実装可能にしたプリント配線板及び半導体メ
モリチップの実装方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、プリント配線
板に於ける半導体チップの実装方法に於いて、ピン配置
及び信号数を一部異にする複数種の半導体チップを対象
に、前記各半導体チップの入れ替え可能な信号接続部分
を操作し信号数の差異を吸収して、前記複数種の半導体
チップに共通の部品実装エリアをプリント配線板に形成
することを特徴とする。
板に於ける半導体チップの実装方法に於いて、ピン配置
及び信号数を一部異にする複数種の半導体チップを対象
に、前記各半導体チップの入れ替え可能な信号接続部分
を操作し信号数の差異を吸収して、前記複数種の半導体
チップに共通の部品実装エリアをプリント配線板に形成
することを特徴とする。
【００１０】又、本発明は、プリント配線板に於ける半
導体チップの実装方法に於いて、ページモードアクセス
のためのアドレス信号のピン配置を一部異にする複数種
の半導体メモリチップを対象に、前記各半導体メモリチ
ップの入れ替え可能なアドレスの信号接続を操作しアド
レス信号数の差異を吸収して、前記複数種の半導体メモ
リチップに共通の部品実装エリアをプリント配線板に形
成することを特徴とする。
導体チップの実装方法に於いて、ページモードアクセス
のためのアドレス信号のピン配置を一部異にする複数種
の半導体メモリチップを対象に、前記各半導体メモリチ
ップの入れ替え可能なアドレスの信号接続を操作しアド
レス信号数の差異を吸収して、前記複数種の半導体メモ
リチップに共通の部品実装エリアをプリント配線板に形
成することを特徴とする。
【００１１】又、本発明は、プリント配線板に於ける半
導体チップの実装方法に於いて、１６Ｍビット、及び６
４ＭビットのＴＳＯＰタイプＤＲＡＭメモリチップを対
象に、ページモードアクセスのアドレス信号接続を操作
しアドレス信号数の差異を吸収して、前記容量の異なる
各メモリチップに共通の部品実装エリアをプリント配線
板に形成することを特徴とする。
導体チップの実装方法に於いて、１６Ｍビット、及び６
４ＭビットのＴＳＯＰタイプＤＲＡＭメモリチップを対
象に、ページモードアクセスのアドレス信号接続を操作
しアドレス信号数の差異を吸収して、前記容量の異なる
各メモリチップに共通の部品実装エリアをプリント配線
板に形成することを特徴とする。
【００１２】又、本発明は、ピン配置及び信号数を一部
異にする複数種の半導体チップを対象に、任意の半導体
チップを実装可能にしたプリント配線板であって、前記
全ての半導体チップを対象に全てのピン接続が可能な個
数の半田パッドを設け、当該半田パッドの信号接続につ
いて前記各半導体チップの入れ替え可能な信号接続部分
を操作し信号数の差異を吸収して、前記複数種の半導体
チップに共通の部品実装エリアを設けたことを特徴とす
る。
異にする複数種の半導体チップを対象に、任意の半導体
チップを実装可能にしたプリント配線板であって、前記
全ての半導体チップを対象に全てのピン接続が可能な個
数の半田パッドを設け、当該半田パッドの信号接続につ
いて前記各半導体チップの入れ替え可能な信号接続部分
を操作し信号数の差異を吸収して、前記複数種の半導体
チップに共通の部品実装エリアを設けたことを特徴とす
る。
【００１３】又、本発明は、上記プリント配線板に於い
て、ページモードアクセスのためのアドレス信号のピン
配置を一部異にする複数種の半導体メモリチップを対象
に、入れ替え可能なアドレスの信号接続を操作してアド
レス信号数の差異を吸収し、任意の半導体チップを共通
の部品実装エリアに実装可能にしたことを特徴とする。
て、ページモードアクセスのためのアドレス信号のピン
配置を一部異にする複数種の半導体メモリチップを対象
に、入れ替え可能なアドレスの信号接続を操作してアド
レス信号数の差異を吸収し、任意の半導体チップを共通
の部品実装エリアに実装可能にしたことを特徴とする。
【００１４】又、本発明は、上記プリント配線板に於い
て、１６Ｍビット、及び６４ＭビットのＴＳＯＰタイプ
ＤＲＡＭメモリチップを対象に、ページモードアクセス
のアドレス信号接続を操作してアドレス信号数の差異を
吸収し、任意の半導体チップを共通の部品実装エリアに
実装可能にしたことを特徴とする。
て、１６Ｍビット、及び６４ＭビットのＴＳＯＰタイプ
ＤＲＡＭメモリチップを対象に、ページモードアクセス
のアドレス信号接続を操作してアドレス信号数の差異を
吸収し、任意の半導体チップを共通の部品実装エリアに
実装可能にしたことを特徴とする。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の一実
施形態を説明する。図１は本発明の一実施形態を説明す
るための、半導体メモリチップのピン配置とその信号接
続例を示す図であり、ここでは、１６Ｍビット（ｂｉ
ｔ）、及び６４Ｍビットの各ＴＳＯＰタイプＤＲＡＭを
対象に、任意のＤＲＡＭをＰＷＢの同一の部品実装エリ
アに実装するためのＰＷＢに於ける信号接続例を示して
いる。尚、この例で１６ＭビットＤＲＡＭは、１Ｍ×１
６ｂｉｔ、ロウ（ＲＯＷ）アドレス０〜１１、カラム
（ＣＯＬＵＭＮ）アドレス０〜７の４Ｋリフレッシュタ
イプとし、６４ＭビットＤＲＡＭは、４Ｍ×１６ｂｉ
ｔ、ＲＯＷアドレス０〜１１、ＣＯＬＵＭＮアドレス０
〜９の４Ｋリフレッシュタイプである。
施形態を説明する。図１は本発明の一実施形態を説明す
るための、半導体メモリチップのピン配置とその信号接
続例を示す図であり、ここでは、１６Ｍビット（ｂｉ
ｔ）、及び６４Ｍビットの各ＴＳＯＰタイプＤＲＡＭを
対象に、任意のＤＲＡＭをＰＷＢの同一の部品実装エリ
アに実装するためのＰＷＢに於ける信号接続例を示して
いる。尚、この例で１６ＭビットＤＲＡＭは、１Ｍ×１
６ｂｉｔ、ロウ（ＲＯＷ）アドレス０〜１１、カラム
（ＣＯＬＵＭＮ）アドレス０〜７の４Ｋリフレッシュタ
イプとし、６４ＭビットＤＲＡＭは、４Ｍ×１６ｂｉ
ｔ、ＲＯＷアドレス０〜１１、ＣＯＬＵＭＮアドレス０
〜９の４Ｋリフレッシュタイプである。
【００１６】図に於いて、１０はＰＷＢに設けられる、
６４ＭｂｉｔのＴＳＯＰタイプＤＲＡＭの端子構成に従
う半田パッドであり、ここでは５０ピンに対応したパッ
ド（１〜２５，２６〜５０）がＰＷＢ上の共通部品実装
エリアに配置される。
６４ＭｂｉｔのＴＳＯＰタイプＤＲＡＭの端子構成に従
う半田パッドであり、ここでは５０ピンに対応したパッ
ド（１〜２５，２６〜５０）がＰＷＢ上の共通部品実装
エリアに配置される。
【００１７】２０はＰＷＢ上の共通部品実装エリアへの
実装対象となる１６ＭビットのＴＳＯＰタイプＤＲＡＭ
（１Ｍ×１６ｂｉｔ、ＲＯＷアドレス０〜１１、ＣＯＬ
ＵＭＮアドレス０〜７の４Ｋリフレッシュタイプ）であ
る。
実装対象となる１６ＭビットのＴＳＯＰタイプＤＲＡＭ
（１Ｍ×１６ｂｉｔ、ＲＯＷアドレス０〜１１、ＣＯＬ
ＵＭＮアドレス０〜７の４Ｋリフレッシュタイプ）であ
る。
【００１８】２１は上記１６ＭビットＴＳＯＰタイプＤ
ＲＡＭ２０の１〜２５ピンに接続するピン機能名であ
り、２２は同じく１６ＭビットＴＳＯＰタイプＤＲＡＭ
２０の２６〜５０ピンに接続するピン機能名である（い
ずれも空欄及びＮＣは接続不要）。
ＲＡＭ２０の１〜２５ピンに接続するピン機能名であ
り、２２は同じく１６ＭビットＴＳＯＰタイプＤＲＡＭ
２０の２６〜５０ピンに接続するピン機能名である（い
ずれも空欄及びＮＣは接続不要）。
【００１９】３０は同じく実装対象となる６４Ｍビット
のＴＳＯＰタイプＤＲＡＭ（４Ｍ×１６ｂｉｔ、ＲＯＷ
アドレス０〜１１、ＣＯＬＵＭＮアドレス０〜９の４Ｋ
リフレッシュタイプ）である。
のＴＳＯＰタイプＤＲＡＭ（４Ｍ×１６ｂｉｔ、ＲＯＷ
アドレス０〜１１、ＣＯＬＵＭＮアドレス０〜９の４Ｋ
リフレッシュタイプ）である。
【００２０】３１は上記６４ＭビットＴＳＯＰタイプＤ
ＲＡＭ３０の１〜２５ピンに接続するピン機能名であ
り、３２は同じく６４ＭビットＴＳＯＰタイプＤＲＡＭ
３０の２６〜５０ピンに接続するピン機能名である（い
ずれもＮＣは接続不要）。
ＲＡＭ３０の１〜２５ピンに接続するピン機能名であ
り、３２は同じく６４ＭビットＴＳＯＰタイプＤＲＡＭ
３０の２６〜５０ピンに接続するピン機能名である（い
ずれもＮＣは接続不要）。
【００２１】４１はＰＷＢ上の共通部品実装エリアに配
置されるＤＲＡＭ半田パッド１０の１〜２５ピンに接続
するピン機能名であり、４２は同じくＰＷＢ上の共通部
品実装エリアに配置されるＤＲＡＭ半田パッド１０の２
６〜５０ピンに接続するピン機能名である（いずれも空
欄は接続不要）。
置されるＤＲＡＭ半田パッド１０の１〜２５ピンに接続
するピン機能名であり、４２は同じくＰＷＢ上の共通部
品実装エリアに配置されるＤＲＡＭ半田パッド１０の２
６〜５０ピンに接続するピン機能名である（いずれも空
欄は接続不要）。
【００２２】上記ＰＷＢ上の共通部品実装エリアに配置
される半田パッド１０は、１６ＭビットＴＳＯＰタイプ
ＤＲＡＭ２０と、６４ＭビットＴＳＯＰタイプＤＲＡＭ
３０の双方を実装対象とする都合上、５０ピン（１〜２
５，２６〜５０）分を用意する。
される半田パッド１０は、１６ＭビットＴＳＯＰタイプ
ＤＲＡＭ２０と、６４ＭビットＴＳＯＰタイプＤＲＡＭ
３０の双方を実装対象とする都合上、５０ピン（１〜２
５，２６〜５０）分を用意する。
【００２３】上記半田パッド１０に於ける、１〜１１，
１５，１６，２５，２６，４０〜５０の各ピンについて
は、機能的な接続互換性が確保されており、特別な工夫
は不要である。
１５，１６，２５，２６，４０〜５０の各ピンについて
は、機能的な接続互換性が確保されており、特別な工夫
は不要である。
【００２４】又、上記半田パッド１０に於ける、１２ピ
ンにはＶｃｃ、３９ピンにはＧＮＤを接続する。又、上
記半田パッド１０に於ける、１３及び１７の各ピン（Ｗ
Ｅ）、１４及び１８の各ピン（ＲＡＳ）、３３及び３６
の各ピン（ＯＥ）、３４及び３７の各ピン（ＵＣＡ
Ｓ）、３５及び３８の各ピン（ＬＣＡＳ）にはそれぞ
れ、１６ＭビットＴＳＯＰタイプＤＲＡＭ２０、及び６
４ＭビットＴＳＯＰタイプＤＲＡＭ３０で各々該当する
制御信号を接続（ワイヤードオア接続）する。
ンにはＶｃｃ、３９ピンにはＧＮＤを接続する。又、上
記半田パッド１０に於ける、１３及び１７の各ピン（Ｗ
Ｅ）、１４及び１８の各ピン（ＲＡＳ）、３３及び３６
の各ピン（ＯＥ）、３４及び３７の各ピン（ＵＣＡ
Ｓ）、３５及び３８の各ピン（ＬＣＡＳ）にはそれぞ
れ、１６ＭビットＴＳＯＰタイプＤＲＡＭ２０、及び６
４ＭビットＴＳＯＰタイプＤＲＡＭ３０で各々該当する
制御信号を接続（ワイヤードオア接続）する。
【００２５】１３及び１７の各ピン（ＷＥ）の場合を例
にとると、ＷＥ制御信号をＰＷＢの半田パッド１０に於
ける、１３ピンと１７ピンにそれぞれ接続する必要があ
る、という意味である。例えば６４ＭビットＴＳＯＰタ
イプＤＲＡＭ３０を実装部品として選択し、実装した場
合、ＷＥ制御信号は１３ピンで意味を持ち、１７ピンは
ＮＣピンであるため、機能面では不要な接続といえる。
但し、ＮＣピンは最大２ｐＦ程度の入力負荷容量を持っ
ているため、遅延時間の点等で若干の注意が必要とな
る。
にとると、ＷＥ制御信号をＰＷＢの半田パッド１０に於
ける、１３ピンと１７ピンにそれぞれ接続する必要があ
る、という意味である。例えば６４ＭビットＴＳＯＰタ
イプＤＲＡＭ３０を実装部品として選択し、実装した場
合、ＷＥ制御信号は１３ピンで意味を持ち、１７ピンは
ＮＣピンであるため、機能面では不要な接続といえる。
但し、ＮＣピンは最大２ｐＦ程度の入力負荷容量を持っ
ているため、遅延時間の点等で若干の注意が必要とな
る。
【００２６】最も問題となる点は、一般的にページ・モ
ードと呼ばれるアクセス時に於けるアドレス信号の対応
を考慮する必要があることである。即ち、１６Ｍビット
ＴＳＯＰタイプＤＲＡＭ２０ではＡ０〜Ａ７信号までが
ＣＯＬＵＭＮアドレスとして使用され、６４ＭビットＴ
ＳＯＰタイプＤＲＡＭ３０ではＡ０〜Ａ９信号までがＣ
ＯＬＵＭＮアドレスとして使用される（尚、ＲＯＷアド
レスについては、１６ＭビットＴＳＯＰタイプＤＲＡＭ
２０、６４ＭビットＴＳＯＰタイプＤＲＡＭ３０のそれ
ぞれについてＡ０〜Ａ１１信号までがＲＯＷアドレス使
用される）。
ードと呼ばれるアクセス時に於けるアドレス信号の対応
を考慮する必要があることである。即ち、１６Ｍビット
ＴＳＯＰタイプＤＲＡＭ２０ではＡ０〜Ａ７信号までが
ＣＯＬＵＭＮアドレスとして使用され、６４ＭビットＴ
ＳＯＰタイプＤＲＡＭ３０ではＡ０〜Ａ９信号までがＣ
ＯＬＵＭＮアドレスとして使用される（尚、ＲＯＷアド
レスについては、１６ＭビットＴＳＯＰタイプＤＲＡＭ
２０、６４ＭビットＴＳＯＰタイプＤＲＡＭ３０のそれ
ぞれについてＡ０〜Ａ１１信号までがＲＯＷアドレス使
用される）。
【００２７】このため、ＰＷＢの半田パッド１０に於け
る、２１〜２４ピン、及び２７〜３０ピンにはＡ０〜Ａ
７信号が接続（順不同）されている必要があり、１９及
び２０ピンにはＡ８及びＡ９信号が接続（順不同）され
ている必要がある。
る、２１〜２４ピン、及び２７〜３０ピンにはＡ０〜Ａ
７信号が接続（順不同）されている必要があり、１９及
び２０ピンにはＡ８及びＡ９信号が接続（順不同）され
ている必要がある。
【００２８】又、残る３１及び３２ピンにはＡ１０及び
Ａ１１信号が接続（順不同）されることになる。但し、
ＰＷＢ上の制御回路に於けるＡ０〜Ａ１１信号と上記し
たＡ０〜Ａ１１信号は記述した番号通りの信号であり、
使用される上での意味も同様であるものとする。
Ａ１１信号が接続（順不同）されることになる。但し、
ＰＷＢ上の制御回路に於けるＡ０〜Ａ１１信号と上記し
たＡ０〜Ａ１１信号は記述した番号通りの信号であり、
使用される上での意味も同様であるものとする。
【００２９】上記した接続仕様により、１６ＭビットＴ
ＳＯＰタイプＤＲＡＭ２０と、６４ＭビットＴＳＯＰタ
イプＤＲＡＭ３０とを対象に、ＰＷＢの共通化が可能と
なる。
ＳＯＰタイプＤＲＡＭ２０と、６４ＭビットＴＳＯＰタ
イプＤＲＡＭ３０とを対象に、ＰＷＢの共通化が可能と
なる。
【００３０】即ち、上述したように、機能的な接続互換
性が確保されているピンは問題とはならない。また、Ｖ
ＣＣ及びＧＮＤピンも６４ＭビットＴＳＯＰタイプＤＲ
ＡＭ３０を満足するように接続されれば問題とはならな
い。
性が確保されているピンは問題とはならない。また、Ｖ
ＣＣ及びＧＮＤピンも６４ＭビットＴＳＯＰタイプＤＲ
ＡＭ３０を満足するように接続されれば問題とはならな
い。
【００３１】ＷＥ、ＲＡＳ、ＯＥ、ＵＣＡＳ、ＬＣＡＳ
の各制御ピンも１６ＭビットＴＳＯＰタイプＤＲＡＭ２
０、及び６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の双
方を満足するように、図示した例に従い接続すればよ
い。
の各制御ピンも１６ＭビットＴＳＯＰタイプＤＲＡＭ２
０、及び６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の双
方を満足するように、図示した例に従い接続すればよ
い。
【００３２】最も動作上問題となるのは、ページモード
アクセス時に必要とされている、ＣＯＬＵＭＮアドレス
信号であり、図示しないＰＷＢ上の制御回路から供給さ
れるＡ０〜Ａ９信号である（但し、ＰＷＢのＡ０〜Ａ１
１信号と、１６ＭビットＴＳＯＰタイプＤＲＡＭ２０及
び６４ＭビットＴＳＯＰタイプＤＲＡＭ３０のＡ０〜Ａ
１１信号は、記述した番号通りの信号であり、使用され
る上での意味も同様であるものとする）。
アクセス時に必要とされている、ＣＯＬＵＭＮアドレス
信号であり、図示しないＰＷＢ上の制御回路から供給さ
れるＡ０〜Ａ９信号である（但し、ＰＷＢのＡ０〜Ａ１
１信号と、１６ＭビットＴＳＯＰタイプＤＲＡＭ２０及
び６４ＭビットＴＳＯＰタイプＤＲＡＭ３０のＡ０〜Ａ
１１信号は、記述した番号通りの信号であり、使用され
る上での意味も同様であるものとする）。
【００３３】６４ＭビットＴＳＯＰタイプＤＲＡＭ３０
で必要とされるＡ０〜Ａ９信号のうち、Ａ０〜Ａ７信号
を１６ＭビットＴＳＯＰタイプＤＲＡＭ２０で必要とさ
れるＡ０〜Ａ７信号ピンに接続（順不同）し、残るＡ８
及びＡ９信号を６４ＭビットＴＳＯＰタイプＤＲＡＭ３
０のＡ０及びＡ１信号のピンに接続（順不同）すること
により、各々のページモードアクセス時に於ける整合性
が確保される。
で必要とされるＡ０〜Ａ９信号のうち、Ａ０〜Ａ７信号
を１６ＭビットＴＳＯＰタイプＤＲＡＭ２０で必要とさ
れるＡ０〜Ａ７信号ピンに接続（順不同）し、残るＡ８
及びＡ９信号を６４ＭビットＴＳＯＰタイプＤＲＡＭ３
０のＡ０及びＡ１信号のピンに接続（順不同）すること
により、各々のページモードアクセス時に於ける整合性
が確保される。
【００３４】上記した実施形態によれば、１６Ｍビット
ＴＳＯＰタイプＤＲＡＭ２０、及び６４ＭビットＴＳＯ
ＰタイプＤＲＡＭ３０の各信号接続の差異を吸収して、
ＰＷＢを共通化することにより、設計及び品質マージン
の減少を最小限に留めた上で、開発工程及び開発ボリュ
ームを増加させることなく、メモリ構成の選択肢を容易
に拡大し、コストを抑えることが可能となる。
ＴＳＯＰタイプＤＲＡＭ２０、及び６４ＭビットＴＳＯ
ＰタイプＤＲＡＭ３０の各信号接続の差異を吸収して、
ＰＷＢを共通化することにより、設計及び品質マージン
の減少を最小限に留めた上で、開発工程及び開発ボリュ
ームを増加させることなく、メモリ構成の選択肢を容易
に拡大し、コストを抑えることが可能となる。
【００３５】尚、上記した実施形態に於いては、１６Ｍ
ビットＴＳＯＰタイプＤＲＡＭと、６４ＭビットＴＳＯ
ＰタイプＤＲＡＭとを対象に、共通の部品実装エリアを
プリント配線板に形成する場合を例に採って示したが、
これに限らず、パッケージ上の互換性がほぼ確保されて
おり、一部ピンの互換性に差異があるＤＲＡＭ等を使用
する場合に於いても本発明が適用できる。
ビットＴＳＯＰタイプＤＲＡＭと、６４ＭビットＴＳＯ
ＰタイプＤＲＡＭとを対象に、共通の部品実装エリアを
プリント配線板に形成する場合を例に採って示したが、
これに限らず、パッケージ上の互換性がほぼ確保されて
おり、一部ピンの互換性に差異があるＤＲＡＭ等を使用
する場合に於いても本発明が適用できる。
【００３６】
【発明の効果】以上詳記したように本発明によれば、ピ
ン配置を一部異にする複数種の半導体チップを対象に、
特定の信号線接続を考慮することにより、部品付加等を
要せずに簡単かつ安価な構成にて、任意の半導体チップ
を共通の部品実装エリアに実装可能にしたプリント配線
板、及びプリント配線板の半導体チップ実装方法が提供
できる。
ン配置を一部異にする複数種の半導体チップを対象に、
特定の信号線接続を考慮することにより、部品付加等を
要せずに簡単かつ安価な構成にて、任意の半導体チップ
を共通の部品実装エリアに実装可能にしたプリント配線
板、及びプリント配線板の半導体チップ実装方法が提供
できる。
【００３７】又、本発明によれば、例えば１６Ｍ及び６
４ＭｂｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモード
アクセスのためのアドレスピン配置を一部異にする複数
種の半導体メモリチップを対象に、特定のアドレス信号
線接続を考慮することにより、部品付加等を要せずに簡
単かつ安価な構成にて、任意の半導体メモリチップを共
通の実装エリアに実装可能にしたプリント配線板及び半
導体メモリチップの実装方法が提供できる。
４ＭｂｉｔのＴＳＯＰタイプＤＲＡＭ等、ページモード
アクセスのためのアドレスピン配置を一部異にする複数
種の半導体メモリチップを対象に、特定のアドレス信号
線接続を考慮することにより、部品付加等を要せずに簡
単かつ安価な構成にて、任意の半導体メモリチップを共
通の実装エリアに実装可能にしたプリント配線板及び半
導体メモリチップの実装方法が提供できる。
【図１】本発明の一実施形態を説明するための、半導体
メモリチップのピン配置とその信号接続例を示す図。
メモリチップのピン配置とその信号接続例を示す図。
１０…ＰＷＢ上の共通部品実装エリアに配置される半田
パッド、 ２０…共通部品実装エリアへの実装対象となる１６Ｍビ
ットＴＳＯＰタイプＤＲＡＭ（１Ｍ×１６ｂｉｔ、ＲＯ
Ｗアドレス０〜１１、ＣＯＬＵＭＮアドレス０〜７の４
Ｋリフレッシュタイプ）、 ２１…１６ＭビットＴＳＯＰタイプＤＲＡＭ２０の１〜
２５ピンに接続するピン機能名、 ２２…１６ＭビットＴＳＯＰタイプＤＲＡＭ２０の２６
〜５０ピンに接続するピン機能名、 ３０…共通部品実装エリアへの実装対象となる６４Ｍビ
ットＴＳＯＰタイプＤＲＡＭ（４Ｍ×１６ｂｉｔ、ＲＯ
Ｗアドレス０〜１１、ＣＯＬＵＭＮアドレス０〜９の４
Ｋリフレッシュタイプ）、 ３１…６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の１〜
２５ピンに接続するピン機能名、 ３２…６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の２６
〜５０ピンに接続するピン機能名、 ４１…ＰＷＢ上の共通部品実装エリアに配置されるＤＲ
ＡＭ半田パッド１０の１〜２５ピンに接続するピン機能
名、 ４２…ＰＷＢ上の共通部品実装エリアに配置されるＤＲ
ＡＭ半田パッド１０の２６〜５０ピンに接続するピン機
能名。
パッド、 ２０…共通部品実装エリアへの実装対象となる１６Ｍビ
ットＴＳＯＰタイプＤＲＡＭ（１Ｍ×１６ｂｉｔ、ＲＯ
Ｗアドレス０〜１１、ＣＯＬＵＭＮアドレス０〜７の４
Ｋリフレッシュタイプ）、 ２１…１６ＭビットＴＳＯＰタイプＤＲＡＭ２０の１〜
２５ピンに接続するピン機能名、 ２２…１６ＭビットＴＳＯＰタイプＤＲＡＭ２０の２６
〜５０ピンに接続するピン機能名、 ３０…共通部品実装エリアへの実装対象となる６４Ｍビ
ットＴＳＯＰタイプＤＲＡＭ（４Ｍ×１６ｂｉｔ、ＲＯ
Ｗアドレス０〜１１、ＣＯＬＵＭＮアドレス０〜９の４
Ｋリフレッシュタイプ）、 ３１…６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の１〜
２５ピンに接続するピン機能名、 ３２…６４ＭビットＴＳＯＰタイプＤＲＡＭ３０の２６
〜５０ピンに接続するピン機能名、 ４１…ＰＷＢ上の共通部品実装エリアに配置されるＤＲ
ＡＭ半田パッド１０の１〜２５ピンに接続するピン機能
名、 ４２…ＰＷＢ上の共通部品実装エリアに配置されるＤＲ
ＡＭ半田パッド１０の２６〜５０ピンに接続するピン機
能名。
Claims (6)
- 【請求項１】 ピン配置及び信号数を一部異にする複数
種の半導体チップを対象に、前記各半導体チップの入れ
替え可能な信号接続部分を操作し信号数の差異を吸収し
て、前記複数種の半導体チップに共通の部品実装エリア
をプリント配線板に形成することを特徴とするプリント
配線板の半導体チップ実装方法。 - 【請求項２】 ページモードアクセスのためのアドレス
信号のピン配置を一部異にする複数種の半導体メモリチ
ップを対象に、前記各半導体メモリチップの入れ替え可
能なアドレスの信号接続を操作しアドレス信号数の差異
を吸収して、前記複数種の半導体メモリチップに共通の
部品実装エリアをプリント配線板に形成することを特徴
とするプリント配線板の半導体チップ実装方法。 - 【請求項３】 １６Ｍビット、及び６４ＭビットのＴＳ
ＯＰタイプＤＲＡＭメモリチップを対象に、ページモー
ドアクセスのアドレス信号接続を操作しアドレス信号数
の差異を吸収して、前記容量の異なる各メモリチップに
共通の部品実装エリアをプリント配線板に形成すること
を特徴とするプリント配線板の半導体チップ実装方法。 - 【請求項４】 ピン配置及び信号数を一部異にする複数
種の半導体チップを対象に、任意の半導体チップを実装
可能にしたプリント配線板であって、前記全ての半導体
チップを対象に全てのピン接続が可能な個数の半田パッ
ドを設け、当該半田パッドの信号接続について前記各半
導体チップの入れ替え可能な信号接続部分を操作し信号
数の差異を吸収して、前記複数種の半導体チップに共通
の部品実装エリアを設けたことを特徴とするプリント配
線板。 - 【請求項５】 ページモードアクセスのためのアドレス
信号のピン配置を一部異にする複数種の半導体メモリチ
ップを対象に、入れ替え可能なアドレスの信号接続を操
作してアドレス信号数の差異を吸収した請求項４記載の
プリント配線板。 - 【請求項６】 １６Ｍビット、及び６４ＭビットのＴＳ
ＯＰタイプＤＲＡＭメモリチップを対象に、ページモー
ドアクセスのアドレス信号接続を操作してアドレス信号
数の差異を吸収した請求項４記載のプリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151218A JPH10340991A (ja) | 1997-06-09 | 1997-06-09 | プリント配線板及び半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151218A JPH10340991A (ja) | 1997-06-09 | 1997-06-09 | プリント配線板及び半導体チップの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340991A true JPH10340991A (ja) | 1998-12-22 |
Family
ID=15513837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151218A Pending JPH10340991A (ja) | 1997-06-09 | 1997-06-09 | プリント配線板及び半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340060B1 (ko) * | 1998-06-02 | 2002-07-18 | 박종섭 | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 |
-
1997
- 1997-06-09 JP JP9151218A patent/JPH10340991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340060B1 (ko) * | 1998-06-02 | 2002-07-18 | 박종섭 | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 |
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