KR19990087968A - 반도체기기제조방법 - Google Patents

반도체기기제조방법 Download PDF

Info

Publication number
KR19990087968A
KR19990087968A KR1019990014999A KR19990014999A KR19990087968A KR 19990087968 A KR19990087968 A KR 19990087968A KR 1019990014999 A KR1019990014999 A KR 1019990014999A KR 19990014999 A KR19990014999 A KR 19990014999A KR 19990087968 A KR19990087968 A KR 19990087968A
Authority
KR
South Korea
Prior art keywords
film
composite film
forming
composite
nitrogen atoms
Prior art date
Application number
KR1019990014999A
Other languages
English (en)
Other versions
KR100326954B1 (ko
Inventor
이치카와도시히코
오가와히로시
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990087968A publication Critical patent/KR19990087968A/ko
Application granted granted Critical
Publication of KR100326954B1 publication Critical patent/KR100326954B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Materials For Photolithography (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

반도체기기를 제조하는 방법은 에칭된 복합막을 기판 위에 형성하는 단계를 포함한다. 이 복합막은 질소원자들을 구비하나, 그것의 표면부분에 질소원자들을 실질적으로 구비하지 않는다. 이 방법은, 화학증폭된 포토레지스트막을 복합막 위에 형성하는 단계, 그 포토레지스트막을 기설정된 패턴들에 따라 선택적으로 노출하는 단계, 그 포토레지스트막을 현상하여 패턴새겨진 레지스트막을 형성하는 단계, 및 패턴새겨진 레지스트막을 마스크로서 사용하여 복합막을 에칭하는 단계를 더 포함한다. 이 방법에 따르면, 재료처리량의 나빠짐을 피할 수 있고, 레지스트노출 중에 발생된 프로톤산의 비활성화 현상이 장시간보관 이후에서조차 또는 재구성이 요구되는 경우에서조차 억업되어진다.

Description

반도체기기 제조방법{Method for manufacturing a semiconductor device}
본 발명은 대체로 반도체기기들의 제조방법에 관한 것으로, 보다 상세하게는 화학증폭된(chemically amplified) 포토레지스트를 이용한 패터닝공정을 구비하는 반도체기기들의 제조방법에 관한 것이다.
대규모집적회로(LSI)기기들 등과 같은 반도체기기들은 고도로 집적되므로, 이러한 LSI기기들에 미세한 내부 도체들, 전극들 등을 형성하는 것이 필요하게 되었다. 예를 들면, 동적임의접근메모리(DRAM)의 경우, 64메가비트 DRAM은 0.35마이크로미터(미크론)규칙을, 그리고 차세대의 256메가비트 DRAM은 0.25마이크로미터규칙을 사용한다. 이러한 소형화 요구를 다루기 위하여, 짧은 파장을 갖는 노출광원이 LSI패턴들을 형성하기 위하여 석판술(lithography) 분야에서 요구되었다. 그러므로, 최근에는, g-라인(436㎚), i-라인(365㎚) 등의 고에너지레벨방출라인스펙트럼을 갖는 기존의 수은램프 대신에, KrF(248㎚), ArF(193㎚) 등의 엑시머레이저들이 도입되었다.
이러한 엑시머레이저들이 사용되는 경우, 낮은 투과율 때문에 i-라인노출을 위해 기존의 레지스트를 사용하는 것이 불가능하다. 그러므로, 폴리하이드록시스티렌(PHS)과 같은 새로운 물질이 개발되었다. 또한, 엑시머레이저들의 낮은 조도 때문에, 높은 감도를 갖는 포토레지스터를 실현할 수 있는 화학증폭된 포토레지스트가 개발되었다. 화학증폭된 포토레지스트에서, 이것이 광에 노출되는 경우, 프로톤산(proton acid, H+)이 포토레지스트에서 포토산(photo acid)발생기로부터 발생된다. 화학증폭된 포토레지스트가 양화형(positive type)인 경우, 프로톤산은 포토레지스트가 광에 대한 노출 이후에 가열된 경우 포토레지스트 안으로 확산하며 노출된 부분들의 레지스트수지를 현상액에서 녹을 수 있게 하여, 패턴들이 형성되어지게 한다. 화학증폭된 포토레지스트가 음화형(negative type)인 경우, 이 산은 교차결합반응을 위한 촉매로서 작용하고 레지스트의 노출된 부분들을 현상액에서 녹지않게 하여, 패턴형성을 가능하게 한다.
한편, 전기적인 배선들(wirings) 및 전극들의 재료로는, 높은 반사율을 갖는 알루미늄(Al) 등과 같은 금속재료들이 주로 사용된다. 그러나, 포토레지스트가 그러한 재료들 위에 곧바로 사용되는 경우, 형성된 패턴들이 금속재료들로부터의 광반사에 기인하여 모양이 변한다는 문제가 발생한다. 그러므로, 일반적으로, 반사방지(anti-reflection)공정은 티탄질화물 등의 막을 금속물질들 위에 형성함으로써 행해졌다. 또한, LOCOS산화가 소자들 사이에 분리지역들을 형성하도록 수행되어야 하는 경우, 실리콘질화물막 또는 실리콘옥시질화물막 만을 산화되지 않는 지역(region)들에 증착하는 것이 필요하다. 이 때문에, 실리콘질화물막 또는 실리콘옥시질화물막은 기판의 전체 표면에 형성되었고, 이러한 실리콘질화물막 또는 실리콘옥시질화물막 위에 포토레지스트가 곧바로 사용되고 노출되었다. 그러나, 고립쌍들(고립전자쌍들)이 질소원자들을 갖는 이러한 재료들 내에 존재한다. 그러므로, 화학증폭된 포토레지스트가 그러한 재료들 위에 사용되어 KrF 등의 엑시머레이저를 사용함에 의해 노출된 경우, 발생된 프로톤산은 고립전자쌍에 의해 포획(capture)되거나 포착(trap)되고 산비활성화(acid deactivation)가 발생하여, 소망된 패턴들을 적절히 형성하는 것이 불가능해진다. 즉, 양화형레지스트가 사용되는 경우, 개구(opening)의 바닥부분의 폭은 그 꼭대기부분의 폭보다 좁게되는 소위 "치마끌림(skirt trailing)"현상이 발생되거나, 또는 개구들이 되어야 할 지역들이 완전하게 관통되지 않고 레지스트패턴들은 분리되지도 용해되지도 않게 된다. 반면에, 음화형포토레지스트가 사용되는 경우, 개구의 바닥부분의 단면(section)은 이 개구의 다른 부분 보다는 접지면과의 인터페이스에서 더 커게되는 잠식(encroaching) 또는 파고듦(ingrowing) 현상이 발생한다.
화학증폭된 포토레지스트 사용에서 이러한 문제를 해결하기 위하여, 일본에서 1994년 9월 12일자로 출원된 일본특허출원번호 제 6-217555호(1996년 3월 6일자로 공개된 일본특허출원공개번호 제 8-83786호)는 패턴형성방법을 개시하며, 이 방법에서는, 실리콘산화물층 또는 실리콘옥시질화물층을 실리콘질화물층 위에 형성한 이후에, 화학증폭된 레지스트가 인가되고, 그런 이후에 노출되고 현상된다. 이 공보에서, 산소플라즈마를 이용함으로써 실리콘질화물층의 표면을 산화하는 방법은 또한, 실리콘산화물층 또는 실리콘옥시질화물층을 실리콘질화물층 위에 형성하기 위해 개시되었다. 그리고, 습식처리가 산성용액을 사용함으로써 실리콘질화물층에 대해 수행되는 방법이 알려졌다. 그러나, 이 방법에서, 새로운 층이 별도의 공정을 사용함으로써 또는 별도의 장치를 사용함으로써 쌓이게 되므로, 또는 습식공정 또는 또 다른 장치가 추가로 요구되므로, 제조공정이 복잡해지게 되고 재료처리량(throughput)이 나빠지게 된다.
한편, 일본에서 1996년 3월 21일자로 출원된 일본특허출원번호 제 8-64360호(1997년 10월 3일자로 공개된, 일본특허출원공개번호 제 9-260246호)에서는, 막형성챔버 및 에싱챔버(ashing chamber)이 인접하게 배치된 막형성장치를 사용함으로써, 질화물막을 형성한 이후에 에싱이 연속적으로 수행되어 그 표면에서의 품질이 개선되거나 조절된 질화물막 위에 화학증폭된 레지스트막을 형성하는 기법이 개시되었다. 이 공보에서는, 이 기법을 이용함으로써 질화물막의 표면에서의 고립쌍은 소멸되거나 감소되어져, 노출에서 발생된 프로톤산이 고립쌍들에 의해 소비되는 현상을 피할 수 있게 된다.
통상의 제조공정에서, 레지스트 적용 및 노출의 공정은 질화물막의 형성 이후에 항상 곧바로 수행되지는 않으며, 제조로트(lot)에 의한 반도체웨이퍼들의 처리 때문에 종종 질화물막 형성 이후의 하루 내지 여러날 뒤에 행해진다. 웨이퍼들이 노출공정 이전에 긴 시간 동안 저장되거나 방치되면, 질화물막 표면의 품질이 전술한 일본특허출원공개번호 제9-260246호 등에서 기술된 것처럼 변경되는 경우에도, 표면 변경의 효과는 나빠질 것이다. 또한, 한 번 형성된 레지스트패턴들이 받아들일 수 있는 정밀도한계(precision limits)의 패턴사이즈 또는 패턴위치선정 (location)을 만족하지 않는다면, 레지스트가 벗겨지고 다른 레지스트가 다시 그 웨이퍼에 인가되고 그런 다음 노출 및 현상이 수행되는 재구성(reconstruction)이 필요하다. 그러나, 레지스트가 벗겨진 경우, 플라즈마에 의한 품질개량의 효과는 손상을 입고, 이 효과는 위에서 언급한 것 같은 긴 시간의 저장에 기인하여 더욱 나빠진다.
그러므로, 본 발명의 목적은, 에칭되며 질소원자들을 구비한 층 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 패턴들이 형성되는 경우, 초단면프로파일(superior sectional profile)을 갖는 포토레지스트가 제조되어지는, 반도체기기를 제조하는 방법을 제공함에 있다.
본 발명의 다른 목적은, 에칭되며 질소원자들을 구비한 층 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 페턴들이 형성되는 경우, 석판술공정에서 화학증폭된 포토레지스트의 치마끌림현상 또는 잠식현상을 피할 수 있는, 반도체기기를 제조하는 방법을 제공함에 있다.
본 발명의 다른 목적은, 에칭되고 질소원자들을 구비한 층 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 페턴들이 형성되는 경우, 석판술공정에서 화학증폭된 포토레지스트의 치마끌림현상 또는 잠식현상을, 제조공정의 복잡해짐 및 재료처리량의 나빠짐 없이 피할 수 있는, 반도체기기를 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 에칭되고 질소원자들을 구비한 층 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 페턴들이 형성되는 경우, 화학증폭된 포토레지스트의 노출에서 발생된 프로톤산의 비활성화 현상을, 제조공정의 복잡해짐 및 재료처리량의 나빠짐 없이 억제할 수 있는, 반도체기기를 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 에칭되고 질소원자들을 구비한 층 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 페턴들이 형성되는 경우, 포토레지스트처리 이전의 보관시간이 길어지거나 웨이퍼의 재구성이 필요하게 되는 경우에서조차, 화학증폭된 포토레지스트의 노출에서 발생된 프로톤산의 비활성화 현상을 억제할 수 있고 석판술공정에서의 화학증폭된 포토레지스트의 치마끌림현상 또는 잠식현상을 피할 수 있는, 반도체기기를 제조하는 방법을 제공함에 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따라 에칭되며 질소원자들을 포함하는 복합막을 형성하는 방법을 도시하는 반도체기기기판 일부의 개략적인 부분단면도들이고,
도 2는 막형성 공정에서 TiN막으로부터 Ti막까지 연속적으로 또는 단계적으로(stepwise) 감소하는 복합막에서의 질소조성비 특성의 예를 보여주는 그래프,
도 3은 본 발명의 제 2실시예를 도시하는 반도체기기기판 일부의 개략적인 부분단면도,
도 4는 본 발명의 제 3실시예를 도시하는 반도체기기기판 일부의 개략적인 부분단면도,
도 5는 본 발명의 제 4실시예를 도시하는 반도체기기기판 일부의 개략적인 부분단면도, 그리고
도 6은 본 발명의 제 5실시예를 도시하는 반도체기기기판 일부의 개략적인 부분단면도.
*도면의 주요부분에 대한 부호의 설명
1 : 실리콘(Si)기판 2 : 층간막
3 : 알루미늄(Al)막 4 : 티탄질화물(TiN)막
5 : 전이지역 6 : 티탄막
7 : 레지스트패턴(resist pattern)
전술한 문제들을 공들여 고찰한 결과로서, 이 발명의 발명자들은, 에칭된 막, 예를 들면, 티탄질화물막 또는 실리콘질화물막이 형성되어져야 하는 경우, 전술한 문제들은, 실질적으로, 질소원자들이 막형성의 최종단계에서 또는 막의 표면부분이 형성될 때에 그 막에 포함되지 않는 조건으로 막을 형성함으로써 해결되어짐을 발견하였다.
본 발명에 따르면, 반도체기기를 제조하는 방법이 제공되고, 이 방법은, 베이스기판을 제공하는 단계; 복합막(composite film)의 상부표면 근처의 질소원자들의 조성비가 복합막의 다른 부분에서의 질소원자들의 조성비보다 실질적으로 적으며 에칭되고 질소원자들을 포함한 복합막을 베이스기판에 형성하는 단계; 화학증폭된 포토레지스트막을 복합막 위에 형성하는 단계; 화학증폭된 포토레지스트막을 기설정된 패턴들에 따라 선택적으로 노출시키는 단계; 노출된 화학증폭된 포토레지스트막을 현상 및 패터닝하는 단계; 및 적어도 복합막을, 화학증폭된 포토레지스트막을 마스크로 사용하여 에칭하는 단계를 포함한다.
본 발명의 이러한 및 다른 특징들, 그리고 이점들은 첨부된 도면들을 참조한 다음의 상세한 설명으로부터 더욱 명료하게 이해되어질 것이고, 첨부된 도면들에서 비슷한 참조번호들은 도면들 전체를 통하여 동일하거나 대응하는 부분들을 가리킨다.
본 발명에서, 에칭되며 질소원자들을 포함하는 복합막이 형성되는 경우, 이 막은, 화학증폭된 포토레지스트가 그 이후의 에칭공정에서 형성되는 표면에 질소원자들이 실질적으로 포함되지 않도록 형성된다. 이 때문에, 화학증폭된 포토레지스트에서 노출에 의해 발생된 프로톤산의, 질소원자들의 고립쌍에 의한, 포획 또는 포착이 억제되어진다.
특히, 본 발명의 일 실시예에서, 질소원자들을 포함하는 지역 및 질소원자들을 포함하지 않는 지역은, 이 지역들 둘 다의 접촉이 증가되어지도록, 그 막에서의 질소원자들의 조성비가, 예를 들면, 점차적으로 감소되는 전이지역(transition region)을 통해 결합된다. 그러므로, 특히, 초재구성(superior reconstruction)특성을 갖는 막이 형성되어진다. 질소원자들을 포함하는 이러한 지역 및 질소원자들을 포함하지 않는 지역뿐만 아니라 이것들 간에 형성된 전이지역은, 질화물막이 예를 들면 플라즈마CVD법 등에 의해 형성되는 경우의 질소원(nitrogen source)인 챔버 속으로 도입되는 NH3또는 N2와 같은 질화물가스의 도입 량을 점차로 감소시킴으로써 형성되어진다. 그러므로, 이러한 지역들을 동일한 챔버 내에서 형성하는 것이 가능하고 재료처리량의 열화를 피할 수 있다.
본 발명에서는, 실질적으로 질소원자들이 화학증폭된 레지스트가 인가되는 표면에 포함되지 않도록, 에칭된 복합막에서의 질소함유량이 조절된다. 질소원자들이 포함되지 않은 지역은, 5㎚보다 크거나 같은 두께를 가져, 고립쌍에 의한 프로톤산의 포획에 기인하여 발생하는 산성비활성화를 방지하고 본 발명의 이로운 효과를 성취하게 한다. 이 두께의 상한은 특별히 한정되는 것은 아니고 임의의 형편에 맞는 값으로 된다. 그러나, 에칭된 복합막이 고유한 기능을 성취하는 막으로서, 예를 들면, 반사방지막으로서 사용되는 경우, 질소를 포함하지 않는 지역은 거의 반사방지효과가 손상되지 않는 두께까지 형성되어진다. 복합막에서의 질소의 조성비가 점차로 감소하는 경우, 질소의 조성비는 연속적으로 감소하거나 단계적으로 감소된다. 또한, 초기시간에, 질소원을 도입함없이 막형성을 시작하며, 그 다음에 질소도입량을 점차로 증가시키고, 그런 이후에 질소도입량을 감소시키는 것이 가능하다.
게다가, 본 발명에 따르면, 또한 산화환경(oxidizing ambient)에서 질소원자들을 실질적으로 포함하지 않는 레지스트코팅표면의 어떤 지역을 열적으로 산화시키는 것과 그 표면에 산화된 막을 형성하는 것이 가능하다. 또한 질소원자들의 조성비를 감소시키는 동안에, 산화가스는, 산소원자들이 그 막에 포함되어 그 표면에 산화물막을 형성하도록 막형성환경 속으로 도입되어진다.
예들
본 발명은 예들을 참조하여 구체적으로 설명되어질 것이다. 그러나, 본 발명은 이러한 예들로 한정되지는 않음에 유념해야 한다.
예 1
도 1a 내지 도 1c의 부분적인 개략 단면도들을 참조하여, 이 예에 따른 공정을 설명한다. Si(실리콘)기판(1)과 같은 반도체기판이 준비되었다. Si기판(1) 위에, SiO2등과 같은 층간막(2) 및 알루미늄층(3)이 순차적으로 형성되었고, 그에 따라 베이스기판이 제공되었다. 이 베이스기판은 이러한 구성을 갖는 기판으로 한정되지 않으며, 에칭되며 질소원자들을 적어도 부분적으로는 포함하는 복합막이 그 위에 형성된 임의의 기판일 수 있음에 유념해야 한다. 알류미늄층(3) 위에는, 에칭된 TiN막(4)(도 1a)을 포함하는 복합막이 다음의 조건들하에서 Ti표적(target)을 사용하여 DC마그네트론스퍼터링(magnetron sputtering)에 의해 형성되었다.
RF전력: 5KW
진공정도: 4mTorr
아르곤(Ar)의 흐름율: 20sccm
질소(N2)가스의 흐름율: 20 - 0 sccm
형성된 막의 두께: 30㎚
이 공정에서, 복합막은 질소가스의 점차로 감소하는 흐름율(flow rate)에 의해 형성되었고, 최종단계에서 질소가스는 도입되지 않았다. 즉, 도 1b에 보인 것처럼, 질소가스의 흐름율은, TiN막(4)이 막형성의 처음부터 두께 10㎚까지 형성되며, TiN부터 Ti까지의 전이지역(5)은 TiN막(4) 위에 10㎚의 부가적인 두께까지 형성되었고, Ti막(6)은 전이지역(5) 위에 나머지 10㎚의 두께로 형성되도록, 조절되었다. 복합막은 따라서 막형성 동안에 가스흐름율을 조절함으로써 하나의 공정에서 연속적으로 제작되어진다. 그러므로, 복합막의 제조공정은 복잡하지 않게 된다.
그 다음에, 양화형의 화학증폭된 포토레지스트막이 에칭되어야 할 복합막 위에 인가되어 전술한 것처럼 형성되었고, 그 위에 KrF엑시머레이저(248㎚)의 노출광을 선택적으로 방출함으로써 패턴노출이 행해졌다. 그런 이후에, 열처리 및 현상공정이 포토레지스트의 노출된 부분들을 제거하도록 이 기술에서 잘 알려진 것으로 행해졌다. 포토레지스트의 적용은 예를 들면, 복합막이 형성된 시기로부터 4 또는 5일 반도체기판을 방치하거나 저장한 이후에, 행해져야 함에 유념해야 한다.
전술한 것처럼 형성된 레지스트패턴들(7)의 단면 모양이 현미경에 의해 관측되었을 때, 개구의 바닥부분의 폭이 그 꼭대기부분의 폭보다 좁게되는 치마끌림현상은 거의 관측되지 않았고, 만족스러운 패턴들이 도 1c에 보인 것처럼 형성되었다.
그런 이후에, 전술한 것처럼 형성된 레지스트패턴들은 제거되었고, 레지스트의 적용, 그것의 노출 및 현상이 다시 행해졌다. 그러나, 치마끌림현상은 발생하지 않았다. 게다가, 이러한 재구성이 여러 번 반복되었으나, 만족스러운 레지스트패턴들은 비슷하게 형성되었다.
이러한 초단면프로파일을 갖는 레지스트패턴들을 복합막(TiN막(4), 전이지역(5) 및 Ti막(6)) 및 알루미늄막(3)의 에칭을 수행하는데 사용함에 의해, 배선패턴들 또는 전극패턴들을 기설정된 위치들 및 기설정된 사이즈들로 정확히 형성하는 것이 가능하다.
위의 설명에서, TiN부터 TI의 전이지역이 TiN막 및 Ti막 사이에 형성된 구성이 설명되었다. 그러나, 이러한 전이지역 또는 영역이 형성되는 것이 아니라 TiN막이 Ti막 속으로 직접 자리이동(shift)하는 구성을 이용함에 의해 동일한 효과를 얻는 것이 가능하다. 예를 들면, TiN막을 두께 20㎚만큼 형성한 이후에, 질소가스의 공급이 중단되었고 챔버는 한 번 비워졌다. 그런 이후에, Ti막이 10㎚의 두께만큼 TiN막 위에 형성되었고, 비슷한 효과가 얻어졌다.
이 공정에서, 인가된 RF전력을 챔버속으로의 질소가스 공급의 중단 이전에 감소시키고 비움(evacuation) 이후에 기설정된 전력으로 복원하여, TiN막으로부터 Ti막으로의 막형성의 자리이동이 그것들간에 전이지역을 형성함 없이 행해지게 하는 것이 가능하다. 또한, 이 경우에, 전술한 비움 없이, 챔버에 남아있는 질소가스의 소비 이후에서조차 연속적으로 막형성을 수행하는 것이 가능하다. 이 공정의 결과로, TiN으로부터 Ti까지의 전이지역이 약간 형성되었으나, 비슷한 효과가 이 경우에서도 얻어진다.
위의 예에서 언급한 것처럼, 복합막이 반사방지막으로서 알루미늄도체 상에 형성되는 경우, 이 복합막의 두께는 거의 25 내지 50㎚이다. 예를 들면, 복합막이 50㎚의 두께만큼 형성되는 경우, 도 2에 보인 것처럼, TiN막(4)이 TiN막형성의 처음부터 거의 20-30㎚의 두께까지 형성되었고, 그런 이후에 질소원자들의 조성비는 연속적으로 감소되었다. 결국, 그 상부표면 근처(도면에서 거의 5㎚)에 질소원자들을 포함하지 않는 Ti막(6)을 형성하는 것이 가능하게 되었다.
TiN - Ti 전이지역이 형성되지 않는 경우, 예를 들면, TiN막이 형성된 이후에 Ti막을 아르곤환경에서 형성하도록 질소가스의 공급이 중단되고 챔버가 한 번 비워진 경우, 거의 40㎚ 두께의 TiN막 및 거의 10㎚ 두께의 Ti막을 도 2의 점선에 의해 보인 것처럼 연속적으로 형성하는 것이 가능하다.
예 2
예 1에서, 복합막의 형성 이후에, 이 막의 표면은 전기로(electric furnace)에 의한 열처리법을 이용함으로써 열적으로 산화되었다. 이 경우에, 열처리는 대기중에서 5분 동안 500℃의 열처리온도로 행해졌다. 이것에 의해, 도 3에 보인 것처럼, TiN막(6)이 그 표면으로부터 5㎚의 두께까지 열적으로 산화되어 TiO2막(8)이 형성되었다. 이 기술에서 알려진 것처럼, Ti막은, 실내온도에서 막형성챔버로부터 스퍼터링 이후에 취해져 공기에 노출하기만 한 경우에, 수 나노미터의 두께까지 산화되고, 그 때문에 TiOx가 형성된다. 이렇게 형성된 TiOx는 화학양론적인 값 2 보다는 작은 산소조성을 가지며 쉽사리 얇은 층으로 갈라진다(delaminated). 그러나, TiO2막이 열산화에 의해 전술한 것처럼 형성되는 경우, 튼튼한(robust) 막이 형성되어지고, 이 막은 포토레지스트의 재구성에서 우수한 특성을 갖는다. 그런 이후에, 화학증폭된 포토레지스트 코팅, 노출 및 현상이 유사하게 수행되고, 만족스러운 레지스트패턴들이 예 1에서와 같이 형성된다. 또한, 포토레지스트의 재구성은 예 1에서처럼 여러 번 반복되었으나, 포토레지스트패턴들의 나빠짐은 거의 관측되지 않았다.
예 3
예 1과 비슷한 공정에서, 복합막형성의 최종단계에, 복합막은 질소가스의 도입없이, 산소가스를 챔버속으로 도입하는 동안 형성되었다. 그 결과로서, TiO막(8)이, 도 4에 보인 것처럼, TiN막(4) 및 전이지역(5) 위에 10㎚의 두께만큼 형성되었다. 이 경우, 그 막(8)은 산소를 20sccm의 흐름율로 도입함으로써 형성되었다. 그런 이후에, 화학증폭된 포토레지스트 코팅, 노출 및 현상이 유사하게 수행되었고, 만족스러운 레지스트패턴들이 예 1에서 처럼 형성되었다. 또한 포토레지스트의 재구성은 예 1에서처럼 여러 번 반복되었으나, 포토레지스트패턴들의 나빠짐은 거의 관측되지 않았다.
예 4
도 5를 참조하여, LOCOS분리를 위해 사용된 산화물막을 형성하기 위하여, 베이스기판의 한 예가 되는 실리콘기판 위에 에칭된 SiN막을 포함하는 복합막을 형성하는 예를 설명한다. 이 예에서, 복합막은 플라즈마CVD법을 사용함에 의해 형성되었다. 이것에 대한 조건들은 다음과 같다.
마이크로파전력: 1KW
진공정도: 5Torr
기판의 온도: 400℃
시레인(SiH4)가스의 흐름율: 350sccm
암모니아(NH3)가스의 흐름율: 150sccm
질소(N2)가스의 흐름율: 5000sccm
형성된 막두께: 200㎚
복합막을 형성하는 경우, 질소원들인 암모니아가스 및 질소가스의 도입량은 점차로 감소되었고, 최종단계에서, 질소원들은 도입되지 않았다. 그 결과로서, 160㎚두께의 SiN막(9), 30㎚두께의 SiN 내지 Si 전이지역(10), 및 10㎚두께의 Si막(11)이 형성되었다. 또한 기설정된 두께까지 SiN막을 형성한 이후에 질소원의 도입을 중단하며, 그런 이후에 챔버를 비우고 시레인가스를 챔버속으로 도입하여, Si막(10㎚)이 SiN막(190㎚) 이후에 형성되도록 하는 것이 가능하다. 그런 이후에, 화학증폭된 포토레지스트 코팅, 노출 및 현상이 유사하게 수행되었고, 만족스러운 레지스트패턴들이 도 1에서처럼 형성되었다. 또한, 포토레지스트의 재구성은 도 1에서처럼 여러 번 반복되었으나, 포토레지스트패턴들의 나빠짐은 거의 관측되지 않았다.
이러한 초단면프로파일을 갖는 레지스트패턴들을 사용하여 복합막(SiN막(9), 전이지역(10) 및 Si막(11))의 에칭을 수행함으로써, 기설정된 위치들에서 및 기설정된 사이즈들로 복합막에 패턴을 정확히 새기는 것이 가능하다. 에싱 등을 이용하여 포토레지스트패턴들을 제거한 이후에, 실리콘기판(1)은 복합막패턴들을 마스크로서 사용함으로써 선택적으로 산화되고, 그것에 의해 LOCOS분리를 위한 산화물막이 실리콘 기판(10) 위의 기설정된 위치들에서 그리고 기설정된 사이즈로 정확하게 형성되어진다.
SiN막이 LOCOS분리를 위해 사용된 산화물막을 만들기 위하여 형성되는 경우, 이 막은 통상 100 내지 300㎚의 두께만큼 형성된다.
예 5
이 예는 도 6을 참조하여 설명될 것이다. 복합막이 예 4와 유사한 방식으로 형성되었을 때, 시레인가스(SiH4)의 흐름율은 200sccm으로 변경되었다. 또한, 암모니아가스 및 질소가스에 더하여, 이질소산화물가스(N2O)가 100sccm의 흐름율로 사용되어, 실리콘옥시질화물막을 형성하였다. 예 4에서처럼, 막을 형성할 때, 질소원들로 사용되는 암모니아가스 및 질소가스의 도입량이 점차로 감소되었고, 최종단계에서 이러한 가스들은 도입되지 않았다. 그 결과로서, 도 6에 보인 것처럼, 160㎚두께의 SiON막(12), 30㎚두께의 SiON 내지 SiO2전이지역(13), 및 10㎚두께의 SiO2막(14)이 형성되었다. 또한 기설정된 두께까지 SiON막을 형성한 이후에 암모니아가스 및 질소가스의 도입을 중단하며, 그런 이후에 챔버를 비우고 시레인가스를 그 챔버속으로 도입하여, SiO2막(10㎚)이 SiON막(190㎚) 이후에 형성되도록 하는 것이 가능하다. 그런 이후에, 화학증폭된 포토레지스트 코팅, 노출 및 현상이 유사하게 수행되었고, 만족스러운 레지스트패턴들이 도 1에서처럼 형성되었다. 또한, 포토레지스트의 재구성은 도 1에서처럼 여러 번 반복되었으나, 포토레지스트의 나빠짐은 거의 관측되지 않았다.
상술한 예들에서, 복합막의 형성은 예를 들면, 마그네트론스퍼터링법 및 플라즈마CVD법을 사용함으로써 수행되었다. 그러나, 본 발명은 이러한 방법들의 사용에 한정되는 것이 아니라, 막형성은 질소원의 도입이 예를 들면, 열적 CVD법, 진공증착(vacuum evaporation), MBE법 등의 다른 알려진 방법들을 사용함으로써 행해질 수 있다.
또한, 위의 설명에서, 양화형 포토레지스트를 사용하는 예들이 설명되었다. 그러나, 본 발명은 또한 음화형 포토레지스트가 사용되는 경우에도 유익한 효과를 달성할 수 있다.
상술한 바와같이, 본 발명에 따르면, 패턴들이, 에칭되며 질소원자들을 포함한 복합막 위에 형성된 화학증폭된 포토레지스트를 사용함으로써 형성되는 경우, 재료처리량의 나빠짐을 피할수 있고, 레지스트노출 때문에 발생된 프로톤산의 비활성화 현상이 복합막의 형성으로부터 레지스트처리 까지의 저장시간이 길어지는 경우 또는 재구성이 요구되는 경우에서 조차도, 억제되어진다.
앞서의 상술에서, 이 발명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 이 기술의 통상의 기술을 가진 자는 다양한 변형들 및 변경들이 아래의 청구범위에서 언급된 본 발명의 범주를 벗어남 없이 만들어질 수 있음을 잘 이해할 것이다. 예를 들면, 전술한 복합막은 질소의 조성비가 복합막의 바닥으로부터 꼭대기표면까지 점차적으로 증가하는 전이지역에 의해서만 구성되어질 수 있다. 따라서, 명세서 및 도면들은 한정한다는 의미보다는 실례를 든다는 의미로 고려되어야하고, 모든 이러한 변형들은 본 발명의 범주 내에 포함되어지도록 의도되었다. 그러므로, 이 발명은 첨부된 청구범위의 범주 내에 드리워진 변화들 및 변형들의 모두를 에워싸도록 의도되었다.

Claims (17)

  1. 반도체기기를 제조하는 방법에 있어서,
    베이스기판을 제공하는 단계;
    에칭되며 질소원자들을 포함하는 복합막을 상기 베이스기판 위에 형성하고, 여기서, 복합막의 상부표면 근처의 질소원자들의 조성비가 상기 복합막의 다른 부분에서의 질소원자들의 조성비보다 실질적으로 작은, 단계;
    화학증폭된 포토레지스트막을 상기 복합막 위에 형성하는 단계;
    상기 화학증폭된 포토레지스트막을 기설정된 패턴들에 따라 선택적으로 노출하는 단계;
    노출된 상기 화학증폭된 포토레지스트막을 현상하고 패턴새기는 단계; 및
    적어도 상기 복합막을, 패턴새겨진 상기 화학증폭된 포토레지스트막을 마스크로서 사용하여 에칭하는 단계를 포함하는 반도체기기제조방법.
  2. 제 1항에 있어서, 상기 복합막은 하나의 공정에서 연속적으로 형성되는 반도체기기제조방법.
  3. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은 질소원자들이 상기 복합막을 형성하는 최종단계에 상기 복합막 속으로 도입되지 않는 조건에서 형성되는 반도체기기제조방법.
  4. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은, 질소원이 상기 복합막을 형성하는 최종단계에는 막형성환경에 존재하지 않는 조건에서 형성되는 반도체기기제조방법.
  5. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은 상기 복합막을 형성하는 처음부터 상기 복합막을 형성하는 최종단계까지, 질소원자들의 상기 복합막으로의 도입량을 점차로 감소시킴으로써 형성되는 반도체기기제조방법.
  6. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은 막형성환경에서 질소원의 량을, 상기 복합막을 형성하는 처음부터 상기 복합막을 형성하는 최종단계까지 점차로 감소시킴으로써 형성되는 반도체기기제조방법.
  7. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은 기설정된 량의 질소원자들을 상기 복합막 속으로 도입함으로써 그리고 상기 복합막을 형성하는 최종단계에 질소원자들의 상기 복합막 속으로의 도입을 중단함으로써 형성되는 반도체기기제조방법.
  8. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 상기 복합막은 기설정된 량의 질소원을 막형성환경 속으로 도입함으로써 그리고 상기 복합막을 형성하는 단계의 최종단계에 막형성환경 속으로의 질소원의 도입을 중단함으로써 형성되는 반도체기기제조방법.
  9. 제 1항에 있어서, 상기 베이스기판은 금속재료의 막지역(film region)을 포함하고, 상기 복합막은 금속재료의 상기 막지역 위에 형성되어진, 반도체기기제조방법.
  10. 제 1항에 있어서, 상기 복합막은 티탄질화물막지역을 포함하는 반도체기기제조방법.
  11. 제 10항에 있어서, 상기 복합막의 상부표면 근처의 지역은 질소원자들을 실질적으로 구비하지 않는 티탄막지역을 포함하는 반도체기기제조방법.
  12. 제 1항에 있어서, 상기 복합막은 실리콘질화물막지역을 포함하는 반도체기기제조방법.
  13. 제 12항에 있어서, 상기 복합막의 상부표면 근처의 지역은 질소원자들을 실질적으로 구비하지 않는 실리콘막지역을 포함하는 반도체기기제조방법.
  14. 제 1항에 있어서, 상기 복합막은 실리콘옥시질화물막지역을 포함하는 반도체기기제조방법.
  15. 제 14항에 있어서, 상기 복합막의 상부표면 근처의 지역은 질소원자들을 실질적으로 구비하지 않는 실리콘막지역을 포함하는 반도체기기제조방법.
  16. 제 1항에 있어서, 상기 복합막을 형성한 이후에 산화환경에서 상기 복합막을 열처리하는 단계를 더 포함하고, 상기 화학증폭된 포토레지스트막은 상기 열처리단계에 의해 열처리된 상기 복합막 위에 형성되어진, 반도체기기제조방법.
  17. 제 1항에 있어서, 복합막을 형성하는 상기 단계에서, 산소원은 상기 복합막을 형성하는 최종단계에 막형성환경 속으로 도입되는 반도체기기제조방법.
KR1019990014999A 1998-05-01 1999-04-27 반도체기기 제조방법 KR100326954B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP12232198A JP3185871B2 (ja) 1998-05-01 1998-05-01 半導体装置の製造方法
JP10-122321 1998-05-01

Publications (2)

Publication Number Publication Date
KR19990087968A true KR19990087968A (ko) 1999-12-27
KR100326954B1 KR100326954B1 (ko) 2002-03-13

Family

ID=14833080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990014999A KR100326954B1 (ko) 1998-05-01 1999-04-27 반도체기기 제조방법

Country Status (6)

Country Link
US (1) US6248669B1 (ko)
JP (1) JP3185871B2 (ko)
KR (1) KR100326954B1 (ko)
CN (1) CN1134826C (ko)
DE (1) DE19919958A1 (ko)
TW (1) TW423047B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3354901B2 (ja) 1999-06-21 2002-12-09 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置および半導体装置の製造方法
US6949448B2 (en) * 2003-04-01 2005-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Local oxidation of silicon (LOCOS) method employing graded oxidation mask
CN104241088B (zh) * 2013-06-09 2017-07-14 中芯国际集成电路制造(上海)有限公司 条形结构的形成方法
JP6909762B2 (ja) * 2018-07-23 2021-07-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010644A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置の製造方法
JPH0883786A (ja) 1994-09-12 1996-03-26 Fujitsu Ltd 半導体装置の製造方法
JPH08162460A (ja) 1994-12-09 1996-06-21 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP3422580B2 (ja) 1994-12-16 2003-06-30 三菱電機株式会社 半導体装置の製造方法
JP3796796B2 (ja) 1996-02-01 2006-07-12 ソニー株式会社 化学増幅レジストパターンの形成方法および装置
JPH09260246A (ja) 1996-03-21 1997-10-03 Sony Corp パターン形成方法および成膜装置
JPH09258454A (ja) 1996-03-22 1997-10-03 Sony Corp レジストパターンの形成方法
JPH1131650A (ja) 1997-07-14 1999-02-02 Kokusai Electric Co Ltd 反射防止膜、被処理基板、被処理基板の製造方法、微細パターンの製造方法、および半導体装置の製造方法
JPH1197442A (ja) 1997-09-24 1999-04-09 Sony Corp パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置

Also Published As

Publication number Publication date
CN1134826C (zh) 2004-01-14
US6248669B1 (en) 2001-06-19
JP3185871B2 (ja) 2001-07-11
TW423047B (en) 2001-02-21
CN1234602A (zh) 1999-11-10
DE19919958A1 (de) 1999-11-04
JPH11317395A (ja) 1999-11-16
KR100326954B1 (ko) 2002-03-13

Similar Documents

Publication Publication Date Title
KR100366910B1 (ko) 반도체장치의제조방법
TWI642101B (zh) Plasma etching method and plasma etching device
US5369061A (en) Method of producing semiconductor device using a hydrogen-enriched layer
JP3441011B2 (ja) アモルファスカーボンを用いた半導体装置製造方法
KR20020071843A (ko) 최소 선폭 손실 및 레지스트 손실을 감소시키기 위한실릴화 방법
JP3003657B2 (ja) 半導体装置の製造方法
JP2004031944A (ja) 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法
US6365320B1 (en) Process for forming anti-reflective film for semiconductor fabrication using extremely short wavelength deep ultraviolet photolithography
US6429525B2 (en) Interconnect structure having improved resist adhesion
KR20010074948A (ko) 반도체 공정에서의 반사방지 물질층 형성 및 이용법과트랜지스터 게이트 적층구조 형성법
JP2002543586A (ja) 反射防止コーティング及びそれに関連する方法
KR100326954B1 (ko) 반도체기기 제조방법
US6420095B1 (en) Manufacture of semiconductor device using A-C anti-reflection coating
US7566644B2 (en) Method for forming gate electrode of semiconductor device
JP3279016B2 (ja) ドライエッチング方法
JP2004031892A (ja) アモルファスカーボンを用いた半導体装置の製造方法
JP2000277494A (ja) 有機系反射防止膜のエッチング方法および半導体装置の製造方法
KR100532737B1 (ko) 반도체 제조 공정에서의 반사방지막 형성 방법
JP3901949B2 (ja) 半導体装置およびその製造方法
JP3289480B2 (ja) 半導体装置の製造方法
JP3319157B2 (ja) 半導体装置の製造方法
JP3435897B2 (ja) プラズマエッチング方法
KR100587598B1 (ko) 금속 배선 형성 방법
KR100663015B1 (ko) 금속배선 및 그 형성 방법
KR100315029B1 (ko) 반도체소자의트렌치형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee