KR19990086475A - 반도체 소자의 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 셀 영역과 주변회로 간의 단차를 감소시키는 방법에 관한 것이다.

2. 발명이 해결하고자 하는 기술적 과제

3 차원 구조의 전하저장 전극이 종방향으로 집적화가 이루어짐에 따라 소자의 셀과 주변회로 간에 단차가 발생되는데, 이로 인하여 후속 공정의 공정 마진(Process Margine)이 감소되어 발생되는 소자의 특성저하를 방지하고자 한다.

3. 발명의 해결 방법의 요지

반도체 소자를 형성하기 위한 여러 요소로 인해 셀 영역과 주변회로 영역간에 단차가 진 층간 절연막이 형성된 기판이 제공된다. 단차가 낮은 상기 주변회로 영역에만 식각 장벽층을 형성한다. 메탈 콘택 마스크층을 이용한 주 식각 공정으로 상기 주변회로 영역의 상기 식각 장벽층 및 상기 층간 절연막의 일부분을 식각하여 콘택홀을 형성한다. 상기 메탈 콘택 마스크층을 제거한 후, 상기 식각 장벽층을 식각 마스크로 한 과도 식각 공정을 통해 상기 콘택홀 형성이 완료됨과 동시에 상기 셀 영역의 층간 절연막이 일정 깊이 식각되어 상기 주변회로 영역과 단차가 완화된다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 셀 영역과 주변회로 간의 단차를 감소시키는 방법에 관한 것이다.

일반적으로 반도체 소자가 고집적화 되어감에 따라 캐패시터가 차지하는 면적은 점차 줄어들고 있는 실정이다. 그럼에도 불구하고 소자를 구동시키기 위해서는 최소한의 정전용량을 필요로 하고 있다. 이에 따라 일정량의 이상의 정전용량 확보 측면에서 캐패시터의 전하저장 전극을 3 차원 구조로 형성하여 유효 표면적을 증대시키고 있다. 이와 같은 3 차원 구조의 전하저장 전극은 실린더 구조, 핀 구조 및 스택 구조 등이 있다. 일예로, 실린더(cylinder)형 전하저장 전극의 경우에는 이러한 문제점을 해결하기 위하여 실린더의 높이를 증가시키는 방법이 있으나, 이는 소자의 셀과 주변회로 간의 단차 증가를 유발시켜 후속 공정인 금속배선 공정에 어려움이 있으므로 높이를 증가시키는데 한계가 있다.

상기한 바와 같이, 3 차원 구조의 전하저장 전극은 소자의 셀과 주변회로 간에 단차가 발생되는데, 이는 3 차원 구조의 전하저장 전극이 종방향으로 집적화가 이루어지기 때문이며, 이로 인하여 후속 공정의 공정 마진(Process Margine)을 감소시켜 소자의 특성저하를 유발하게 되었다.

본 발명은 주 식각 공정시에 형성된 식각 장벽층을 과도 식각 공정시에 식각 마스크로 이용하여 셀 영역의 층간 절연막을 적정 수준으로 제거할 수 있다. 따라서, 본 발명은 셀 영역과 주변회로 영역과의 단차를 감소시켜 소자의 특성을 증대시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 반도체 소자를 형성하기 위한 여러 요소로 인해 셀 영역과 주변회로 영역간에 단차가 진 층간 절연막이 형성된 기판이 제공되는 단계; 단차가 낮은 상기 주변회로 영역에만 식각 장벽층을 형성하는 단계; 메탈 콘택 마스크층을 이용한 주 식각 공정으로 상기 주변회로 영역의 상기 식각 장벽층 및 상기 층간 절연막의 일부분을 식각하여 콘택홀을 형성하는 단계; 및 상기 메탈 콘택 마스크층을 제거한 후, 상기 식각 장벽층을 식각 마스크로한 과도 식각 공정을 통해 상기 콘택홀 형성이 완료됨과 동시에 상기 셀 영역의 층간 절연막이 일정 깊이 식각되어 상기 주변회로 영역과 단차가 완화되는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도.

〈도면의 주요 부분에 대한 부호 설명〉

11 : 반도체 기판 12 : 층간 절연막

13A 및 13B : 식각 장벽층 14 : 셀 마스크층

15 : 메탈 콘택 마스크층 16 : 콘택홀

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.

도 1(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소로 인해 셀 및 주변회로 영역(C 및 P) 간에 단차가 진 층간 절연막(12)이 형성된 기판(11)이 제공된다. 상기 층간 절연막(12)이 형성된 반도체 기판(11)상에 식각 장벽층(13A)을 형성한 후, 셀 영역(C)의 층간 절연막(12)을 노출시키기 위해 주변회로 영역(P)의 식각 장벽층(13A)상에 포토레지스터를 이용한 셀 마스크층(14)을 형성하고, 식각 공정을 실시한다.

상기에서, 층간 절연막(12)은 일반적으로 BPSG와 같은 산화물이 사용되어 7000 내지 10000Å 정도의 두께로 증착된다. 식각 장벽층(13A)은 질화물이 사용되며, 1000 내지 3000Å 정도의 두께로 증착된다. 또한, 상기 식각 공정시 불산(HF)을 이용하여 셀 영역(C)의 식각 장벽층(13A)을 제거한다.

도 1(b)를 참조하면, 단차가 낮은 상기 주변회로 영역(P)에만 식각 장벽층(13A)을 형성한 후 셀 마스크층(14)을 제거한다. 주변회로 영역(P)의 층간 절연막(12) 내의 선택된 부분에 콘택홀을 형성시키기 위해, 포토레지스트로 메탈 콘택 마스크층(15)을 형성한다.

도 1(c)를 참조하면, 상기 메탈 콘택 마스크층(15)을 이용한 주 식각 공정으로 주변회로 영역(P)의 식각 장벽층(13A) 및 층간 절연막(12)의 일부분을 식각하여 콘택홀(16)을 형성한다.

도 1(d)를 참조하면, 상기 메탈 콘택 마스크층(15)을 제거한 후, 상기 식각 장벽층(13B)을 식각 마스크로 이용한 과도 식각 공정을 통해 상기 주변회로 영역(P)에 콘택홀(16) 형성을 완료하고, 동시에 셀 영역(C)의 층간 절연막(12)이 일정 깊이 식각되어 주변회로 영역(P)과 단차가 완화된다. 이후, 주변회로 영역(P)에서 식각 마스크로 이용된 식각 장벽층(13B)을 제거한다.

상기에서, 주 식각 공정은 C₂F₆가스 분위기하에서 5 내지 15mT의 압력, 2500 내지 3000W 소오스 전력(Source Power), 1000 내지 2000W 바이어스 전력(Bias Power)으로 실시되며, 이로 인하여 기판(11)이 노출되는 시점까지 또는 최고 30%까지 과도 식각(Over Etch)된다.

식각 마스크로 이용된 식각 장벽층(13B)은 하부의 층간 절연막(12)을 식각으로부터 보호한다. 과도 식각 공정은 20 내지 70%의 과도 식각을 실시하는데, 이때, 상기 식각 공정에서 식각 장벽층(13B)과 층간 절연막(12)과의 선택비는 1 : 3 정도이며, C₂F₆에 O₂가스를 첨가하여 과도 식각시 콘택홀(16)내의 폴리머(polymer)를 제거하여 콘택홀 형성 방해 작용을 방지한다. 또한, 상기 식각 공정은 포토레지스터 패턴을 사용하지 않으므로 포토레지스터 로스(loss) 문제가 발생되지 않는다.

한편, 상기 식각 장벽층(13B)의 제거 공정을 생략(skip)할 수 있다.

상술한 바와 같이, 본 발명은 주 식각 공정시에 형성된 식각 장벽층을 과도 식각 공정시에 식각 마스크로 이용하여 셀 영역의 층간 절연막을 적정 수준으로 제거할 수 있다. 따라서, 셀 영역과 주변회로 영역과의 단차 감소로 인하여 후속 공정 진행시 공정의 여유를 확보할 수 있고, 콘택 형성 능력의 증가로 인한 소자의 특성을 증가시킬 수 있다.

Claims (5)

1. 반도체 소자를 형성하기 위한 여러 요소로 인해 셀 영역과 주변회로 영역간에 단차가 진 층간 절연막이 형성된 기판이 제공되는 단계;

   단차가 낮은 상기 주변회로 영역에만 식각 장벽층을 형성하는 단계;

   메탈 콘택 마스크층을 이용한 주 식각 공정으로 상기 주변회로 영역의 상기 식각 장벽층 및 상기 층간 절연막의 일부분을 식각하여 콘택홀을 형성하는 단계; 및

   상기 메탈 콘택 마스크층을 제거한 후, 상기 식각 장벽층을 식각 마스크로한 과도 식각 공정을 통해 상기 콘택홀 형성이 완료됨과 동시에 상기 셀 영역의 층간 절연막이 일정 깊이 식각되어 상기 주변회로 영역과 단차가 완화되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 층간 절연막은 BPSG와 같은 산화물로 형성되고, 상기 식각 장벽층은 질화물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 층간 절연막은 7000 내지 10000Å의 두께로 형성되고, 상기 식각 장벽층은 1000 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 주 식각 공정은 C₂F₆가스 분위기하에서 5 내지 15mTorr의 압력, 2500 내지 3000W의 소오스 전력 및 1000 내지 2000W의 바이어스 전력의 조건으로 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 과도 식각 공정은 C₂F₆가스에 O₂가스가 첨가된 식각제를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.