KR19990080850A - 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000003860 storage Methods 0.000 title claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 41
- 239000010703 silicon Substances 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 42
- 230000008569 process Effects 0.000 claims abstract description 36
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 31
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 18
- -1 carbon halide Chemical class 0.000 claims abstract description 15
- 239000007789 gas Substances 0.000 claims description 81
- 238000000137 annealing Methods 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 45
- 238000001312 dry etching Methods 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010409 thin film Substances 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000000635 electron micrograph Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004626 scanning electron microscopy Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009036 growth inhibition Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정 중 캐패시터의 전하저장전극 형성 공정에 관한 것이며, 더 자세히는 선택적 반구형 실리콘 그레인(Hemispherical Silicon Grain; HSG) 박막을 적용한 전하저장전극 형성 공정에 관한 것이다. 본 발명은 선택적 HSG 형성시 원하는 크기의 그레인 크기를 얻어 충분한 캐패시터 유효 표면적을 확보할 수 있는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은 선택적 반구형 실리콘 그레인 전하저장전극 형성 공정시 전하저장전극을 정의하기 위한 비정질실리콘막의 건식 식각 공정에서 사용되는 탄소 할로겐화물계 가스를 제한하여 건식 식각 공정후 HSG의 성장을 방해하는 탄소 성분이 잔류되지 않도록 한다. 즉, 본 발명은 전하저장전극을 정의하기 위한 비정질실리콘막의 건식 식각 공정시 일반적인 탄소 할로겐화물계 가스를 사용하여 일부분을 식각한 다음, 최종적으로 SF6가스, Cl2+O2가스, HBr 가스 등 탄소 성분을 포함하지 않는 실리콘 식각 가스를 사용하여 비정질실리콘막의 나머지 부분을 식각하거나, 비정질실리콘막의 선택 식각시 SF6가스, Cl2+O2가스, HBr 가스 등 탄소 성분을 포함하지 않는 식각 가스만을 사용하는 기술이다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정 중 캐패시터의 전하저장전극 형성 공정에 관한 것이며, 더 자세히는 선택적 반구형 실리콘 그레인(Hemispherical Silicon Grain; HSG) 박막을 적용한 전하저장전극 형성 공정에 관한 것이다.
일반적으로, DRAM을 비롯한 반도체 장치의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 장치의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.
이와 같은 과제를 해결하고자 다양한 3차원 구조의 전하저장전극이 제시되어 전하저장전극의 표면적을 확보하고자 하였으나, 전하저장전극 형성을 위한 공정의 난이도가 높고, 공정 완료후 큰 단차를 유발하여 후속 공정을 어렵게 만드는 문제점이 있었다. 그리고, 다른 해결 방안으로서 Ta2O5, (Ba1-xSrx)TiO3(BST라 함) 등의 고유전 물질을 사용하여 캐패시턴스를 확보하고자 하였으나, 실제 소자에 적용하기에는 아직 해결해야 할 공정 상의 미비점이 있어 양산이 어려운 문제점이 있었다.
근래에는 반구형 실리콘 그레인 박막을 전하저장전극에 적용한 기술이 제시되고 있다. 이 기술은 미세구조 특성을 이용하여 박막의 표면을 요철화시킴으로서 박막의 표면적을 두 배 이상 증가시킬 수 있어 256 메가급 이상의 고집적 반도체 장치에 적용할 수 있다. 종래의 반구형 실리콘 그레인 전하저장전극 형성 공정은 전하저장전극 콘택홀이 형성된 웨이퍼 전체구조 상부에 반구형 실리콘 그레인을 성장시키고, 도핑(doping) 공정, 디글래이즈(deglaze) 공정 및 에치백(etch back) 공정을 실시하는 바, 공정수가 증가, 파티클(particle) 발생 등의 문제점으로 인해 양산성이 떨어지는 문제점이 있었다.
최근, 이러한 반구형 실리콘 그레인 전하저장전극 기술의 문제점을 해결하기 위하여 전하저장전극 형성 영역에서만 HSG가 성장되는 선택적 HSG 공정을 적용하는 기술이 제시되고 있다. 이 기술은 전하저장전극을 정의하는 패터닝 과정에서 필수적으로 건식 식각 공정을 수반하게 되는데, 이러한 건식 식각 공정에서 사용되는 가스의 종류에 따라 후속 선택적 HSG 공정의 선택성 및 그레인 크기를 결정하는 중요한 변수로 작용하는 것이 확인되었다. 특히 탄소 할로겐화물(carbon halide)계 가스(예를 들어, C2F6, CF4, CHF3, CCl4등)를 사용하는 경우, HSG 형성이 이루어지지 않거나, 형성되더라도 HSG의 그레인 크기가 매우 작아 전하저장전극 표면적 확장 효과를 얻을 수 없는 문제점이 발생하고 있다. 이는 전하저장전극을 패터닝하는데 사용되는 건식 식각 가스인 탄소 할로겐화물계 가스 속에 함유된 탄소(C) 성분이 식각 공정 후 HSG가 선택적으로 형성될 비정질 실리콘 표면 및 층간절연막에 잔류하여 HSG 형성에 필요한 시드(seed) 형성을 방해하거나, 시드 형성후 실리콘 원자의 표면 이동을 방해하는 요소로 작용하기 때문이다.
첨부된 도면 도 6a 및 도 6b는 전술한 종래기술에 따라 형성된 단순 스택 구조의 선택적 반구형 실리콘 그레인 전하저장전극의 전자 현미경(Scanning Electron Microscope; SEM) 사진을 도시한 것으로, 도 6a는 전하저장전극의 상면, 도 6b는 그 측면의 HSG 성장 상태를 확인할 수 있다. 도 6b에 도시된 바와 같이 전하저장전극의 측면은 식각시 탄소 성분의 영향을 덜 받아 어느 정도의 HSG의 그레인 크기를 나타내고 있지만, 도 6a에 도시된 바와 같이 전하저장전극의 상면은 건식 식각 가스인 탄소 할로겐화물계 가스 속에 함유된 탄소(C) 성분의 영향에 의해 HSG의 그레인이 제대로 성장되지 못함을 알 수 있다.
본 발명은 선택적 HSG 형성시 원하는 크기의 그레인 크기를 얻어 충분한 캐패시터 유효 표면적을 확보할 수 있는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전하저장전극 형성 공정도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따라 형성된 단순 스택 구조의 선택적 반구형 실리콘 그레인 전하저장전극의 전자 현미경(SEM) 사진도.
도 3a 및 도 3b는 본 발명의 일 실시예에 따라 형성된 실린더 구조의 선택적 반구형 실리콘 그레인 전하저장전극의 전자 현미경 사진도.
도 4a 내지 도 4e는 싱글형(single type) 장비 내에서 비정질실리콘막 표면 부분에 성장된 HSG의 전자 현미경 사진도.
도 5a 내지 도 5e는 배치형(batch type) 장비 내에서 비정질실리콘막 표면 부분에 성장된 HSG의 전자 현미경 사진도.
도 6a 및 도 6b는 종래기술에 따라 형성된 단순 스택 구조의 선택적 반구형 실리콘 그레인 전하저장전극의 전자 현미경 사진도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 층간절연막
12 : 비정질실리콘막 13 : 포토레지스트
본 발명은 선택적 반구형 실리콘 그레인 전하저장전극 형성 공정시 전하저장전극을 정의하기 위한 비정질실리콘막의 건식 식각 공정에서 사용되는 탄소 할로겐화물계 가스를 제한하여 건식 식각 공정후 HSG의 성장을 방해하는 탄소 성분이 잔류되지 않도록 한다. 즉, 본 발명은 전하저장전극을 정의하기 위한 비정질실리콘막의 건식 식각 공정시 일반적인 탄소 할로겐화물계 가스를 사용하여 일부분을 식각한 다음, 최종적으로 SF6가스, Cl2+O2가스, HBr 가스 등 탄소 성분을 포함하지 않는 실리콘 식각 가스를 사용하여 비정질실리콘막의 나머지 부분을 식각하거나, 비정질실리콘막의 선택 식각시 SF6가스, Cl2+O2가스, HBr 가스 등 탄소 성분을 포함하지 않는 식각 가스만을 사용하는 기술이다.
전술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법은 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법에 있어서, 콘택홀이 형성된 웨이퍼 전체구조 상부에 비정질실리콘막을 형성하는 제1 단계; 탄소 할로겐화물계 가스를 주식각 가스로 사용하여 상기 비정질실리콘막의 일부를 선택 식각하는 제2 단계; 탄소 성분을 포함하지 않는 실리콘 식각 가스를 사용하여 상기 비정질실리콘막의 나머지 부분을 선택 식각하는 제3 단계; 및 상기 제3 단계 수행후, 상기 비정질실리콘막 표면 부분에 선택적으로 반구형 실리콘 그레인을 형성하는 제4 단계를 포함하여 이루어진다.
또한, 전술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법은 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법에 있어서, 콘택홀이 형성된 웨이퍼 전체구조 상부에 비정질실리콘막을 형성하는 제1 단계; 탄소 성분을 포함하지 않는 가스를 주식각 가스로 사용하여 상기 비정질실리콘막을 선택 식각하는 제2 단계; 및 상기 제2 단계 수행후, 상기 비정질실리콘막 표면 부분에 선택적으로 반구형 실리콘 그레인을 형성하는 제3 단계를 포함하여 이루어진다.
이하, 본 발명의 용이하고 바람직한 실시를 위하여 그 실시예를 소개한다.
첨부된 도면 도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전하저장전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 소정의 공정을 마친 실리콘 기판(10) 전체구조 상부에 층간절연막(11)을 증착한다. 여기서, 층간절연막(11)으로서 단층 또는 다층의 절연막이 이용될 수 있으며, BPSG(BoroPhospho Silicate Glass), BSG(Boro Silicate Glass), PSG(Phospho Silicate Glass) 등 불순물이 도핑된 산화막을 이용할 수 있으며, 열산화막, 고온 산화막(High Temperature Oxide; HTO)과 같은 증착 산화막 등 불순물이 도핑되지 않은 산화막을 이용할 수 있다. 즉, 본 발명의 실시에 층간절연막(11)의 종류는 큰 영향을 미치지 않는다.
다음으로, 도 1b에 도시된 바와 같이 층간절연막(11)을 선택 식각하여 전하저장전극 콘택홀을 형성한다.
계속하여, 도 1c에 도시된 바와 같이 콘택홀이 형성된 전체구조 상부에 불순물이 도핑된 비정질실리콘막(12)을 증착한다. 이때, 비정질실리콘막(12)은 SiH4가스, Si2H6가스 등의 실리콘(Si) 소오스로부터 얻을 수 있으며, 도핑 소오스로서는 PH3가스 등 인(P)이 포함된 가스가 사용될 수 있다. 물론 도핑되지 않은 비정질실리콘막을 증착한 후 이온주입 공정을 실시할 수도 있다.
이어서, 도 1d에 도시된 바와 같이 비정질실리콘막(12) 상부에 전하저장전극을 정의하기 위한 포토레지스트 패턴(13)을 형성한다.
다음으로, 도 1e에 도시된 바와 같이 포토레지스트 패턴(13)을 식각 마스크로 사용하여 비정질실리콘막(12)을 건식 식각한다. 이때, 건식 식각은 C2F6, CF4, CHF3, CCl4등의 탄소 할로겐화물계 가스를 사용하여 비정질실리콘막(12)의 일부를 식각한 다음, 비정질실리콘막(12)의 나머지 부분을 SF6가스 또는 Cl2+O2가스를 사용하여 식각하는 2 단계 건식 식각으로 수행한다. 여기서, 탄소 할로겐화물계 가스는 식각율(또는 식각 속도)(etch rate) 및 식각 바이어스(etch bias)가 우수한 특성을 가지며, SF6가스 또는 Cl2+O2가스는 후속 선택적 HSG 성장시 탄소(C) 성분에 의한 HSG 성장 억제 현상을 방지한다.
이후, SiH4가스 또는 Si2H6가스를 사용하여 패터닝된 비정질실리콘막(12) 표면 부분에 HSG 시드(seed)를 형성하고, 10-4Torr 이하의 고진공 상태에서 450℃ 이상의 온도에서 어닐링(annealing)을 실시함으로써 비정질실리콘막(12) 표면 부분의 실리콘 원자가 시드를 중심으로 표면 이동하도록 하여 HSG를 형성한다.
첨부된 도면 도 2a 및 도 2b는 본 발명의 일 실시예에 따라 형성된 단순 스택형 HSG 전하저장전극의 전자 현미경 사진을 도시한 것으로, 전술한 도 1e의 2 단계 식각 공정에서 SF6가스를 사용한 경우를 나타낸 것이다. 도 2a는 전하저장전극의 상면, 도 2b는 그 측면의 HSG 성장 상태를 나타내고 있는데, 도시된 바와 같이 전하저장전극 상면 및 측면 부분에서 모두 충분한 그레인 크기를 확보할 수 있다. 전술한 종래기술 도면 도 6a 및 도 6b와 비교할 때 본 발명의 뚜렷한 개선점을 확인할 수 있다.
첨부된 도면 도 3a 및 도 3b는 상술한 본 발명의 일 실시예에 따라 형성된 실린더 구조의 선택적 HSG 전하저장전극의 전자 현미경(Scanning Electron Microscope; SEM) 사진을 도시한 것이다. 여기서, 도 2a는 전술한 2 단계 식각 공정시 식각 가스로서 SF6가스를 사용한 경우의 단면을 도시한 것이며, 도 2b는 Cl2+O2가스를 사용한 경우를 도시한 것으로, 각각 선택적 HSG가 충분한 크기로 성장된 상태를 확인할 수 있다. 즉, 본 발명은 전하저장전극의 형상에 크게 영향받지 않는다.
첨부된 도면 도 4a 내지 도 4e는 싱글형(single type) 장비 내에서 비정질실리콘막 표면 부분에 성장된 HSG의 전자 현미경 사진을 도시한 것으로, 비정질실리콘막 패터닝시 사용된 각각의 식각 가스에 따른 전하저장전극 상면의 HSG 성장 상태를 나타내고 있다. 여기서, 도 4a는 C2F2가스만을 사용한 경우, 도 4b는 CHF3+CF4가스만을 사용한 경우, 도 4c는 CHF3+Ar 가스만을 사용한 경우를 나타낸 것이다. 즉, 종래 기술에 따라 비정질실리콘막을 패터닝한 경우를 나타낸 것으로, 각각 선택적 HSG의 그레인 크기가 미세하거나 거의 형성되지 않았음을 알 수 있다. 한편, 도 4d 및 도 4e는 각각 SF6가스 및 Cl2+O2가스를 사용한 경우를 도시한 것으로, 선택적 HSG의 그레인 크기가 충분히 크게 성장됨을 알 수 있다.
첨부된 도면 도 5a 내지 도 5e는 배치형(batch type) 장비 내에서 비정질실리콘막 표면 부분에 성장된 HSG의 전자 현미경(SEM) 사진을 도시한 것으로, 비정질실리콘막 패터닝시 사용된 각각의 식각 가스에 따른 전하저장전극 상면의 HSG 성장 상태를 나타내고 있다. 여기서, 도 5a는 C2F2가스만을 사용한 경우, 도 5b는 CHF3+CF4가스만을 사용한 경우, 도 5c는 CHF3+Ar 가스만을 사용한 경우를 나타낸 것이다. 즉, 종래 기술에 따라 비정질실리콘막을 패터닝한 경우를 나타낸 것으로, 각각 선택적 HSG의 그레인 크기가 미세하거나 거의 형성되지 않았음을 알 수 있다. 한편, 도 5d 및 도 5e는 각각 SF6가스 및 Cl2+O2가스를 사용한 경우를 도시한 것으로, 선택적 HSG의 그레인 크기가 충분히 크게 성장됨을 알 수 있다.
즉, 본 발명은 HSG 증착 장비의 종류에 크게 영향받지 않는다.
본 발명의 다른 실시예는 상술한 일 실시예에서 비정질실리콘막의 2 단계 선택 식각시 SF6가스 또는 Cl2+O2가스를 대신하여 HBr 가스를 사용하는 것이다. HBr 가스를 사용하는 경우에도 탄소 성분의 잔류를 방지할 수 있어 SF6가스 또는 Cl2+O2가스를 사용하는 경우와 거의 같은 결과를 기대할 수 있다. 또한 HBr 가스를 사용하면 우수한 식각 바이어스를 얻을 수 있는 장점이 있다.
본 발명의 또 다른 실시예는 상술한 일 실시예 및 다른 실시예에서와 같이 2 단계의 식각을 실시하지 않고, SF6가스, Cl2+O2가스, HBr 가스 등 탄소 성분을 포함하지 않는 식각 가스만을 사용하여 비정질실리콘막을 패터닝한 다음, 선택적 HSG를 성장시키는 것이다. 이 경우, 탄소 할로겐화물계 가스와 함께 2 단계로 식각하는 경우에 비해 식각 속도가 느리기 때문에 생산성이 다소 떨어지는 단점이 있으나, HSG의 그레인 크기 확보 측면에서는 더 유리하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 반구형 실리콘 그레인 전하저장전극 패터닝시 종래 사용되던 탄소 할로겐화물계 가스를 제한함으로써 탄소 성분의 잔류에 의한 선택적 HSG의 성장 억제를 방지할 수 있다. 또한, 이로 인하여 충분한 크기의 HSG의 그레인 크기를 확보할 수 있어 반도체 장치의 고집적화에 기여하는 효과가 있다.
Claims (8)
- 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법에 있어서,콘택홀이 형성된 웨이퍼 전체구조 상부에 비정질실리콘막을 형성하는 제1 단계;탄소 할로겐화물계 가스를 주식각 가스로 사용하여 상기 비정질실리콘막의 일부를 선택 식각하는 제2 단계;탄소 성분을 포함하지 않는 실리콘 식각 가스를 사용하여 상기 비정질실리콘막의 나머지 부분을 선택 식각하는 제3 단계; 및상기 제3 단계 수행후, 상기 비정질실리콘막 표면 부분에 선택적으로 반구형 실리콘 그레인을 형성하는 제4 단계를 포함하여 이루어진 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 탄소 성분을 포함하지 않는 실리콘 식각 가스가,SF6가스, Cl2+O2가스, HBr 가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 탄소 할로겐화물계 가스가,C2F6가스, CF4가스, CHF3가스, CCl4가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 이루어진 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 3 항에 있어서,상기 제2 단계에서 상기 탄소 할로겐화물계 가스와 함께 비활성 가스를 더 사용하는 것을 특징으로 하는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제4 단계가 10-4Torr를 넘지 않는 공정 압력 및 적어도 450℃의 온도에서 진행되는 어닐링을 포함하는 것을 특징으로 하는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법에 있어서,콘택홀이 형성된 웨이퍼 전체구조 상부에 비정질실리콘막을 형성하는 제1 단계;탄소 성분을 포함하지 않는 가스를 주식각 가스로 사용하여 상기 비정질실리콘막을 선택 식각하는 제2 단계; 및상기 제2 단계 수행후, 상기 비정질실리콘막 표면 부분에 선택적으로 반구형 실리콘 그레인을 형성하는 제3 단계를 포함하여 이루어진 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 6 항에 있어서, 상기 탄소 성분을 포함하지 않는 실리콘 식각 가스가,SF6가스, Cl2+O2가스, HBr 가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제4 단계가 10-4Torr를 넘지 않는 공정 압력 및 적어도 450℃의 온도에서 진행되는 어닐링을 포함하는 것을 특징으로 하는 반도체 장치의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014388A KR100265329B1 (ko) | 1998-04-22 | 1998-04-22 | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 |
| TW088106261A TW462129B (en) | 1998-04-22 | 1999-04-20 | Method of forming a charge storage electrode having a selective hemispherical grains silicon film in a semiconductor device |
| US09/294,348 US6200877B1 (en) | 1998-04-22 | 1999-04-20 | Method of forming a charge storage electrode having a selective hemispherical grains silicon film in a semiconductor device |
| JP11114406A JP3057084B2 (ja) | 1998-04-22 | 1999-04-22 | 半導体装置の選択的半球形シリコングレ―ン電荷貯蔵電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014388A KR100265329B1 (ko) | 1998-04-22 | 1998-04-22 | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990080850A true KR19990080850A (ko) | 1999-11-15 |
| KR100265329B1 KR100265329B1 (ko) | 2000-09-15 |
Family
ID=19536582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014388A KR100265329B1 (ko) | 1998-04-22 | 1998-04-22 | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6200877B1 (ko) |
| JP (1) | JP3057084B2 (ko) |
| KR (1) | KR100265329B1 (ko) |
| TW (1) | TW462129B (ko) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680085A (en) * | 1986-04-14 | 1987-07-14 | Ovonic Imaging Systems, Inc. | Method of forming thin film semiconductor devices |
| JP2626913B2 (ja) * | 1988-07-29 | 1997-07-02 | 三菱電機株式会社 | シリコン表面の処理方法 |
| US5623243A (en) * | 1990-03-20 | 1997-04-22 | Nec Corporation | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| US5366917A (en) | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5445712A (en) * | 1992-03-25 | 1995-08-29 | Sony Corporation | Dry etching method |
| KR0131743B1 (ko) * | 1993-12-28 | 1998-04-15 | 김주용 | 디램셀의 저장전극 형성방법 |
| US5639689A (en) * | 1993-12-29 | 1997-06-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating storage electrode of semiconductor device |
| JP2817645B2 (ja) | 1995-01-25 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5665622A (en) | 1995-03-15 | 1997-09-09 | International Business Machines Corporation | Folded trench and rie/deposition process for high-value capacitors |
| US5547892A (en) * | 1995-04-27 | 1996-08-20 | Taiwan Semiconductor Manufacturing Company | Process for forming stacked contacts and metal contacts on static random access memory having thin film transistors |
| KR100194789B1 (ko) * | 1995-12-16 | 1999-06-15 | 김영환 | 반도체 소자의 폴리머 제거 방법 |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| US5702968A (en) | 1996-01-11 | 1997-12-30 | Vanguard International Semiconductor Corporation | Method for fabricating a honeycomb shaped capacitor |
| US5741741A (en) * | 1996-05-23 | 1998-04-21 | Vanguard International Semiconductor Corporation | Method for making planar metal interconnections and metal plugs on semiconductor substrates |
| US5618747A (en) | 1996-06-03 | 1997-04-08 | Industrial Technology Research Institute | Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains |
-
1998
- 1998-04-22 KR KR1019980014388A patent/KR100265329B1/ko not_active IP Right Cessation
-
1999
- 1999-04-20 US US09/294,348 patent/US6200877B1/en not_active Expired - Lifetime
- 1999-04-20 TW TW088106261A patent/TW462129B/zh not_active IP Right Cessation
- 1999-04-22 JP JP11114406A patent/JP3057084B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW462129B (en) | 2001-11-01 |
| KR100265329B1 (ko) | 2000-09-15 |
| US6200877B1 (en) | 2001-03-13 |
| JP3057084B2 (ja) | 2000-06-26 |
| JP2000012807A (ja) | 2000-01-14 |
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|
| FPAY | Annual fee payment | ||
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