KR19990072607A - 반도체장치의제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 38
- 238000001312 dry etching Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 22
- 239000002244 precipitate Substances 0.000 claims description 21
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 12
- 238000004380 ashing Methods 0.000 claims description 12
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- 239000006117 anti-reflective coating Substances 0.000 claims description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 5
- 229910001882 dioxygen Inorganic materials 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 4
- 239000002904 solvent Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 42
- 239000011229 interlayer Substances 0.000 abstract description 33
- 239000010408 film Substances 0.000 description 45
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 239000000376 reactant Substances 0.000 description 11
- 239000000126 substance Substances 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 9
- 239000000243 solution Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 5
- 150000001412 amines Chemical class 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 239000012670 alkaline solution Substances 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
반도체 장치의 제조 방법에 있어서, 제1 단계에서, 하층 배선이 제1 층간 절연막을 개재한 반도체 기판 상에 형성된다. 제2 단계에서는, 제2 층간 절연막이 하층 배선을 포함하는 반도체 기판 상에 형성된다. 제3 단계에서는, 하층 배선에 도달하도록 스루홀이 제2 층간 절연막상 내에 형성된다. 제4 단계에서는, 제3 단계가 종료된 후 스루홀의 바닥부까지 노출된 측면을 포함하는 하층 배선의 표면이 반도체 기판을 대기에 노출시키지 않고 에칭된다. 제5 단계에서는, 도전성 재료로 만들어진 플러그가 스루홀 내에 형성된다. 제6 단계에서는, 플러그에 접속될 상층 배선이 제2 층간 절연막 상에 형성된다.
Description
본 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
LSI(Large Scale Integrated circuits)의 고집적도, 고밀도, 및 고속 동작 및 LSI의 범용화로 인해, 다층 배선 형성은 논리 장치뿐만 아니라 대규모 메모리 소자에서도 없어서는 안될 기술이다. 다층 구조는 칩 사이즈의 증가를 방지하도록 실제적으로 배선 면적을 축소시키고, 배선 저항으로 인한 동작 속도의 지연을 억제하기 위해서 평균 배선 길이를 단축시킨다.
이러한 다층 배선 기술에서는, 배선층을 서로 확실하게 접속하는 것이 중요하다. 특히, 초 LSI에서 다수의 미세 스루홀(through hole)부에서의 접속 기술이 중요하다. 배선 재료로 알루미늄이 사용될 때, 산화막은 항상 알루미늄막의 표면 상에 존재한다. 그러므로, 하층 알루미늄 배선에 접속될 플러그를 스루홀 내에 형성할 때, 스루홀의 바닥면(bottom surface) 상에 노출된 알루미늄 배선 상의 자연 산화물은 제거되어야만 한다.
스루홀을 통해 알루미늄 다층 배선을 서로 접속할 때, 먼저, 도 3a에 도시된 바와 같이, 선정된 소자(도시되지 않음), 상기 소자 상에 위치될 배선층(도시되지 않음) 등이 반도체 기판(300) 상에 형성되고, 반도체 기판(300)의 표면을 덮도록 층간 절연막(301)이 형성된다. 다음에, 알루미늄으로 만들어진 하층 배선(302)이 층간 절연막(301) 상에 형성된다.
도 3b에 도시된 바와 같이, 층간 절연막(303)이 하층 배선(302)을 포함하는 층간 절연막(301) 상에 형성되고, 개구를 갖는 레지스트 패턴(304)이 하층 배선(302) 상에 형성된 층간 절연막(303) 상에 형성된다. 도 3c에 도시된 바와 같이, 레지스트 패턴(304)을 마스크로 사용함으로써, 층간 절연막(303)이 건식 에칭 장치에서 플루오르계 가스(fluorine-based)를 사용하는 건식 에칭에 의해 선택적으로 에칭되고, 그에 의해 스루홀(305)을 형성한다.
반도체 기판(300)이 건식 에칭 장치로부터 추출되고, 애싱 장치(ashing unit)에서 산소 가스를 사용하는 플라즈마에 노출되어, 도 3d에 도시된 바와 같이, 레지스트 패턴(304)을 제거한다. 계속해서, 기판(300)은 애싱 장치로부터 언로드되고(unloaded), 애싱 공정에 의해 제거되지 않은 잔재 레지스트는 아민계(amine-based) 용매 내에 기판(300)을 담그는 화학 용액 공정에 의해 제거된다. 다음에, 스루홀(305)의 바닥면까지 노출된 하층 배선(302) 상의 자연 산화물은 산을 이용한 세정 공정에 의해 제거된다.
도 3e에 도시된 바와 같이, 텅스텐이 선택적으로 피착되어 스루홀(305)을 채우는 플러그(306)를 형성한다. 다음에, 도 3f에 도시된 바와 같이, 플러그(306)에 접속될 상층 배선(307)이 플러그(306) 및 플러그(306) 주위의 층간 절연막(303) 상에 형성되어, 하층 및 상층 배선(302 및 307)이 플러그(306)를 통해 서로 접속되는 다층 배선 구조가 형성된다.
종래 방법에서는, 스루홀(305) 바닥면의 하층 배선(302) 상의 자연 산화물이 제거된다고 해도, 하층 및 상층 배선(302 및 307)이 어떤 경우에 전혀 전기적으로 접속되지 않는다. 이것은 하층 배선(302) 및 플러그(306) 간의 전도 결함으로 인해 스루홀(305)을 통한 접속에서 결함이 발생하기 때문이다.
본 발명의 목적은 배선층간에 접속 불량이 억제되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 상기 목적을 달성하기 위해서, 제1 절연막을 개재한 반도체 기판 상에 하층 배선을 형성하는 제1 단계, 상기 하층 배선을 포함하는 반도체 기판 상에 제2 절연막을 형성하는 제2 단계, 상기 하층 배선에 도달하도록 상기 제2 절연막 내에 스루홀을 형성하는 제3 단계, 상기 제3 단계가 종료된 후 상기 반도체 기판을 대기 중에 노출하지 않고 스루홀의 바닥부까지 노출된 측면을 포함하는 하층 배선의 표면을 에칭하는 제4 단계, 상기 스루홀 내에 도전성 재료로 만들어진 플러그를 형성하는 제5 단계, 및 상기 제2 절연막 상에 상기 플러그에 접속될 상층 배선을 형성하는 제6 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1a 내지 1g는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 2a 내지 2g는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 3a 내지 3f는 종래의 반도체 장치의 제조 방법을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 층간 절연막
102 : 하층 배선
103 : 층간 절연막
104 : 레지스트 패턴
104a : 레지스트 경화층
105 : 스루홀(through hole)
105a : 에칭 반응 침전물
106 : 플러그
107 : 상층 배선
본 발명은 첨부한 도면을 참조하여 상세히 기술될 것이다.
본 발명의 개요가 먼저 기술될 것이다. 층간막 내에 형성된 스루홀을 통해 배선층을 서로 접속할 때, 상층 및 하층 배선은 상술한 바와 같이, 스루홀 내에 형성된 플러그를 통해 서로 접속되어야만 한다.
종래 방법에서, 스루홀을 형성하기 위해 사용되는 레지스트 패턴은 산소 가스 플라즈마에 의해 애싱되고, 애싱한 잔재를 제거하기 위해서 화학 용액 공정이 수행된다. 레지스트는 플라즈마 애싱 공정만으로는 완벽하게 제거되지 않을 수 있다. 그러므로, 레지스트를 용해하는 아민계 알칼리 용액을 이용한 화학 용액 공정이 수행된다.
스루홀이 플루오르 함유 가스를 사용한 건식 에칭에 의해 형성될 때, 에칭 반응물이 때때로 스루홀 개구의 바닥면에 노출된 하층 배선(알루미늄 배선)의 표면상에 피착된다.
유기 물질로 만들어진 레지스트 패턴을 사용함으로써 절연막 내에 스루홀을 형성하는 건식 에칭에서, 레지스트 패턴 및 절연막의 에칭 선택비가 설정될 수 있도록 플루오르 함유 가스가 사용된다. 그러나, 이러한 건식 에칭에서 레지스트 패턴도 또한 조금이라도 동시에 에칭된다. 레지스트 패턴의 에칭으로 인해, 유기 물질이 플라즈마로 방전된다. 방전된 유기 물질과 플라즈마 내의 플루오르가 서로 반응하여 플루오르를 함유한 유기 물질로 구성된 침전물을 생성한다.
플루오르 함유 침전물이 대기 중에 노출되면서, 알루미늄 배선의 표면에 접착되고, 대기 중의 수분때문에 침전물 및 알루미늄이 서로 반응한다. 다음에, 알루미늄 배선의 반응부가 부식에 의해 열화되고, 새로운 반응물이 형성된다.
종래 방법에서는, 스루홀을 형성하기 위해 건식 에칭 후, 애싱이 수행되어 레지스트를 제거한다. 따라서, 공정 타겟으로서의 기판이 대기 중에 노출될 필요가 있다. 에칭 침전물은 수분을 함유한 대기와 접촉하고 상술한 반응물이 형성된다.
이 방법으로 형성된 반응물은 상술한 레지스트 잔재 제거를 목표로 하는 애싱 공정 또는 화학 용액 공정으로는 전혀 제거되지 않을 수 있다. 반응물이 절연체이기 때문에, 상술한 바와 같은 접속 불량이 일어난다는 것이 분명해진다.
본 발명에서, 스루홀을 형성하기 위한 건식 에칭을 수행할 때, 플루오르 함유 가스 플라즈마(제1 플라즈마)를 이용한 스루홀 형성 공정이 건식 에칭 장치의 진공 처리 용기 내에서 수행된 후, 침전물은 불활성 가스 플라즈마(제2 플라즈마)를 이용하여 연속적으로 제거된다.
이 공정이 보다 상세히 기술될 것이다.
제1 실시예
먼저, 도 1a에 도시된 바와 같이, 선정된 소자(도시되지 않음), 소자 상에 배치된 배선층(도시되지 않음) 등이 반도체 기판(100) 상에 형성되고, 층간 절연막(101)이 반도체 기판(100)을 피복하도록 형성된다. 다음에, 알루미늄으로 만들어진 하층 배선(102)이 층간 절연막(101) 상에 형성된다.
도 1b에 도시된 바와 같이, 층간 절연막(103)이 하층 배선(102)을 포함하는 층간 절연막(101) 상에 형성되고, 개구를 구비한 레지스트 패턴(104)이 공지된 리소그래피 기술을 이용하여 하층 배선(102) 상의 층간 절연막(103) 상에 형성된다.
도 1c에 도시된 바와 같이, 레지스트 패턴(104)을 마스크로 이용함으로써, 플루오르계 가스를 이용한 건식 에칭(반응 이온 에칭)에 의해 층간 절연막(103)이 선택적으로 에칭되고, 이에 의해서 스루홀(105)을 형성한다. 특히, CF4가스 및 H2가스가 건식 에칭 장치의 진공 처리 용기로 도입되고, 이 건식 에칭 장치가 선정된 진공도에 도달하도록 선정된 진공도까지 진공 배기되고, 층간 절연막(103)이 생성된 가스(제1 플라즈마)의 플라즈마에 의해 선택적으로 에칭된다.
스루홀(105)을 형성하기 위한 건식 에칭동안, 건식 에칭 반응에 의해 형성된 에칭 반응 침전물(105a)이 스루홀(105)의 바닥부까지 노출된 하층 배선(102) 상에 침전된다. 동시에, 레지스트 경화층(104a)이 레지스트 패턴(104)의 표면 상에 형성된다.
스루홀(105)의 형성에 사용된 건식 에칭 장치의 진공 처리 용기의 내부가 진공 배기되고, 다음에 아르곤 가스와 같은 불활성 가스가 아르곤 가스 플라즈마(제2 플라즈마)를 이용한 에칭을 실행하도록 도입된다. 아르곤 가스 플라즈마가 선택적 에칭용 플라즈마를 생성하는데 인가된 것 보다 낮은 전원으로 생성된다면, 플라즈마 손상이 보다 억제될 수 있다.
도 1d에 도시된 바와 같이, 아르곤 가스를 사용한 에칭이 수행될 때, 레지스트 패턴(104) 상의 레지스트 경화층(104a) 및 노출된 하층 배선(102) 상의 에칭 반응 침전물(105a)이 제거된다. 이 실시예에서는, 스루홀을 형성하기 위한 건식 에칭 공정에서부터 아르곤 플라즈마 공정까지의 공정 중에 기판(100)이 대기에 노출되지 않기 때문에, 에칭 반응 침전물(105a)이 수분 함유 대기와 접촉하지 못하게 된다. 결과적으로, 에칭 반응 침전물(105a) 및 하층 배선(102)은 서로 반응하지 않고, 어떤 반응물도 형성되지 않는다.
다음에, 기판(100)이 건식 에칭 장치로부터 언로드되고, 도 1e에서 도시된 바와 같이 레지스트 패턴(104)이 산소 가스(제3 플라즈마)를 이용한 플라즈마 애싱 공정에 의해 제거된다. 이 때, 기판(100)이 건식 에칭 장치로부터 언로드되고 대기중에 놓여졌다 해도, 에칭 반응 침전물(105a)이 이미 제거되었기 때문에 어떤 반응물도 형성되지 않는다.
레지스트 잔재는 아민계 알칼리 용액을 함유한 화학 용액에 기판(100)을 담그는 화학 용액 공정에 의해 제거된다. 기판(100)이 물로 세정되어 건조되고, 도 1f에 도시된 바와 같이 스루홀(105)을 채우는 플러그(106)가 형성된다.
플러그(106)의 형성시, 먼저, 스루홀(105)의 바닥부까지 노출된 하층 배선(102)의 표면 상에 형성된 자연 산화물이 제거된다. 다음에, 스퍼터링 등에 의해, 텅스텐막이 스루홀(105)의 내부를 포함하는 층간 절연막(103) 상에 피착되어, 기판(100)이 대기와 접촉하지 못하게 한다. 스퍼터링에 의해 텅스텐막을 형성하기 바로 전에, 이 스퍼터링 장치를 사용하여 역스퍼터링(inverse sputtering)이 수행되어, 스루홀(105)의 바닥부까지 노출된 하층 배선(102)의 표면 상의 자연 산화물이 제거될 수 있다.
층간 절연막(103) 상의 텅스텐막이 화학 기계 연마법에 의해 제거되어 텅스텐이 스루홀(105) 내에서만 남게 되고, 이에 의해서 플러그(106)를 형성한다.
도 1g에 도시된 바와 같이, 플러그(106)에 접속될 상층 배선(107)이 플러그(106) 및 플러그(106) 주위의 층간 절연막(103) 상에 형성된다. 결과적으로, 하층 및 상층 배선(102 및 107) 간의 접속 불량이 없는 다층 배선 구조가 형성된다.
제2 실시예
도전성 비반사막(conductive anti-reflecting film)이 알루미늄층과 같은 금속 배선층 상에 형성되는 경우가 기술된다. 마이크로패터닝도(micropatterning degree)가 증가함에 따라, 포토리소그래피에 의해 미세 배선 패턴(fine interconnection pattern)을 형성할 때, 비반사 코팅이 하층에 의한 광반사를 억제하는데 사용된다.
먼저, 도 2a에 도시된 바와 같이, 선정된 소자(도시되지 않음), 소자 상에 배치된 배선층(도시되지 않음) 등이 반도체 기판(200) 상에 형성되고, 층간 절연막(201)이 반도체 기판(200)을 피복하도록 형성된다. 다음에, 알루미늄으로 만들어진 하층 배선(202)이 층간 절연막(201) 상에 선택적으로 형성되고, 도전성 비반사 코팅(202a)이 하층 배선(202) 상에 형성된다. 도 2a는 하층 배선(202)의 폭방향에서의 단면을 도시한다.
도 2b에 도시된 바와 같이, 층간 절연막(203)이 비반사 코팅(202a)을 포함하는 층간 절연막(201)상에 형성되고, 개구(204a)를 구비한 레지스트 패턴이 공지된 리소그래피 기술에 의해 하층 배선(202) 상의 막(203) 상에 형성된다.
도 2c에 도시된 바와 같이, 레지스트 패턴을 마스크로 사용함으로써, 층간 절연막(203)이 플루오르계 가스를 이용한 건식 에칭(반응 이온 에칭)에 의해 선택적으로 에칭되고, 이에 의해서 하층 배선(202)의 선정된 위치에 스루홀(205)을 형성한다. 예를 들어, CF4가스 및 H2가스가 건식 에칭 장치의 진공 처리 용기로 도입되고, 이 건식 에칭 장치는 선정된 진공도에 도달하도록 선정된 진공도까지 진공 배기되므로 이들 가스의 플라즈마를 생성시킨다. 층간 절연막(203)이 이 플라즈마에 의해 선택적으로 에칭된다.
미세 마이크로패턴된 배선 구조에서, 배선 폭은 약 0.5㎛이다. 이와같은 박막 배선에 접속될 스루홀(205)을 형성할 때, 이 홀의 지름이 크게 감소될 수 없기 때문에, 거의 배선 폭과 같아진다. 그러므로, 도 2b에 도시된 바와 같이 스루홀(205)을 형성하기 위한 개구(204a)의 위치가 0.2㎛ 만큼 작게 시프트할 때에도, 개구(204a)를 형성하기 위한 위치는 하층 배선(202) 바로 위의 위치로부터 시프트한다.
이 시프트된 상태에서, 레지스트 패턴을 마스크로 사용하여 스루홀(205)을 형성하기 위해 층간 절연막(203)이 선택적으로 에칭될 때, 도 2c에 도시된 바와 같이 하층 배선(202)의 측부가 노출된다.
이 상태에서, 플루오르계 가스를 사용하는 건식 에칭(반응 이온 에칭)이 수행될 때, 에칭 반응 침전물(205a)이 하층 배선(202)의 노출된 측부 상에 피착된다. 동시에, 레지스트 경화층(204b)이 레지스트 패턴(204)의 표면 상에 형성된다.
이와 반대로, 만일 레지스트 패턴(204)이 형성되어 그 개구(204a)가 하층 배선(202)의 바로 위에 위치된다면, 단지 비반사 코팅(202a)만이 스루홀(205)의 바닥부까지 노출된다. 이 경우에, 비반사 코팅(202a) 및 이 위에 피착된 에칭 반응 침전물은 이들이 수분을 함유한 대기와 접촉할 때 접속 불량을 일으키는 반응물을 형성하지 않는다.
그러나, 마이크로패터닝이 진행됨에 따라, 위치 시프트를 전혀 무시하기는 어렵다. 이와 같은 이유로, 도 2c에 도시된 바와 같이, 하층 배선(202)의 측부가 때때로 스루홀(205)의 형성으로 인해 노출되고, 그러므로 에칭 반응 침전물(205a)을 형성한다. 하층 배선(202) 및 에칭 반응 침전물(205a)이 수분을 함유한 대기와 접촉하게 될 때, 접속 불량을 일으키는 반응물이 형성된다.
제2 실시예에서도 마찬가지로, 이 문제를 해결하기 위해서, 스루홀을 형성하는 건식 에칭 장치의 진공 처리 용기의 내부가 진공 배기되고, 다음에, 제1 실시예와 동일한 방법으로, 아르곤 가스와 같은 불활성 가스가 아르곤 가스 플라즈마를 이용한 에칭을 수행하기 위해 도입된다.
아르곤 가스를 이용한 이러한 에칭에 의해, 레지스트 패턴(204) 상의 레지스트 경화층(204b) 및 하층 배선(202)의 측부 상의 에칭 반응 침전물(205a)이 도 2d에서와 같이 제거된다. 스루홀을 형성하기 위한 건식 에칭 공정에서 아르곤 플라즈마 공정까지의 공정중에 기판(200)이 대기에 노출되지 않기 때문에, 에칭 반응 침전물(205a)이 수분을 함유한 대기와 접촉하지 않게 된다. 결과적으로, 에칭 반응 침전물(205a)과 하층 배선(202)의 반응물에 의한 하층 배선(202)의 부식 열화가 방지되고, 접속 불량의 문제가 해결된다.
다음에, 기판(200)이 건식 에칭 장치로부터 언로드되고, 도 2e에 도시된 바와 같이 레지스트 패턴(204)이 산소 가스 플라즈마를 이용한 플라즈마 애싱 공정에 의해 제거된다. 이 실시예에서는, 기판(200)이 건식 에칭 장치로부터 언로드될 때, 에칭 반응 침전물(205a)이 이미 제거됨에 따라, 접속 불량을 일으키는 어떤 반응물도 형성되지 않는다.
레지스트 잔재는 아민계 알칼리 용액을 함유한 화학 용액에 기판(200)을 담그는 화학 용액 공정에 의해 제거된다. 기판(200)은 물로 세정되어 건조되고, 플러그(206)는 도 2f에 도시된 바와 같이, 스루홀을 채우기 위해서 형성된다.
플러그(206)의 형성시, 상술한 제1 실시예와 동일한 방법으로, 먼저, 스루홀(205)의 바닥부까지 노출된 하층 배선(202)의 표면 상에 형성된 자연 산화물이 제거된다. 다음에, 스퍼터링 등에 의해, 텅스텐막이 스루홀(205)의 내부를 포함하는 층간 절연막(203) 상에 피착되어, 기판(200)을 대기와 접촉시키지 않는다. 층간 절연막(203) 상의 텅스텐 막은 스루홀(205)에만 텅스텐을 남기도록 화학 기계 연마법에 의해 제거되고, 이에 의해서 플러그(206)를 형성한다.
도 2g에 도시된 바와 같이, 플러그(206)에 접속될 상층 배선(207)이 플러그(206)를 포함하는 층간 절연막(203) 상에 형성된다. 결과적으로, 하층 및 상층 배선(202 및 207) 간에 접속 불량이 없는 다층 배선 구조가 형성된다.
상술한 바와 같이, 본 발명에 따라서, 제2 플라즈마를 이용한 건식 에칭이 제1 플라즈마를 이용한 건식 에칭에 의해 형성된 침전물이 대기와 접촉하지 않게 형성된다. 그 후, 침전물은 제2 플라즈마를 이용한 에칭에 의해 제거되고, 대기와 접촉하지 않는다. 결과적으로, 플러그와 하층 배선 간의 접속 불량이 억제될 수 있고, 배선층간의 접속 불량이 억제될 수 있다.
Claims (9)
- 반도체 장치의 제조 방법에 있어서,제1 절연막(101, 201)을 개재해서 반도체 기판(100, 200) 상에 하층 배선(102, 202)을 형성하는 제1 단계,상기 하층 배선을 포함하는 상기 반도체 기판 상에 제2 절연막(103, 203)을 형성하는 제2 단계,상기 하층 배선에 도달하도록 상기 제2 절연막 내에 스루홀(105, 205)을 형성하는 제3 단계,제3 단계가 종료된 후, 상기 반도체 기판을 대기에 노출하지 않고 스루홀의 바닥부까지 노출된 측면을 포함하는 상기 하층 배선의 표면을 에칭하는 제4 단계,상기 스루홀 내에 도전 재료로 만들어진 플러그(106, 206)를 형성하는 제5 단계, 및상기 제2 절연막 상에 상기 플러그에 접속될 상층 배선(107, 207)을 형성하는 제6 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제3 단계가 선정된 진공도까지 진공 배기된 진공 용기 내에서 제1 플라즈마를 사용한 건식 에칭에 의해 스루홀을 형성하는 단계를 포함하고,상기 제4 단계가 상기 진공 용기에서 제3 단계에 사용된 제1 플라즈마를 제거하고 그 후에 스루홀의 상기 바닥부까지 노출된 상기 하층 배선의 상기 표면을 에칭하기 위해 제2 플라즈마를 생성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 제3 단계가 플루오르 함유 가스 플라즈마를 제1 플라즈마로서 사용하는 건식 에칭을 수행하는 단계를 포함하고,상기 제4 단계가 불활성 가스 플라즈마를 제2 플라즈마로서 사용하는 에칭을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 제4 단계가 제1 플라즈마를 생성하기 위해 인가된 전원보다 낮은 전원으로 제2 플라즈마를 생성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제2 단계 후, 상기 제2 절연막 상에 개구부를 구비한 레지스트 패턴(104, 204)을 형성하는 제7 단계,상기 제4 단계 후, 상기 레지스트 패턴을 애싱하는 제8 단계, 및상기 제8 단계 후, 제8 단계의 애싱에 의해 남겨진 상기 레지스트 패턴의 잔재를 제거하는 제9 단계를 더 포함하되, 상기 제3 단계가 상기 레지스트 패턴을 마스크로서 사용함으로써 상기 제2 절연막을 제거하여, 스루홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제4 단계가 제3 단계에서 상기 레지스트 패턴 상에 형성된 레지스트 경화층(104a, 204a), 및 스루홀의 상기 바닥부까지 노출된 상기 하층 배선의 상기 표면 상의 에칭 반응 침전물(105a, 205a)을 동시에 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 제9 단계 후, 스루홀의 상기 바닥부까지 노출된 상기 하층 배선의 상기 표면으로부터 자연 산화물을 제거하는 제10 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 단계가 도전성 비반사 코팅(202a)이 표면 상에 형성된 상기 하층 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,제1 절연막(101, 201)을 개재해서 반도체 기판(100, 200) 상에 하층 배선(102, 202)을 형성하는 제1 단계,상기 하층 배선을 포함하는 상기 반도체 기판 상에 제2 절연막(103, 203)을 형성하는 제2 단계,상기 제2 절연막 상에 개구부를 구비한 레지스트 패턴(104, 204)을 형성하는 제3 단계,상기 레지스트 패턴을 마스크로서 사용하면서, 플루오르 함유 가스를 제1 플라즈마로서 사용하는 건식 에칭에 의해 상기 제2 절연막을 선택적으로 제거하고, 이에 의해서 상기 하층 배선에 도달하도록 상기 제2 절연막 내에 스루홀을 형성하는 제4 단계,제4 단계가 종료된 후, 상기 반도체 기판을 대기에 노출하지 않고 불활성 가스를 제2 플라즈마로서 사용함으로써 상기 레지스트 패턴의 표면 및 스루홀의 바닥부까지 노출된 상기 하층 배선의 표면을 에칭하는 제5 단계,산소 가스를 제3 플라즈마로서 사용함으로써 상기 레지스트 패턴을 애싱하는 제6 단계,상기 레지스트 패턴을 용해하는 용매를 사용하는 습식 공정에 따라, 상기 제6 단계의 애싱에 의해 남겨진 상기 레지스트 패턴의 잔재를 제거하는 제7 단계,상기 스루홀 내에 도전성 재료로 만들어진 플러그(106, 206)를 형성하는 제8 단계, 및상기 제2 절연막 상에 상기 플러그에 접속될 상층 배선(107, 207)을 형성하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1998-029697 | 1998-02-12 | ||
| JP10029697A JPH11233626A (ja) | 1998-02-12 | 1998-02-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990072607A true KR19990072607A (ko) | 1999-09-27 |
| KR100317894B1 KR100317894B1 (ko) | 2001-12-22 |
Family
ID=12283313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990004917A KR100317894B1 (ko) | 1998-02-12 | 1999-02-11 | 반도체 장치의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6339019B1 (ko) |
| JP (1) | JPH11233626A (ko) |
| KR (1) | KR100317894B1 (ko) |
| CN (1) | CN1139978C (ko) |
| TW (1) | TW406286B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156041A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 半導体装置の製造方法及びその製造装置 |
| CN102254812B (zh) * | 2011-07-05 | 2017-03-15 | 上海集成电路研发中心有限公司 | 干法刻蚀方法 |
| JP2016092347A (ja) * | 2014-11-11 | 2016-05-23 | 株式会社ディスコ | エッチング方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224951A (ja) | 1985-07-23 | 1987-02-02 | Kawasaki Steel Corp | 加工用ロ−ルの研削方法 |
| JPS63245926A (ja) | 1987-03-31 | 1988-10-13 | Nec Corp | 半導体集積回路の製造方法 |
| JP3185150B2 (ja) | 1991-03-15 | 2001-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
| JPH04337633A (ja) | 1991-05-15 | 1992-11-25 | Oki Electric Ind Co Ltd | 半導体装置の製造におけるエッチング方法 |
| JP2983356B2 (ja) | 1991-10-11 | 1999-11-29 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPH06244182A (ja) | 1992-12-24 | 1994-09-02 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH08107144A (ja) | 1994-10-06 | 1996-04-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5866484A (en) * | 1996-07-09 | 1999-02-02 | Nippon Steel Corporation | Semiconductor device and process of producing same |
| US5981374A (en) * | 1997-04-29 | 1999-11-09 | International Business Machines Corporation | Sub-half-micron multi-level interconnection structure and process thereof |
| US5904154A (en) * | 1997-07-24 | 1999-05-18 | Vanguard International Semiconductor Corporation | Method for removing fluorinated photoresist layers from semiconductor substrates |
-
1998
- 1998-02-12 JP JP10029697A patent/JPH11233626A/ja active Pending
-
1999
- 1999-02-08 US US09/245,763 patent/US6339019B1/en not_active Expired - Lifetime
- 1999-02-10 CN CNB991006453A patent/CN1139978C/zh not_active Expired - Fee Related
- 1999-02-11 KR KR1019990004917A patent/KR100317894B1/ko not_active IP Right Cessation
- 1999-02-11 TW TW088102236A patent/TW406286B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW406286B (en) | 2000-09-21 |
| KR100317894B1 (ko) | 2001-12-22 |
| JPH11233626A (ja) | 1999-08-27 |
| US6339019B1 (en) | 2002-01-15 |
| CN1226081A (zh) | 1999-08-18 |
| CN1139978C (zh) | 2004-02-25 |
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Legal Events
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
Payment date: 20111118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
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|
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