KR19990071791A - 매트릭스 스크린의 어드레스 지정 장치 - Google Patents

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Abstract

본 발명은 LCD 또는 플라즈마형 스크린과 같은 매트릭스 스크린의 어드레스 지정을 위한 장치에 관한 것이다.
본 발명에 따른 어드레스 지정 장치는 메모리 스테이지(70, 198)를 구비하는데, 상기 메모리 스테이지(70, 198)는, 이전에 디지털화된 휘도 비디오 신호를 나타내는 디지털 데이터의 다수의 시퀀스를 디멀티플렉싱 스테이지(220)를 통해 수신하고, 상기 메모리 스테이지(70, 198)에 이전에 저장된 디지털 데이터의 다수의 시퀀스 사이로부터 서브 픽셀의 주어진 결합에 대응하는 디지털 데이터의 시퀀스를 선택하도록 설계된 멀티플렉싱 스테이지(230)에 상기 휘도 비디오 신호를 전달한다.

Description

매트릭스 스크린의 어드레스 지정 장치
이러한 스크린의 디스플레이 표면은, 원색(R, G 또는 B)중 하나를 나타내고, N개의 수평 행과 M개의 수직 열의 교차 네트워크를 통해 어드레스 지정되는, 다수의 서브픽셀(subpixels) P(i,j)을 갖는데, 각각의 서브픽셀은, 인접 열에 연결시키는 스위치를 통해, 어드레스 지정 시기(라인 시간) 동안 샘플 비디오 신호를 수신한다.
이러한 스크린의 공간 해상도는, 디스플레이 가능한 픽셀을 생성하기 위해 사용된 어드레스 지정 가능한 서브 픽셀의 결합의 수 및 모드에 의존하는데, 디스플레이 가능한 픽셀의 연속적인 시퀀스는 디스플레이될 영상의 비디오 행 및 열을 구성한다.
도 1은 L-모드로 언급되는, 서브 픽셀을 결합시키는 공지된 모드를 도시하는데, 이는 직교 스크린의 어드레스를 지정하기 위한 용도이고, 동일한 행위에 위치한 세 개의 서브 픽셀(R, G 및 B)을 결합함으로써 디스플레이 가능한 픽셀을 생성하는 것으로 구성된다. 이 경우에 있어서, Hr로 표시되는 수평 해상도는 M/3과 동일하고, Hv로 표시된 수직 해상도와 비교하여 적은데, 수직 해상도의 값은 N과 동일하다. 이 이유는, L 결합 모드를 사용하는, 480행×640열의 VGA 스크린의 설계는, 열의 수 M이 640*3 = 1920과 동일하고, 행의 수 N은 480과 동일한 것을 필요로 하기 때문이다. 덧붙여, 영상의 포맷을 고려하기 위하여, 이러한 결합 모드는 많은 수의 서브 픽셀을 필요로 하는데, 이는 스크린의 원가를 상당히 증가시킨다.
게다가, 매트릭스 스크린이 순차 모드에서만 어드레스 지정될 수 있는 한, 도 1에서 기술된 결합 모드는, 스크린을 비월 주사된 영상의 소스에 적용시키기 위한 알고리즘의 사용을 필요로 한다.
도 2 및 도 3은, 델타(DELTA)형 스크린의 어드레스 지정을 위해 사용되는, 델타 모드로 언급되는, 서브 픽셀을 결합하는 제 2의 공지된 모드의 제 1 및 제 2 변형을 각각 도시한다. L 모드처럼, 디스플레이 가능한 픽셀은 동일한 수평행 위에 위치한 세 개의 서브 픽셀(R, G 및 B)을 결합함으로써 얻어진다. 그러나, 도 2에 도시된 델타 모드의 제 1 변형에 있어서, 두 개의 연속적인 행은 절반의 서브 픽셀만큼 서로에 대해 수평으로 엇갈리는 반면, 도 3에 도시된 제 2의 변형에 있어서, 두 개의 연속적인 행은 1.5 배의 서브 픽셀만큼 서로에 대해 수평으로 엇갈린다. 결과적으로, 제 1의 경우에 있어서, 디스플레이 가능한 픽셀의 한 열은 서브 픽셀 폭의 3.5 배와 동일한 폭을 갖는 반면, 제 2의 경우에 있어서 디스플레이 가능한 픽셀의 한 열은 서브 픽셀 폭의 4.5배와 동일한 폭을 갖는다. 제 1의 경우에 있어서, 수평 해상도는, 수직 해상도에 대해 3.5배의 비율로 감소하는 반면, 제 2의 경우에 있어서, 수평 해상도는 수직 해상도에 대해 4.5배의 비율로 감소한다.
본 발명은 LCD 또는 플라즈마형 스크린과 같은 매트릭스 스크린(a matrix screen)의 어드레스 지정을 위한 장치에 관한 것이다.
도 1은, 종래 기술에서 사용된, 직교형 매트릭스 스크린의 서브 픽셀(R, G 및 B)을 결합하는 제 1 모드를 부분적으로 도시하는 도면.
도 2 및 도 3은, 델타형 스크린에 대한, 도 1의 서브 픽셀 결합 모드의 응용을 도시하는 도면.
도 4는, 직교형 스크린에 적용된 본 발명에 따른 어드레스 지정 장치에 의해 생성된 매트릭스 스크린의 서브 픽셀(R, G 및 B)을 결합하는 제 1 모드를 부분적으로 도시하는 도면.
도 5는 도 4에 도시된 서브 픽셀(R, G 및 B)을 결합하는 모드의 제 1 변형을 부분적으로 도시하는 도면.
도 6은 도 4에 도시된 서브 픽셀(R, G 및 B)을 결합하는 모드의 제 2 변형을 도시하는 도면.
도 7a 및 도 7b는, 도 4에 도시되고 델타형 매트릭스 스크린에 적용된 서브 픽셀(R, G 및 B)을 결합하는 모드의 제 3 및 제 4 변형을 부분적으로 도시하는 도면.
도 8은 직교형 매트릭스 스크린에 적용된 본 발명에 따른 어드레스 지정 장치에 의해 실현된 서브 픽셀(R, G 및 B)을 결합하는 제 2 모드를 부분적으로 도시한 도면.
도 9는, 델타형 매트릭스 스크린에 적용된 도 4에 도시된 서브 픽셀(R, G 및 B)을 결합하는 모드의 제 5의 변형을 부분적으로 도시하는 도면.
도 10은 본 발명에 따른 어드레스 지정 장치의 제 1의 실시예를 부분적으로 도시하는 도면.
도 11은 본 발명에 따른 어드레스 지정 장치의 제 2의 실시예를 부분적으로 도시하는 도면.
도 12 내지 도 14는 도 10의 어드레스 지정 장치의 동작을 설명하는 도면.
도 15 및 도 16은 도 11의 어드레스 지정 장치의 동작을 설명하는 도면.
본 발명의 목적은, 수직 해상도를 과도하게 악화시킴이 없이 수평 해상도가 개선될 수 있도록 하는 매트릭스 스크린의 어드레스 지정을 위한 장치를 제작하는 것이다.
본 발명에 따른 장치는 메모리 스테이지(70 및 198)를 구비하는데, 메모리 스테이지(70 및 198)는 이전에 저장된 휘도 비디오 신호를 나타내는 디지털 데이터의 다수의 시퀀스를 디멀티플렉싱(demultiplexing) 스테이지(220)를 경유하여 수신하고, 메모리 스테이지(70 및 198)에 이전에 저장된 디지털 데이터의 다수의 시퀀스 중으로부터 서브 픽셀의 주어진 결합에 대응하는 디지털 데이터의 시퀀스를 선택하도록 설계된 멀티플렉싱(multiplexing) 스테이지(230)에 상기 휘도 비디오 신호를 전달한다.
따라서 본 발명에 따른 장치는, 어떠한 형태의 스크린이 사용되든지, 수직 해상도와 수평 해상도 사이에서 더 양호한 타협점을 얻는 것을 가능케 하는 서브 픽셀의 결합이 선택될 수 있도록 한다.
본 발명의 다른 특성 및 장점은 다음의 첨부된 도면을 참조로 한, 제한하지 않는 예를 통해 취해진 다음의 설명으로부터 자명해질 것이다.
도 10은 매트릭스 스크린의 어드레스 지정을 위한 장치를 도시하는데, 매트릭스 스크린의 표면은 휘도 비디오 신호를 각각 수신하는 다수의 서브 픽셀(R, G 및 B)을 구비한다. 이들 픽셀은 N개의 물리적인 행과 M개의 물리적인 열의 네트워크 내의 스크린의 표면 위에 분포되는데, 이들의 교차점에는 LCD 스크린의 경우 TFT(Thin Film Transistors : 박막 트랜지스터)와 같은 스위치가 정렬된다. 이들 스위치는, 어드레스 지정 시기 동안, 어드레스 지정된 픽셀을 물리적인 열에 연결시킬 수 있도록 한다.
본 발명에 따라, 어드레스 지정 장치는 메모리 스테이지(70 및 198)를 구비하는데, 메모리 스테이지(70 및 198)는 이전에 저장된 휘도 비디오 신호를 나타내는 디지털 데이터의 다수의 시퀀스를 디멀티플렉싱 스테이지(220)를 경유하여 수신하고, 상기 메모리 스테이지(70 및 198)에 이전에 저장된 디지털 데이터의 다수의 시퀀스 사이로부터 서브 픽셀의 주어진 결합에 대응하는 디지털 데이터의 시퀀스를 선택하도록 지정된 멀티플렉싱 스테이지(230)에 상기 휘도 비디오 신호를 전달한다.
본 발명에 따른 어드레스 지정 장치의 제 1 실시예에 따라, 메모리 스테이지(70)는, 서브 픽셀(R)에 보내진 신호의 샘플링으로부터 초래된 디지털 데이터의 저장용 제 1 메모리(80)와, 서브 픽셀(G)에 보내진 신호의 샘플링으로부터 초래된 디지털 데이터의 저장용 제 2 메모리(82)와, 서브 픽셀(B)에 보내진 신호의 샘플링으로부터 초래된 디지털 데이터의 저장용 제 3 메모리(84)를 구비한다. 이 실시예에 있어서, 메모리 스테이지(70)는 한 편으로는 메모리(80, 82 및 84)에 대한 디지털 데이터의 기록을 제어하는 수단(72)에 연결되고, 다른 한 편으로는 메모리(80, 82 및 84)로부터 상기 데이터의 판독을 제어하는 수단(74)에 연결되는데, 상기 기록 제어 수단(72)과 판독 제어 수단(74)은 기록 및 판독 시기를 동기화시키는 제 1의 수단(76)에 연결된다.
이러한 실시예에 따라, 각각의 메모리(80, 82 및 84)는 두 개의 뚜렷한 영역, 즉 디지털 데이터가 주어진 기록 시기 동안 주어진 비디오 행의 서브 픽셀(R, G 및 B)에 관련되는 제 1의 영역(102)과, 상기 기록 시기 도중에 이전의 기록 시기 동안 기록된 비디오 행의 서브 픽셀(R, G 및 B)에 관련되는 디지털 데이터가 판독되는 제 2의 영역(104)을 구비한다.
본 발명에 따른 어드레스 지정 장치의 제 2 실시예에 따라, 메모리 스테이지(198)는 두 개의 병렬 팔을 구비하는데, 이들은, 최소한 세 개의 FIFO 셀, 즉 각각이 짝수 비디오 행을 구성하는 물리적인 행 중 하나 행에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 포함하도록 의도된 제 1 셀(202), 제 2 셀(204) 및 제 3 셀(206)을 구비하는 유니트(200)가 배열되는 제 1의 팔과, 또한 최소한 세 개의 FIFO 셀, 즉 각각이 홀수 비디오 행을 구성하는 물리적인 행 중 하나 행에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 포함하도록 의도된 제 4 셀(212), 제 5 셀(214) 및 제 6 셀(216)을 포함하는 유니트(210)가 배열되는 제 2의 팔이다.
이 실시예에 있어서, 디멀티플렉싱 스테이지(220)는, 한편으로는 홀수 비디오 열에 속하는 서브 픽셀(R, G 및 B)에 관련되는 데이터를, 지속 기간 D의 비디오 행의 기록 시기 동안, 각각 제 1 셀(202), 제 2 셀(204) 및 제 3 셀(206)에 상기 데이터를 기록하도록, 유니트(200)에 연결시키고, 다른 한편으로는 짝수 비디오 열에 속하는 서브 픽셀(R, G 및 B)에 관련되는 데이터를, 기록 시기 동안, 각각 제 4 셀(212), 제 5 셀(214) 및 제 6 셀(216)에 상기 데이터를 기록하도록, 유니트(210)에 연결시킨다.
이러한 제 2의 실시예에 따라, 제 2 동기화 수단(240)은 한편으로는 디멀티플렉싱 스테이지(220)에 연결되어, 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 제 1 셀(202), 제 2 셀(204) 및 제 3 셀(206)의 각각에 대한 기록을 제어하는 주파수 F의 제 1 주기 신호(OW)와, 짝수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 제 4 셀(212), 제 5 셀(214) 및 제 6 셀(216)의 각각에 대한 기록을 제어하는 주파수 F의 제 2 주기 신호(EW)를 상기 스테이지(220)에 전달한다. 이러한 제 2 동기화 수단(240)은 한편으로는 멀티플렉싱 스테이지(230)에 연결되어, 멀티플렉싱 스테이지(230)에 의해 선택된 짝수(또는 각각 홀수) 비디오 행의 서브 픽셀에 관련되는 비디오 데이터의 판독을 제어하는 주파수 2*F의 제 3 주기 신호(RD)를 상기 스테이지(230)에 전달한다.
멀티플렉싱 스테이지(230)는, 지속 기간 D의 절반과 일치하는 기간으로부터, 주파수(1/D)에서, 셀(202, 204, 206, 212, 214 또는 216) 중 하나에 이전에 기록된, 디스플레이될 비디오 행에 속한 서브 픽셀을 나타내는 데이터의 시퀀스를 선택한다.
도 12는, 본 발명에 따른 장치를 통해, 부분적으로 도시된 델타형 스크린의 어드레스 지정의 예를 도시한다. 비디오 행(35, 37 및 64)의 연속적인 픽셀(PXk)(k = 1, 2, 3, 등)은, 지수 k에 의해 표시된 각각의 공간 위치에 따라 선정된다. 각 픽셀은 세 개의 서브 픽셀(Rk, Gk 및 Bk)을 결합함으로써 구성된다. 신호(SIG1, SIG2, SIG3)는, 동일한 비디오 열에 위치한 서브 픽셀(Rk, Gk 및 Bk)에 각각 보내어진 휘도 신호의 샘플을 나타낸다. 따라서, 물리적인 행(Li)의 서브 픽셀은, 각각의 샘플(R1, R3, R5,..., G1, G3, G5,..., 및 B2, B4, B6,...)을 포함하는 세 개의 시퀀스(SIG1, SIG2, SIG3) 각각을 수신하는 반면, 물리적인 행(Li+1)의 서브 픽셀은, 각각의 샘플(R2, R4, R6,..., G2, G4, G6,..., 및 B3, B5, B7,...)을 포함하는 세 개의 시퀀스(SIG1, SIG2, SIG3) 각각을 수신한다.
도 14는, 한편으로는 비디오 행(LV)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 기록이 일어나고, 다른 한편으로는 이전 비디오 행(LV-1)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 판독이 일어나는 시기와, 한 편으로는 비디오 행(LV+1)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 기록이 일어나고, 다른 한편으로는 이전 시기 동안 기록된 비디오 행(LV)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 판독이 일어나는 다음 시기를 도시한다.
이전에 설명한 바와 같이, 상기 비디오 행(LV)의 기록과 상기 비디오 행(LV-1)의 판독이 동시에 일어나고, 제 1 동기화 수단(76)에 의해 동기가 맞춰지는데, 상기 수단(76)은 도 14에 도시된 신호 W/R를 기록 제어 수단(72)과 판독 제어 수단(74)에 전달하여, 한편으로는 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 순차적으로 기록하는 것을 가능케 하고, 다른 한편으로는 스크린 상의 각 서브 픽셀(R, G 및 B)의 공간 위치 각각에서 상기 데이터를 집합적으로 판독하는 것을 가능케 한다.
행(LV)을 위한 기록 시기는 라인(RSTW, WAB, WDA 및 W/R)에 의해 도시되는 반면, 행(LV-1)을 위한 판독 시기는 라인(RSTR, RVAB, RVRDA, BDA 및 BRDA)에 의해 도시된다.
라인(RSTW)은 기록 시기를 초기화하는 신호를 나타내고, 라인(WAB)은 샘플(Rk, Gk 및 Bk)를 나타내는 디지털 데이터가 연속적으로 저장될 메모리(80, 82, 84) 내의 연속하는 어드레스를 나타낸다. 라인(WDA)은 데이터 버스(86, 88, 90)에 의해 각각 운송되는 상기 디지털 데이터를 나타낸다. 라인(W/R)은 제 1 동기화 수단(76)에 의해 보내진 연속하는 기록 및 판독 시기를 동기화시키는 신호를 나타낸다. 라인(RSTR)은 판독 시기를 초기화하는 신호를 나타낸다. 라인(RVAB)은, 샘플(Rk, Gk)을 나타내는 디지털 데이터가 이미 저장된 메모리(80, 82, 84) 내에서 연속하는 어드레스를 나타낸다. 라인(RVRDA)은, 데이터 버스(94 및 96) 상에서 각각 판독된 데이터(Rk, Gk)를 나타낸다. 라인(BAB)은, 샘플(Bk)를 나타내는 디지털 데이터가 이미 저장된 메모리(80, 82 및 84) 내의 연속하는 어드레스를 나타내고, 라인(BRDA)은 버스(92) 상에서 판독된 데이터(Bk)를 나타낸다.
라인(WDA) 상에 도시된 데이터(Rk, Gk 및 Bk)는 점진적으로 기록되는 반면, 이전에 기록된 데이터(RVRDA 및 BRDA)는 스크린의 표면상에서 이들의 각 위치에서 집합적으로 판독된다.
도 15는 셀(202) 및 셀(210)을 부분적으로 도시하고, 도 16은, 한편으로는 비디오 행(LV)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 기록이 일어나고, 다른 한편으로는 셀(202 및 210)에 이전에 기록된 상기 비디오 행(LV)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 판독이 일어나는 시기와, 이후, 한편으로는 비디오 행(LV+1)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 기록이 일어나고, 다른 한편으로는 셀(202 및 210)에 이전에 기록된, 상기 비디오 행(LV+1)의 서브 픽셀(R, G 및 B)에 관련되는 데이터의 판독이 일어나는 시기를 도시한다. 상기 기록 및 판독 시기의 동기화는 제 2의 동기화 수단(240)에 의해 이루어지는데, 상기 동기화 수단(240)은, 한편으로는 셀(202, 204 및 206) 각각에 대한 홀수 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 주파수 F의 제 1 주기 신호(OW)와, 셀(212, 214 및 216) 각각에 대한 홀수 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 주파수 F의 제 2 주기 신호(EW)를 디멀티플렉싱 스테이지(220)에 제공하고, 다른 한편으로는 멀티플렉싱 스테이지(230)에 의해 선택된 짝수(또는 각각의 홀수) 비디오 열의 서브 픽셀에 관련되는 비디오 데이터의 판독을 제어하는 주파수 2*F의 제 3의 주기 신호(RD)를 멀티플렉싱 스테이지(230)에 제공한다.
도 16에 있어서, 라인(IE)은 기록 시기를 초기화하는 신호를 나타내고, 라인(OW)은 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 신호를 나타내고, 라인(EW)은 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 신호를 나타내고, 라인(WDA)은 셀(202 및 210)에 기록될 디지털 데이터를 나타내고, 라인(IL)은 판독 시기를 초기화하는 신호를 나타내고, 라인(RDA)은 판독된 데이터를 나타내고, 라인(OEE)은 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 데이터를 선택하는 신호를 나타내고, 라인(EOE)은 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 데이터를 선택하는 신호를 나타낸다. 라인(OW)상에서 볼 수 있는 바와 같이, 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 셀(202)에 대한 기록은, 신호(OW)의 각 상승 단부와 동기가 맞춰진다. 마찬가지로, 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 셀(210)에 대한 기록은, 신호(EW)의 각 상승 단부와 동기가 맞춰진다. 신호(RD)는 신호(OW 및 EW)의 주파수의 2배의 주파수로 디지털 데이터의 판독을 가능케 한다. 따라서, 비디오 행의 주파수, 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 데이터의 판독 시기의 전체 지속 기간, 및 짝수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 것들과 동기화를 맞추기 위하여, 상기 판독 시기는, 셀(202 및 212)의 절반이 채워졌을 때, 시작된다. 따라서, 도 16의 예에 있어서, 홀수 데이터는, 이 예에서 절반의 셀(202)에 위치한 321번째 데이터 항목의 기록과 일치하는 순간으로부터와 같이, 신호(OEE)가 논리적으로 높은 레벨일 때, 신호(RD)의 각 상승 단부에서 판독된다. 동시에, 짝수 데이터는, 신호(EOE)가 논리적으로 높은 레벨일 때의 321번째 데이터 항목의 셀(212)에 대한 기록과 일치하는 순간에, 신호(RD)의 각 상승 단부에서 판독된다.
도 4 내지 도 9는 디스플레이될 영상의 하나의 비디오 행을 구성하기 위하여 두 개의 물리적인 행(Li 및 Li+1)이 사용되는 서브 픽셀의 결합을 도시하는데, 상기 영상은, 홀수 비디오 행(21, 23, 25, 27, 29, 31, 33, 35, 37, 39, 41, 43, 45, 47 및 49)을 포함하는 홀수 래스터(raster)(9, 11, 13, 15, 17, 19 및 20)와, 짝수 비디오 행(54, 56, 58, 60, 62, 64, 65, 66, 67 및 68)을 포함하는 짝수 래스터(40, 42, 44, 46, 48, 50 및 52)로 나뉘어 지며, 상기 홀수 및 짝수 래스터는 하나의 물리적인 행만큼 엇갈려, 짝수 비디오 행에 대한 홀수 비디오 행의 인터레이싱(interlacing)을 허용한다.
도 4 내지 도 8의 각각에서 알 수 있는 바와 같이, 짝수 비디오 행(54, 56, 58, 64 65 및 67)을 구성하기 위해 사용된 물리적인 행(Li)은, 각 홀수 비디오 행(21, 25, 29, 35, 39 및 43)의 물리적인 행(Li+1)을 구성하기 위하여 사용될 수도 있다. 이것은 상기 짝수 비디오 행과 홀수 비디오 행의 인터레이싱을 형성한다.
도 4 내지 도 7b 및 도 9에 의해 도시된 본 발명에 따른 어드레스 지정 장치의 제 1의 응용 예에 따라, 멀티플렉싱 스테이지(220)는 디스플레이될 영상의 하나의 비디오 행의 한 픽셀의 어드레스를 지정하기 위하여, 물리적인 행(Li)(각각 Li+1)에 위치하는 두 개의 연속한 서브 픽셀과, 물리적인 행(Li+1)(각각 Li)에 위치한 서브 픽셀에 관련되는 디지털 신호의 시퀀스를 선택하고, 이후 행(Li)(각각 Li+1)에 위치한 하나의 서브 픽셀과, 행(Li+1)(각각 Li)에 위치한 두 개의 서브 픽셀에 관련되는 디지털 신호의 시퀀스를 선택한다.
도 8에 도시된 본 발명에 따른 어드레스 지정 장치의 제 2의 응용 예에 따라, 멀티플렉싱 스테이지(220)는, 행(43 및 45)(각각 67)의 한 픽셀의 어드레스를 지정하기 위하여, 물리적인 행(Li)에 위치한 제 1 서브 픽셀에 관련되는 디지털 신호의 시퀀스와, 제 1 서브 픽셀에 인접하고 물리적인 행(Li+1)에 위치한 제 2의 서브 픽셀에 관련되는 디지털 신호의 시퀀스를 선택한다.
이러한 결합 모드는, 한편으로는 이전에 설명한 종래 기술의 결합 모드에 대해 수평 해상도를 세 배로 하는 것을 가능하게 하고, 다른 한편으로는 디스플레이된 영상의 세부의 아이리세이션(irisation)을 생성하는 컬러 에일리어싱(coloured aliasing)으로 알려진 스펙트럼 벤딩(spectral bending)을 야기하는 한, 양호한 색분해도를 요구하지 않지만 양호한 세부 해상도를 요구하는 용도에 특히 적합하다,
결합된 서브 픽셀로 보내진 비디오 신호의 샘플링은 동시에 이루어지거나, 또는 공간 모드에서, 즉 스크린 표면상의 상기 서브 픽셀의 각각의 위치에 대응하는 다른 순간에 이루어진다.
따라서, 각각 i 및 j인 매트릭스 스크린의 물리적인 행 및 열 위의 서브 픽셀의 상대적인 위치를 지정하여, 1로부터 M까지 주기적으로 변하는 j와, 홀수 래스터(19)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해, 어드레스 지정의 제 1 예에서,
- 홀수 비디오 행(43 및 45)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(43 및 45)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j+1) 및 P(i+1, j+1)에 보내진 비디오 신호가 샘플링되고, 짝수 래스터(50)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 짝수 비디오 행(67)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G 및 R)을 각각 나타내는, 서브 픽셀 P(i, j) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 짝수 비디오 행(67)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+1) 및 P(i+1, j+1)에 보내진 비디오 신호가 샘플링된다.
도 4에 도시된 직교형 스크린에 적용된 어드레스 지정의 제 2의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 래스터(9)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(21 및 23)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i, j+1) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(21 및 23)의 다음 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i+1, j+1) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링되고, 홀수 래스터(40)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(54)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(54)의 다음 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링된다.
도 5에 도시된 직교형 스크린에 적용된 어드레스 지정의 제 3의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 래스터(11)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(25 및 27)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(25 및 27)의 다음 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i, j+3) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링되고, 홀수 래스터(42)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(56)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(56)의 다음 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i+1, j+2) 및 P(i+1, j+3)에 보내진 비디오 신호가 샘플링된다.
도 6에 도시된 직교형 스크린에 적용된 어드레스 지정의 제 5의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 래스터(13)에 위치한 6개의 주어진 물리적인 행(Li, Li+1, L+2, Li+3, Li+4, Li+5)에 대해,
- 홀수 비디오 행(29)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(29)의 제 2의 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호와, 이후 다음의 홀수 비디오 행(31)의 제 1의 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 홀수 비디오 행(31)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호와, 그 후 홀수 비디오 행(33)의 제 1의 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(33)의 제 2의 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링되고, 짝수 래스터(44)에 위치한 6개의 주어진 물리적인 행(Li, Li+1, L+2, Li+3, Li+4, Li+5)에 대해,
- 짝수 비디오 행(58)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 짝수 비디오 행(58)의 제 2의 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호와, 이후 다음의 짝수 비디오 행(60)의 제 1의 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 짝수 비디오 행(60)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호와, 그 후 짝수 비디오 행(62)의 제 1의 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 짝수 비디오 행(62)의 제 2의 픽셀을 구성하기 위한 원색(R, G 및 B)을 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링된다.
물리적인 행(Li+1)이 물리적인 행(Li)에 대해 오른 쪽으로 서브 픽셀의 절반만큼 엇갈린, 도 7a에 도시된, 델타형 스크린에 적용된 어드레스 지정의 제 6의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 래스터(15)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(35 및 37)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i, j+1) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(35 및 37)의 다음 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i+1, j+1) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링되고, 홀수 래스터(46)에 위치한 두 개의 주어진 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(64)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(64)의 다음 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링된다.
도 7b에 도시된 델타형 스크린에 적용된 어드레스 지정의 제 7의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 비디오 래스터(17)에 위치한 두 개의 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(39)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i, j+1) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(39)의 제 2의 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i+1, j+1) 및 P(i+1, j+2)에 보내진 비디오 신호와, 이후 홀수 비디오 행(41)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(41)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i, j+3) 및 P(i+1, j+2)에 보내진 비디오 신호가 샘플링되고, 짝수 비디오 래스터(48)에 위치한 두 개의 물리적인 행(Li 및 Li+1)에 대해,
- 홀수 비디오 행(65)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(65)의 제 2 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j+1), P(i, j+2) 및 P(i+1, j+2)에 보내진 비디오 신호와, 이후 홀수 비디오 행(66)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i, j+1) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(66)의 제 2 디스플레이 가능한 픽셀을 구성하기 위한 원색(G, B 및 R)을 각각 나타내는, 서브 픽셀 P(i, j+2), P(i+1, j+2) 및 P(i+1, j+3)에 보내진 비디오 신호가 샘플링된다.
도 9에 도시된 델타형 스크린에 적용된 어드레스 지정의 제 8의 예에 있어서, 3 단계로 1로부터 M까지 주기적으로 변하는 j와, 홀수 비디오 래스터(20)에 위치한 4개의 물리적인 행(Li 및 Li+1, Li+2, Li+3)에 대해,
- 홀수 비디오 행(47)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i, j), P(i, j+1) 및 P(i+1, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(47)에 공통인 제 2의 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i+1, j+1), P(i+1, j+2) 및 P(i+2, j+2)에 보내진 비디오 신호와, 이후 홀수 비디오 행(49)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i+2, j), P(i+2, j+1) 및 P(i+3, j)에 보내진 비디오 신호와, 이후 상기 홀수 비디오 행(49)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(R, G 및 B)을 각각 나타내는, 서브 픽셀 P(i+3, j+1), P(i+3, j+2) 및 P(i+4, j+2)에 보내진 비디오 신호가 샘플링되고, 짝수 비디오 래스터(52)에 위치한 3 개의 물리적인 행(Li, Li+1 및 Li+2)에 대해,
- 짝수 비디오 행(68)의 제 1의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i, j), P(i+1, j) 및 P(i+1, j+1)에 보내진 비디오 신호와, 이후 짝수 비디오 행(68)의 제 2의 디스플레이 가능한 픽셀을 구성하기 위한 원색(B, R 및 G)을 각각 나타내는, 서브 픽셀 P(i+1, j+2), P(i+2, j+1) 및 P(i+2, j+2)에 보내진 비디오 신호가 샘플링된다.
본 발명에 따른 장치에 의하여, 어떠한 형태의 스크린의 어드레스가 지정된다 할지라도, 해상도가 개선된다. 특히, 델타형 스크린에 대해 해상도는 M*2/3과 동일하고, 따라서 종래 기술의 장치에 의해 이들 스크린을 어드레스 지정하는 모드보다 두 배의 해상도가 얻어지고, 수직 해상도는 수직선에 대해서는 N/2와 동일하고, 대각선에 대해서는 N과 동일하다.

Claims (8)

  1. 다수의 비디오 행 및 열을 구비한 영상을 디스플레이하기에 적합한 매트릭스 스크린(a matrix screen)의 어드레스를 지정하기 위한 장치로서, 상기 비디오 행 및 열의 구성 픽셀은, 각각이 휘도 비디오 신호를 수신하고, 각각이 N개의 물리적인 행과 M개의 물리적인 열의 네트워크에 분산된, 다수의 서브 픽셀(subpixels)(R, G 및 B)을 결합함으로써 얻어지는, 매트릭스 스크린의 어드레스 지정 장치에 있어서,
    메모리 스테이지(70, 198)로서, 이전에 디지털화된 휘도 비디오 신호를 나타내는 디지털 데이터의 다수의 시퀀스를 디멀티플렉싱(demultiplexing) 스테이지(220)를 통해 수신하고, 상기 메모리 스테이지(70, 198)에 이전에 저장된 디지털 데이터의 다수의 시퀀스 사이로부터 서브 픽셀의 주어진 결합에 대응하는 디지털 데이터의 시퀀스를 선택하도록 설계된 멀티플렉싱(multiplexing) 스테이지(230)에 상기 휘도 비디오 신호를 전달하는, 메모리 스테이지(70, 198)를 포함하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  2. 제 1항에 있어서, 상기 메모리 스테이지(198)는, 짝수 비디오 행을 구성하는 물리적인 행 중 하나의 행에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 각각 포함하도록 의도된, 제 1 셀(202), 제 2 셀(204) 및 제 3 셀(206)의 최소한 세 개의 FIFO 셀을 구비하는 유니트(200)가 배열되는 제 1 브랜치(branch)와, 홀수 비디오 행을 구성하는 물리적인 행 중 하나의 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 각각 포함하도록 의도된, 제 4 셀(212), 제 5 셀(214) 및 제 6 셀(216)의 최소한 세 개의 FIFO 셀을 구비하는 유니트(210)가 배열되는 제 2 브랜치의 두 개의 병렬 브랜치를 포함하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  3. 제 2항에 있어서, 메모리(80, 82, 84)에 대한 디지털 데이터의 기록을 제어하는 수단(72)과, 메모리(80, 82, 84)로부터 상기 데이터의 판독을 제어하는 수단(74)을 포함하는데, 상기 기록 제어 수단(72)과 판독 제어 수단(74)은 기록 및 판독 시기를 동기화시키는 제 1 수단(76)에 연결되는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  4. 제 3항에 있어서, 상기 각각의 메모리(80, 82 및 84)는, 주어진 기록 시기 도중에 주어진 비디오 행의 서브 픽셀(R, G 및 B)에 관련되는 디지털 데이터가 기록되는 제 1 영역(102)과, 상기 기록 시기 도중에, 이전의 기록 시기 도중에 기록된 비디오 행의 서브 픽셀(R, G 및 B)에 관련되는 디지털 데이터가 판독되는 제 2의 영역(104)의 뚜렷한 두 영역을 포함하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  5. 제 1항에 있어서, 상기 메모리 스테이지(198)는, 짝수 비디오 행을 구성하는 물리적인 행 중 하나의 행에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 각각 포함하도록 의도된, 제 1 셀(202), 제 2 셀(204) 및 제 3 셀(206)을 구비하는 유니트(200)가 배열되는 제 1 브랜치와, 홀수 비디오 행을 구성하는 물리적인 행 중 하나의 행에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터를 각각 포함하도록 의도된, 제 4 셀(212), 제 5 셀(214) 및 제 6 셀(216)을 구비하는 유니트(210)가 배열되는 제 2 브랜치의 두 개의 병렬 브랜치를 포함하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  6. 제 5항에 있어서, 상기 디멀티플렉싱 스테이지(220)는, 한편으로는 홀수 비디오 열에 속하는 서브 픽셀(R, G 및 B)에 관련되는 데이터를, 지속 기간 D의 비디오 행의 기록 시기 동안, 각각 상기 제 1 셀(202), 상기 제 2 셀(204) 및 상기 제 3 셀(206)에 상기 데이터를 기록하도록, 유니트(200)에 연결시키고, 다른 한편으로는 짝수 비디오 열에 속하는 서브 픽셀(R, G 및 B)에 관련되는 데이터를, 기록 시기 동안, 각각 상기 제 4 셀(212), 상기 제 5 셀(214) 및 상기 제 6 셀(216)에 상기 데이터를 기록하도록, 유니트(210)에 연결하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  7. 제 6항에 있어서, 상기 멀티플렉싱 스테이지(230)는, 상기 지속 기간 D의 절반과 일치하는 기간으로부터, 주파수(1/D)에서, 상기 셀(202, 204, 206, 212, 214 또는 216) 중 하나에 이전에 저장된, 디스플레이될 비디오 행에 속한 서브 픽셀을 나타내는 데이터의 시퀀스를 선택하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
  8. 제 5항 내지 제 7항 중 어느 한 항에 있어서, 한편으로는 디멀티플렉싱 스테이지(220)에 연결되어, 상기 제 1 셀(202), 상기 제 2 셀(204) 및 상기 제 3 셀(206)의 각각에 대한 홀수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 주파수 F의 제 1 주기 신호(OW)와, 상기 제 4 셀(212), 상기 제 5 셀(214) 및 상기 제 6 셀(216)의 각각에 대한 짝수 비디오 열에 위치한 서브 픽셀(R, G 및 B)에 관련되는 비디오 데이터의 기록을 제어하는 주파수 F의 제 2 주기 신호(EW)를 상기 디멀티플렉싱 스테이지(220)에 전달하는 제 2 동기화 수단(240)을 포함하고,
    상기 동기화 수단(240)은 멀티플렉싱 스테이지(230)에 추가로 연결되어, 상기 멀티플렉싱 스테이지(230)에 의해 선택된 짝수(또는 각각 홀수) 비디오 행의 서브 픽셀에 관련되는 비디오 데이터의 판독을 제어하는 주파수 2*F의 제 3 주기 신호(RD)를 상기 스테이지(230)에 전달하는 것을 특징으로 하는 매트릭스 스크린의 어드레스 지정 장치.
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