KR19990067894A - 액티브 매트릭스형 액정 표시 장치용 구동 회로 - Google Patents

액티브 매트릭스형 액정 표시 장치용 구동 회로 Download PDF

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Abstract

액티브 매트릭스형 LCD 장치를 구동하기 위한 게이트 구동 회로는 다중 주사 기능에 적합하다. 게이트 구동 회로는 LCD 장치에서 게이트 라인들 중 대응하는 하나에 각각 배치된 복수 (N) 의 메모리셀들, N 개의 전송 소자들을 포함하는 주사 회로, 및 특정 논리 연산을 실행하는 N 개의 논리 연산부를 포함하는 게이트 라인 구동 회로를 구비한다. 논리 연산부는, 영상 이미지를 표시하기 위한 영상 기록 기간 동안 중앙 영역에 게이트 라인을 계속하여 구동하고, 블랙 칼라를 표시하기 위해 상단의 게이트 라인과 하단의 주변 영역을 동시에 구동한다. LCD 장치는 이미지원에 맞추어 선택된 번호의 화소 소자 상의 중앙 영역 상에 영상 이미지를 표시한다.

Description

액티브 매트릭스형 액정 표시 장치용 구동 회로 {DRIVE CIRCUIT FOR AN ACTIVE MATRIX LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액티브 매트릭스형 액정 표시 (LCD) 장치용 구동 회로에 관한 것이다.
오늘날 광범위하게 사용되고 있는 LCD 장치는 박막 트랜지스터 (이하 TFT 라 함) 가 각 화소의 능동 소자로 집적된 액티브 매트릭스형을 이용한 것이다. 통상적으로, TFT 는 사용된 반도체 재료에 따라서 비정질 실리콘 TFT 와 다결정실리콘 TFT 의 2 가지 형태로 분류된다.
고전류 구동력을 갖는 다결정실리콘 TFT 를 이용한 LCD 장치에 있어서, 다결정실리콘 TFT 를 주변 회로에 이용함으로써, LCD 장치용 기판과 동일 기판에 주변 회로를 배치시킬 수 있기 때문에, 회로 크기를 소형화시킬 수 있는 이점이 달성 가능하다. 주변 회로가 동일 기판에 집적된 이러한 LCD 장치를 구동 회로 집적 LCD 라 한다. 구동 회로 집적 LCD 장치는 데이터 드라이버 및 게이트 드라이버를 주변 회로로서 포함한다. 데이터 드라이버는 화소내의 TFT 의 소오스 단자에 접속된 데이터 라인을 구동하고, 게이트 드라이버는 화소내의 TFT 의 게이트 단자에 접속된 게이트 라인을 구동한다. 구동 회로 집적 LCD 장치는 회로 크기가 작고 고선명 화질이 요구되는 액정 (LC) 투광기용으로 널리 이용되고 있다.
최근의 이미지 신호원의 다양성이 증가하는 것과 관련하여, LC 투광기는 광대역 이미지 신호를 표시하기 위한 다주사 기능을 구비해야할 필요가 있게 되었다. 따라서, LC 투광기에 이용하기 위한 구동 회로 집적 LCD 내의 구동 회로는 다주사 기능을 구비해야 한다.
LCD 장치는, 공급된 이미지 신호의 수에 따라서 LCD 장치 내에 화소 소자의 수를 변경할 수 없다는 점에서 CRT 와는 차이가 있다. 따라서, LCD 장치 내에서의 영상 이미지는, 통상적으로 LCD 내에 구비된 모든 화소 소자의 개수보다 작은 수의 화소 소자 상에 표시된다. 이러한 경우에, 다음의 2 가지 방법중 어느 하나를 이용함으로써, 다주사 기능을 실현하는 것이 통상적이다. 제 1 방법에 있어서, 이미지 신호는 표시 영역중 일부에 표시된다. 제 2 방법에 있어서, 영상 이미지용 화소 소자의 수를 표시 영역의 종횡 양방향에 대해 동일비가 되도록 조절함으로써, 표시시의 화소 소자의 수가 LCD 장치내에 구비된 화소의 총수와 비슷하도록 한다. 본 발명은 제 1 방법과 관련된 것이다.
도 1 은 제 1 표시 방법을 설명하기 위한 통상적인 표시 영역을 도시한 것이다. 표시 영역은 스크린 상의 1280 (수평) ×1024 (수직) 화소를 포함한다. 도면은 개인용 컴퓨터 내의 표시 표준중 하나인 SVGA 표준에 기초하는 중심 영상 영역을 도시하고 있다. 중심 영상 영역은 800 (수평) ×600 (수직) 화소를 포함한다. 이것은 영상 이미지가 표시의 중심 영역 내의 800 ×600 화소에 표시되고, 주변 영역은 블랙 칼라으로 표시됨으로써 비표시 주변 영역 내에 빛이 전달되는 것이 방지된다는 것을 의미한다.
통상적으로, 액티브 매트릭스형 LCD 는 그 콘트라스트비를 개선시키기 위해, TN (twisted nematic) 형 LC 의 정상 화이트 모드에 의해 구동된다. 정상 화이트 모드는, 전압이 인가되지 않았을 때 빛이 LC 화소 소자를 통해 전달되는 것으로 공지된 구동 방법이다. 정상 화이트 모드에서 블랙 칼라를 표시하기 위해서는, 블랙 칼라 표시용 블랙 신호가 수직 공백 (blanking) 기간, 즉 영상 이미지가 표시되지 않는 기간 동안에 주변 영역에 기입되어야 한다. 수직 공백 기간은 짧은 시간, 예를 들면 대략 4 ㎳ec 동안만 지속될 뿐이다. 따라서, 수직 공백 기간 동안에 블랙 칼라을 표시하기 위한 모든 신호를 소정 영역에 기입하는 것이 곤란한 문제점이 유발된다.
특개평 JP-A-8-122747 은 상기 문제점을 해결하기 위한 구동 방법을 제안하고 있다. 제안된 구동 방법에 있어서, 게이트 구동 회로를 수직 공백 기간 동안에 고속으로 동작시킴으로써, 모든 주변 영역에 블랙 데이터를 동시에 기입한다. 도 2 는 도 1 에 예시된 상부 및 하부 주변 영역에 블랙 데이터를 동시에 기입하는 기능을 구비한 게이트 구동 회로를 도시한 회로도이다. 게이트 구동 회로는 N 단으로 연결된 전송 소자 (Al1-AlN) 를 구비한 주사 회로 (A1), 및 주사 회로 (A1) 내의 전송 소자 (Al1-AlN) 중 대응하는 하나용으로 각각 배치된 N 개의 디코드부 (A4) 를 포함한다. 각 디코드부 (A4) 는 4 개의 NAND 게이트 (A41) 와 인버터 (A42) 를 포함한다. 주사 회로 (A1) 에 있어서, 개시 펄스 (SP) 는 클럭 신호 (CLK) 와 동기되어 수신되고, 제 1 단 전송 소자 (A11) 에 의해 유지된 데이터는 주사 회로 (A1) 의 왼쪽에서 오른쪽으로 1 단씩 이동된다. 디코드부 (A4) 에 있어서, 주사 회로 (A1) 내의 각 단의 전송 소자 (Al1-AlN) 의 각 출력은 M 개(이 경우에는 8 개) 의 디코드 신호 (DC1-DC8) 에 기초하여 4 개의 펄스로 나누어진다.
도 3 은 도 2 의 게이트 구동 회로의 타이밍챠트를 도시하고 있다. 프레임 기간 (Tf) 은 영상 이미지를 표시하기 위한 제 1 기간 (Tnm) 및 상부와 하부 주변 영역을 포함하는 블랙 칼라 영역에 데이터를 기입하기 위한 제 2 기간 (Tbw) 으로 나누어진다.
제 1 기간 (Tnm) 에 있어서, 주사 회로 (A1) 는, 이미지 신호 (Vsig) 용 수평 동기 신호의 주기의 4 배의 주기를 갖는 클럭 신호 (CLK) 에 동기되어, 주사 회로 (A1) 내의 개시 펄스 (SP) 를 수신함으로써, 도면에 도시된 출력 (S1-SN) 을 얻는다. 제 1 기간 (Tnm) 동안에, 이미지 신호는 디코드 신호 (DC1-DC8) 가 공급되는 동안, 영상 기입 기간 (Ta) 내에 기입된다. 따라서, 기간 (Ta) 내에서 하이 레벨인 것으로 가정되는 각 출력 (Sa+1-Sb) 은 디코드 신호 (DC1-DC8) 에 기초하여 4 등분되어, 출력 단자 (G4a+1-G4b) 를 통해서 펄스가 순차적으로 출력된다. 또한, 디코드 신호 (DC1-DC8) 의 각 펄스 폭을 하나의 수평 기간으로 균등화함으로써, 출력 단자 (G4a+1-G4b) 로부터 전달된 각 펄스 폭은 하나의 수평 기간으로 균등해진다. 이러한 펄스에 의해, 게이트 라인은 영상 데이터를 기입하도록 구동된다.
도 4 는 도 3 의 제 2 기간 (Tbw) 을 도시하는 확대된 타이밍 챠트이다. 제 2 기간 (Tbw) 에 있어서, 클럭 신호 (CLK) 는 수평 동기 신호의 주파수보다 3 디지트 또는 그 이상의 주파수를 갖도록 변경되고, 좁은 펄스폭을 갖는 개시 펄스 (SP) 가 공급된다. 제 2 기간 (Tbw) 에 있어서, 클럭 신호 (CLK) 의 전달은 주사 회로 (A1) 내의 전송 소자 (A11-A1N) 의 단수와 동일한 복수의 클럭 펄스를 공급한 후에 클럭 신호 정지 기간 (Tw) 동안에 정지된다. 여기에서, 주사 회로 (A1) 내의 전송 소자 (A11-A1N) 의 각 단에서, 출력 (S1-Sa및 Sb+1-SN) 은 하이 레벨로 가정하고 출력 (Sa+1-Sb) 은 로우 레벨로 가정한다. 디코드 신호 (DC1-DC8) 의 하이 레벨은 클럭 신호 정지 기간 (Tw) 동안에 공급되기 때문에, 출력 (S1-Sa및 Sb+1-SN) 에 연결된 디코드부 (A4) 의 모든 출력은 하이 레벨로 가정한다. 그 결과, N 개 또는 그 이상의 클럭 펄스가 공급되어, 주사 회로 (A1) 의 모든 전송 소자 (A11-A1N) 의 출력은 로우 레벨로 가정한다.
도 2 의 구동 회로에 대한 하기의 설명에 있어서, 주사 회로 (A1) 내의 전송 소자의 단수 (N) 는 256, "a" 는 53, 및 "b" 는 203 을 예로 든다. 제 1 기간 (Tnm) 동안에, 게이트 라인 (G(4×53+1)-G(203×4)), 즉 600 게이트 라인 (G213-G812) 은 수평 동기 신호에 동기되어 영상 이미지를 기입하기 위해 순차적으로 활성화된다. 그런 다음, 제 2 기간 (Tbw) 동안에, 게이트 라인 (G1-G(4×53)및 G(203×4+1)-G(256×4)), 즉 게이트 라인 (G1-G212및 G813-G1024) 은 동시에 하이 레벨로 설정된다. 이러한 상태에서, 데이터 라인에는 블랙 칼라을 표시하기 위한 신호 (블랙 신호) 가 공급되어, 모든 블랙 데이터가 상부 및 하부 블랙 영역에 동시에 기입된다.
제안된 구동 방법에 있어서, 주사 회로 (A1) 는 복수의 전송 소자, 예를 들면 200 단 이상의 전송 소자를 구비하며, 모든 전송 소자는 상당히 고속으로 동작되는 것으로 가정한다. 또한, 수직 공백 기간에 블랙 영역용 게이트 라인을 모두 동시에 구동하기 위해 클럭 신호 (CLK) 의 주파수를 스위칭하는 것 등의 복잡한 동작을 실현하기 위해서는 부가적인 외부 구동 회로가 필요하게 된다. 이것은, 상기 동작을 실현하기 위한 외부 구동 회로에 대한 복잡한 설계 및 구동 회로의 대규모화 등의 문제점을 유발시킨다.
따라서, 본 발명의 목적은 블랙 데이터를 상부 및 하부 블랙 영역에 기입하기 위한 다중 주사 기능의 진행을 단순화시키며, 외부 구동 회로의 단순화한 설계를 용이하게 하며, 회로 규모의 대형화를 방지하는 것이 가능한 액티브 매트릭스형 LCD 용 구동 회로를 제공하는 것이다.
본 발명은 영상 기입 기간 및 수직 공백 기간 동안에 동작하는 액티브 매트릭스형 LCD 장치용 구동 회로를 제공한다. 상기 구동 회로는:
LCD 장치의 게이트 라인들 중 대응하는 군에 각각 배치된 복수의 메모리셀을 구비하며, 상기 게이트 라인들 중 선택된 군에 대응하는 메모리셀 각각에 제 1 데이터를 기억시키며, 상기 메모리셀의 나머지 군 각각에 반전된 제 1 데이터를 기억시키는 메모리 회로,
상기 메모리셀들 중 대응하는 하나에 각각 메모리셀용으로 각각 배치되며, 제 1 클럭 신호와 동기되는 제 2 클럭 신호 내의 클럭 펄스를 전송 소자를 따라서 이동시키기 위한 복수의 캐스케이드 전송 소자,
상기 메모리셀들 중 대응하는 하나에 각각 배치되어, 논리 연산 Mn *Sn *XBW+XMn *BW 에 따른 결과 신호를, 상기 게이트 라인들 중 대응하는 군에 각각 출력하는 복수의 논리 연산부를 포함한 게이트 라인 구동 회로
를 포함하며, 상기 Mn, XMn, Sn, BW 및 XBW 는 상기 논리 연산부의 각각에 대응하는 메모리셀들 중 어느 하나의 메모리셀로부터 출력된 제 1 데이터, 반전된 제 1 데이터, 상기 논리 연산부의 각각에 대응하는 메모리셀들 중 하나의 메모리셀의 출력, 영상 기입 기간 또는 수직 공백 기간에 따른 논리값을 갖는 제어 신호, 및 반전된 제어 신호를 각각 표시한다.
본 발명의 LCD 장치용 구동 회로에 있어서, 블랙 데이터를 선택된 영역에 동시에 기입할 수 있기 때문에, 블랙 데이터를 기입하기 위한 클럭 주파수를 종래의 구동 회로에 비해 감소시킬 수 있다.
본 발명에 대한 상기의 내용 및 기타의 목적, 특징, 및 이점들은 첨부 도면을 참조한 하기의 설명으로부터 자명해질 것이다.
도 1 은 종래의 액티브 매트릭스형 LCD 장치의 통상적인 표시 영역을 도시한 전면도.
도 2 는 도 1 의 LCD 장치 내의 상부 및 하부 주변 영역에 블랙 데이터를 동시에 기입하기 위한 게이트 구동 회로를 도시한 회로도.
도 3 은 도 2 의 게이트 구동 회로의 타이밍 챠트.
도 4 는 도 3 의 제 2 기간을 확대한 타이밍 챠트.
도 5 는 본 발명의 제 1 실시예에 따른 액티브 매트릭스형 LCD 장치의 게이트 구동 회로의 회로도.
도 6 은 본 발명의 제 2 실시예에 따른 액티브 매트릭스형 LCD 장치의 게이트 구동 회로의 회로도.
도 7 은 도 5 또는 도 6 에 도시된 구동 회로를 구비한 액티브 매트릭스형 LCD 장치에 대한 전체 회로도.
도 8 은 도 5 에 도시된 게이트 구동 회로를 구체화한 일 예의 회로도.
도 9 는 도 8 의 구동 회로의 메모리 회로내에 데이터를 기입하는 것에 대한 타이밍 챠트.
도 10 은 도 8 의 구동 회로의 영상 이미지 표시 동작에 대한 타이밍 챠트.
도 11 은 도 6 에 도시된 게이트 구동 회로를 구체화한 일 예의 회로도.
도 12 는 도 11 의 게이트 구동 회로의 메모리 회로 내에 데이터를 기입하는 것에 대한 타이밍 챠트.
도 13 은 도 12 의 게이트 구동 회로의 영상 이미지 표시 동작에 대한 타이밍 챠트.
도 14 는 도 6 에 도시된 게이트 구동 회로를 다르게 구체화한 일 예의 영상 이미지 표시 동작에 대한 타이밍 챠트.
※ 도면의 주요 부분에 대한 부호의 설명
11 : 메모리 회로
12 : 주사 회로
13 : 논리 연산부
하기에, 본 발명에 대해 첨부 도면을 참조하여 상세하게 설명한다. 도 5 를 참조하면, 본 발명의 제 1 실시예에 따른 액티브 매트릭스형 LCD 장치용 게이트 구동 회로는 게이트 라인의 수와 동일한 수 (N) 의 메모리셀을 포함하는 메모리 회로 (11), 및 메모리 회로 (11) 내의 각 메모리셀 내에 기억된 데이터를 출력하기 위한 N 개의 출력 단자를 포함한다. 게이트 구동 회로는 메모리 회로 (11) 내의 메모리셀의 개수에 대응하는 개수 (N) 의 전송 소자를 포함하는 주사 회로 (12) 와, N 개의 논리 연산부 (13) 을 포함하는 게이트 라인 구동 회로를 더 포함한다. 주사 회로 (12) 는 각 전송 소자 내에 기억된 데이터를 출력하기 위한 N 개의 출력 단자를 갖는 시프트 레지스터에 의해 구현된다. 각 논리 연산부 (13) 은 공통 제어 신호 (BW), 메모리 회로 (11) 중 대응하는 메모리 회로의 출력으로부터의 출력 (Mn), 및 시프트 레지스터 (12) 중 대응하는 시프트 레지스터의 출력으로부터의 출력 (Sn) 을 수신한다.
메모리 회로 (11) 에 있어서, 기억 데이터는 외부로부터 공급할 수 있다. 주사 회로 (12) 는 클럭 신호 (SCLK) 및 그에 대한 제어 신호로서 개시 신호 (SSP) 를 수신한다. 클럭 신호 (SCLK) 는 수평 동기 신호와 동일한 주파수를 가진다. 각 논리 연산부 (13) 에 있어서, 논리 연산 Mn *Sn *XBW+XMn *BW 가 수행되며, 여기서 Mn은 메모리 회로 (11) 내의 n 번째 메모리셀로부터의 출력이고, Sn은 주사 회로 (12) 내의 n 번째 전송 소자로부터의 출력이고, BW 는 제어 신호이고, XBW 와 XMn은 각각 반전된 BW 신호와 반전된 Mn신호이다. 동작의 결과는 LCD 의 각 게이트 라인에 출력된다 (도시되지 않음).
도 5 의 게이트 구동 회로는, 하기와 같이, LCD 를 동작시켜 LCD 내에 구비된 화소의 수 보다 작은 수의 화소에 영상 이미지를 표시하게 한다. 먼저, 포지티브 논리값 "1" (혹은 0 일 수도 있는 선택사항) 이 화소에 연결된 선택된 게이트 라인에 대응하는 메모리 회로 (11) 내의 메모리셀에 기입되어 영상 이미지를 표시하게 되고, 네거티브 논리값 "0" (포지티브 논리값에 따라서 1 일 수도 있음) 은 다른 메모리셀에 기입된다. 이러한 동작은, LCD 의 동작 개시시에 또는 영상 이미지를 표시하기 위한 화소의 수가 변경될 때에 적어도 한 번 수행된다.
이미지 신호가 LCD 의 표시 영역에 기입되는 영상 기입 기간 동안에, 제어 신호 (BW) 는 네거티브 논리값으로 설정되고, 주사 회로 (12) 는 이미지 신호의 수평 동기 신호 (클럭 신호 (SCLK)) 에 동기되어 구동된다. 이것은 포지티브 논리값을 기억한 메모리셀에 대응하는 게이트 라인을 순차적으로 구동한다.
이미지 신호가 기입되지 않는 수직 공백 기간 중에, 제어 신호 (BW) 는 포지티브 논리값으로 설정된다. 이것은 메모리 회로 (11) 에서 네거티브 논리값을 기억시키는 메모리셀에 대응하는 출력 단자를 동시에 구동한다. 이 기간 중에, 블랙 신호는 LCD 내의 모든 데이터 라인에 공급되어, 블랙 데이터는 상단 및 하단의 주변 영역에 동시에 기입된다. 이 단에서, 상단 및 하단 블랙 영역은 프레임 반전 설계 또는 데이터 라인 반전 설계에 의해 구동될 수 있다.
도 6 을 참조하면, 본 발명의 제 2 실시예에 따른 게이트 구동 회로는 또한 LC 투광기를 위한 액티브 매트릭스형 LCD 장치를 구동하는데 적합하다. 게이트 구동 회로는 일군의 게이트 라인에 각각 배치된 복수의 메모리셀을 구비한 메모리 회로 (21), 대응하는 메모리셀에 각각 배치된 캐스케이드 전송 소자를 구비한 주사 회로 (22), 그리고 상기 일군의 게이트 라인에 각각 대응하는 N 개의 논리 연산부 (23) 를 포함하는 게이트 라인 구동 회로를 포함한다. 게이트 라인 구동 회로는, 각각의 논리 연산부 (23) 의 출력과 디코드 신호 (DC1-DCm) (m 은 N 보다 큰 포지티브 짝수이다) 를 수신하는 N 개의 디코드부 (24) 를 더 포함한다. 각 디코드부 (24) 는 각 군의 게이트 라인에서의 게이트 라인의 수에 대응하는 m 개의 출력 단자를 갖는다.
메모리 회로 (21) 는 기억 데이터가 외부로부터 공급될 수 있도록 된다. 주사 회로 (22) 는 메모리셀의 수와 동일한 수의 전송 소자를 구비한 시프트 레지스터에 의해 이행된다. 주사 회로 (22) 는, 시작 신호 (SSP) 와 수평 동기 신호 주파수의 1/m 과 동일한 주파수를 갖는 클럭 신호 (SCLK) 를 포함하는 제어 신호를 수신한다. 각 논리 연산부 (23) 에서, 논리 연산 Mn *Sn *XBW+XMn *BW 가 수행되고, 여기 주어진 심볼들은 제 1 실시예에 관해 기술된 것과 유사하다. 상기 동작의 결과는 각각의 디코드부 (24) 로 출력된다. 각 디코드부 (24) 는 대응하는 논리 연산부 (23) 와 디코드 신호 (DC1-DCm) 로부터의 출력을 수신하고, 논리 연산부 (23) 로부터의 출력을 디코드 신호 (DC1-DCm) 에 따라서 복수의 m 으로 분할하고, 이에 의해 상기 동작의 결과를 게이트 구동 회로의 출력으로서 대응하는 게이트 라인으로 전달한다.
제 2 실시예의 게이트 구동 회로는, 아래의 두 방법에 의거하여, LCD 장치에서의 화소 소자의 개수보다 더 적은 수의 화소 소자 상에 영상 이미지를 표시하는 LCD 장치를 동작하는데 적용될 수 있다.
제 1 구동 설계에서, 영상 이미지를 표시하기 위한 화소 소자에 접속된 선택된 게이트 라인을 구동하기 위해서, 출력 단자의 연속 번호를 각각 m 으로 분할하여 분할된 수를 얻고, m 은 각 군의 게이트 라인 내에 포함된 복수의 게이트 라인에 대응한다. 그리고 나서, 포지티브 논리값은 상기 분할된 수에 대응하는 연속 번호를 갖는 메모리회로 (11) 내의 메모리셀로 기입되고, 반면에 네거티브 논리값은 다른 메모리셀로 기입된다. 상기 동작은 LCD 동작의 시작에서 또는 이미지 신호를 표시하는 화소 소자의 개수가 변할 때 적어도 한번 수행된다.
영상 기입 기간 중에, 제어 신호 (BW) 는 네거티브 논리값으로 설정되고, 주사 회로 (22) 는 이미지 신호의 수평 동기 신호 (클럭 신호 (SCLK)) 와 동기하여 구동된다. 이것은 메모리 회로 (21) 에서 포지티브 논리값을 기억시키는 메모리셀의 연속 번호에 대응하는 디코드부 (24) 의 출력단자에 접속된 게이트 라인을 순차적으로 구동시킨다.
수직의 공백 기간 중에, 제어 신호 (BW) 는 포지티브 논리값으로 설정되고, 모든 디코드 신호 (DC1-DCm) 는 포지티브 논리값으로 설정된다. 이것은 네거티브 논리값을 기억시키는 메모리셀의 연속 번호에 대응하는 디코드부 (24) 의 출력단자를 즉시 구동시킨다. 이 기간에, 블랙 신호는 LCD 내의 모든 데이터 라인에 인가되어서, 블랙 데이터가 상단 및 하단 주변 영역에 동시에 기입된다. 이 경우에, 상단 및 하단 영역은 프레임 반전 설계 또는 데이터 라인 반전 설계에 의해 구동될 수 있다.
제 2 구동 설계에서, 영상 이미지를 표시하는 화소 소자에 접속된 선택된 게이트 라인을 구동하기 위해서, 출력 단자의 연속 번호를 m 으로 분할하여 분할된 수를 얻는다. 그리고 나서, 포지티브 논리값은 상기 분할된 수에 대응하는 연속 번호를 갖는 메모리 회로 (11) 내의 메모리셀로 기입되는 반면, 네거티브 논리값은 다른 메모리셀로 기입된다. 상기 동작은 LCD 의 동작의 시작에서 또는 이미지 신호를 표시하는 화소 소자 개수가 변할 때 적어도 한번 수행된다.
영상 기입 기간에, 제어 신호 (BW) 는 네거티브 논리값으로 설정되고, 주사 회로 (22) 는 이미지 신호의 수평 동기 신호 (클럭 신호 (SCLK)) 와 동기하여 구동된다. 또한, 수평 동기 신호의 주기보다 더 적은 펄스폭 및 클럭 신호 (SCLK) 의 것과 동일한 주기를 갖는 디코드 신호는, 디코드 신호를 m 개의 위상으로 분할한 후에 디코드 선 (DC1-DCm) 으로 공급된다. 그 결과, 메모리 회로 (21) 에서 포지티브 논리값을 기억시키는 메모리셀의 연속 번호에 대응하는 디코드부 (24) 의 출력단자를 통해 신호가 순차적으로 수신된다.
수직 공백 기간은 둘 이상의 서브-기간으로 분할된다. 서브-기간중 한 기간에서, 제어 신호 (BW) 는 포지티브 논리값으로 설정되고, 디코드 라인 (DC1-DCm) 중에서 홀수 번호의 디코드 라인으로부터의 신호만이 포지티브 논리값으로 설정된다. 이것은 메모리 회로 (21) 에서 네거티브 논리값을 기억시키는 메모리셀의 연속 번호에 대응하는 디코드부 (24) 의 출력 중에서 홀수 번호의 출력단자의 모든 신호의 동시 전달을 가능하게 한다. 다른 서브-기간에서, 제어 신호 (BW) 는 포지티브 논리값으로 설정되고, 디코드 라인 (DC1-DCm) 중에 짝수 번호의 디코드 라인으로부터의 신호만이 포지티브 논리값으로 설정된다. 이것은 네거티브 논리값을 기억시키는 메모리셀의 연속 번호에 대응하는 디코드부 (24) 의 출력 중에서 짝수 번호의 출력단자로부터의 모든 신호의 동시 전달을 가능하게 한다. 이 단에서, LCD 내의 모든 데이터 라인에 블랙 신호를 인가하므로써, 블랙 데이터는 홀수 번호의 게이트 라인에 접속된 화소 소자와 짝수 번호의 게이트 라인에 접속된 화소 소자에서 교대로 시분할 설계에 의거하여 상단 및 하단 블랙 영역에 기입된다. 이 구성에서, 상단 및 하단 블랙 영역은 프레임 반전 설계, 데이터 라인 반전 설계, 게이트 라인 반전 설계 및 도트 반전 설계에 의해 구동될 수 있다.
도 7 은 제 1 실시예 또는 제 2 실시예의 게이트 구동 회로를 구비한 LCD를 도시한다. LCD는 매트릭스로 배치된 복수의 (LxM) 화소 소자 (36), 상기 화소 소자의 대응하는 열을 위해 배치된 L 개의 데이터 라인 (D1-DL), 그리고 상기 화소 소자의 대응하는 행을 위해 배치된 N 개의 게이트 라인 (G1-GN) 을 구비한 화소 매트릭스를 포함한다. 각 화소 소자 (36) 는 액티브 소자로서 실행된 TFT (361), LC 커패시터 (화소 커패시터) (362) 및 기억 커패시터 (363) 를 포함한다. 데이터 라인을 구동하는 데이터 구동 회로 (35) 및 게이트 라인을 구동하는 게이트 구동 회로 (30) 는 화소 매트릭스의 것과 동일한 기판 상에 제공된다. 이것은 소형의 크기를 갖는 액티브 매트릭스형 LCD 를 실현한다. 게이트 구동 회로 (30) 는 제 1 실시예에 대응하고, 메모리 회로 (31), 주사 회로 (32) 및 논리 연산부 (33) 를 포함한다. 제 2 실시예에 따른 게이트 구동 회로를 도 7 의 LCD에 적용하는 경우에, 디코드부는 메모리 회로 (31), 주사 회로 (32) 및 논리동작 유닛 (33) 에 추가하여 제공된다. 이 경우, 디코드부를 포함한 게이트 구동 회로 (30) 는 LCD 패널용 기판상에 제공된다.
도 7 의 LCD 는, 영상 이미지가 표시되지 않는 상단 및 하단 영역을 포함한 주변 영역 내의 블랙 데이터를 표시할 뿐만 아니라 LCD 내에 제공된 화소 소자수보다 더 적은 수의 화소 소자 상에 영상 이미지를 표시하도록 게이트 구동 회로 (30) 를 사용하여 구동될 수 있다.
도 8 을 참조하면, 도 5 의 게이트 구동 회로의 실제예가 도시되어 있다. 메모리 회로 (41) 는 N 개의 메모리셀을 포함하고, 각각은 한 쌍의 D형 플립플롭 (이하, D-FF라 함) (411, 412) 을 포함한다. 클럭 신호 (MCLK)와 제어 신호 (MSP) 는 메모리 회로 (41) 로 입력된다. D-FF (411) 는 클럭 신호 (MCLK) 의 상승 단부에서 그 데이터 입력 "D"를 통해 데이터를 수신하고, 클럭 신호 (MCLK) 의 다음 상승 단부까지 상기 데이터를 유지한다. D-FF (412) 는 클럭 신호 (MCLK) 의 하강 단부에서 그 데이터 입력 "D"를 통해 데이터를 수신하고, 클럭 신호 (MCLK) 의 다음 하강 단부까지 상기 데이터를 유지한다. 그 결과, 메모리 회로 (41) 는 클럭 신호 (MCLK) 의 상승에서 연속 번호 1 의 번호를 갖는 제 1 메모리셀을 통해 제어 신호 (MSP) 에서의 데이터를 래칭한 후에, 클럭 신호 (MCLK) 의 클럭 펄스에 의거하여 계속되는 메모리셀을 향하여 상기 래칭된 데이터를 순차적으로 전송한다. 상기 각각의 메모리셀에 기억된 데이터는 상기 각각의 출력단자 (M1-MN) 를 통해 공급된다.
클럭 신호 (MCLK) 는 임의의 주파수를 갖도록 선택될 수 있기 때문에, 클럭 신호 (MCLK) 는 클럭 신호 (SCLK)와 동일한 주파수 및 동일한 위상을 가질 수 있다. 이러한 경우에, 단일 발진기로부터의 클럭 신호는 메모리 회로 (41) 및 주사 회로 (42) 모두에 공급될 수 있어서, 이에 의해 간단한 회로구조가 가능하다.
주사 회로 (42) 는 N 개의 단으로 캐스케이드된 전송 소자를 구비한 시프트 레지스터에 의해 이행되고, 이들 각각은 한 쌍의 D-FF (421, 422) 를 포함한다. 클럭 신호 (SCLK)와 제어 신호 (SSP) 는 여기로 입력된다. 주사 회로 (42) 는 클럭 신호 (SCLK) 의 상승 단부에서 제 1 전송 소자 (연속 번호 1) 를 통해 제어 신호 (SSP) 에서의 데이터를 래칭한 후에, 클럭 신호 (SCLK) 에서의 클럭 펄스에 의거하여 한 단씩 계속되는 전송 소자를 향하여 상기 데이터를 전송한다. 각각의 전송 소자의 출력은 각각의 출력단자 (S1-SN) 를 통해 전달된다.
논리 연산부 (43) 는 메모리 회로 (41) 내의 메모리셀의 개수 또는 주사 회로 (42) 내의 전송 소자의 개수에 대응하는 N 개의 개수로 제공된다. 논리 연산부 (43) 각각은, 메모리 회로의 대응하는 출력단자 (Mn) 로부터의 반전된 출력 및 제어 신호 (BW) 를 수신하는 NAND 게이트 (431) 와, 반전된 제어 신호 (XBW), 메모리 회로 (41) 의 대응하는 출력단자 (Mn) 로부터의 출력 및 주사 회로 (42) 의 대응하는 출력 단자 (Sn) 로부터의 출력을 수신하는 NAND 게이트 (432) 와, NAND 게이트 (431, 432) 로부터의 출력을 수신하는 NAND 게이트 (433) 를 포함하는 세 개의 NAND 게이트를 포함한다. 이 구성에 의해, 각 논리 연산부 (43) 는 논리연산 (Mn*Sn*XBW+XMn*BW) 을 수행하고, 대응하는 출력단자를 통해 출력 (Gn)(1==n==N) 을 전달한다.
제어 신호 (BW)가 네거티브 논리값이라고 가정하면, 게이트 구동 회로의 출력 (G1-GN) 은, 메모리 회로 (41) 에서 메모리셀에 기억된 데이터가 포지티브 논리값이라고 가정할 때만, 주사 회로 (42) 의 출력과 일치하여, 영상 이미지를 표시한다. 한편, 제어 신호 (BW)가 포지티브 논리값이라고 가정하면, 메모리 회로 (41) 에서 메모리셀에 기억된 데이터가 포지티브 논리값이라고 가정할 때, 게이트 구동 회로의 출력은 주사 회로 (42) 의 출력과 상관없이 포지티브 논리값이라고 가정하여, 블랙 칼라를 표시한다.
동작시에, 도 8 의 게이트 구동 회로는, 메모리 회로 (41)가 블랙 칼라를 표시하기 위해 기입되는 블랙 데이터 기입 모드, 및 영상 이미지가 표시되는 통상의 표시모드를 포함한 두 모드를 가정한다.
이하, 게이트 구동 회로에 의해 구동된 LCD는 LCD에 제공된 화소 소자수보다 더 적은 수의 화소 소자로 영상 이미지를 표시하는 것으로 가정된다. 도 9 를 참조하면, 블랙 칼라는 메모리 회로 (41) 를 위한 블랙 데이터 기입 기간 (Tmw) 중에 (a+1) 번째 부터 b번째 게이트 라인에 접속된 화소 소자 상에 표시될 수 있다고 가정한다. N+1 클럭 신호 (MCLK) 는 메모리 회로 (41) 에 공급되어, 클럭 신호 (MCLK)와 동기화한 제어 신호 (MSP) 를 주어진 타이밍에서 하이레벨로 상승시킨다.
따라서, 제어 신호 (MSP) 는 클럭 신호 (MCLK) 의 1 번째 내지 a 번째 클럭 펄스 동안에 네거티브 논리값으로 가정하고, (a+1)부터 b번째 클럭 신호 동안에 포지티브 논리값으로 가정하고, 그리고 다시 (b+1)부터 N번째 클럭 펄스 동안에 네거티브 논리값으로 가정한다. 이에 따라, 클럭 펄스 신호 (MCLK) 의 N+1 클럭 펄스가 지난 후에, 메모리 회로 (41) 에 기억된 데이터는, 1 번째 내지 a 번째 메모리셀이 네거티브 논리값을 갖고, (a+1) 번째 내지 b 번째는 포지티브 논리값을, 그리고 (b+1) 내지 N 번째는 네거티브 논리값을 갖도록 한다. 이 단에서, 클럭 펄스의 전달은 클럭 신호 (MCLK) 에서 정지되어 각각의 메모리셀이 그 상태를 유지하게 한다. 이 동작은 LCD의 동작의 시작에서 또는 이미지 신호 (Vsig) 에 대한 화소 소자수가 변할 때 적어도 한번 수행된다.
도 10 을 참조하면, 영상 이미지의 표시를 수행하기 위한 한 프레임 기간 (Tf) 에서, 이미지 신호 (Vsig) 는 서브-기간(Ts) 중에 공급된다. 주사 회로 (42) 에 공급된 클럭 신호 (SCLK) 는 이미지 신호 (Vsig) 의 수평 동기 신호의 주파수와 동일한 주파수를 갖는다. 클럭 신호 (SCLK) 의 기간과 동일한 펄스폭을 갖는 신호 펄스는 한 프레임기간 (Tf) 에서 제어 신호 (SSP) 내에 공급된다. 이에 의해, 상기 단일 펄스는 클럭 신호 (SCLK)와 동기하여 주사 회로 (42) 에서의 각 단의 전송 소자를 통해 순차적으로 전송된다. 그 결과, 연속하여 순차적으로 상승 및 하강하는 S1-SN은, 도 10 에 도시된대로, 주사 회로 (42) 의 출력을 통해 전달된다.
제어 신호 (SSP) 의 상승 단부를 미리 조정하므로써, (a+1) 번째 출력 (Sa+1)은 상기 기간 (Ts) 의 시작에서 포지티브 논리값으로 가정한다. 이 결과, 상기 포지티브 논리값은 기간 (Ts) 중에 주사 회로 (42) 의 출력 (Sa+1-Sb) 을 통해 순차적으로 출력된다. 상기와 같이, 메모리 회로 (41) 에서 (a+1) 번째부터 b번째까지의 메모리셀에 기억된 데이터는 포지티브 논리값으로 가정하므로, (a+1) 번째부터 b번째까지의 논리 연산부 (43) 로부터의 출력은 제어 신호 (BW) 를 기간 (Ts) 중에 로우레벨로 설정하므로써 주사 회로 (42) 로부터의 출력과 일치한다. 그 결과, 펄스는 출력단자 (Ga+1-Gb) 를 통해 순차적으로 출력된다.
상기 펄스는 동시에, 대응하는 게이트 라인에 공급되어, 이미지 신호는 (a+1) 번째부터 b 번째까지의 게이트 라인에 접속된 화소 소자에 기억된다. 제어 신호 (BW) 는 기간 (Ts) 동안을 제외하고는 포지티브 논리값으로 가정한다. 네거티브 논리값은 상기와 같이 1 번째 내지 a 번째 및 (b+1) 번째 내지 N 번째 메모리셀에 기억되므로, 이 메모리셀에 대응하는 논리 연산부 (43) 로부터의 출력은 주사 회로 (42) 로부터의 출력에 상관없이 논리값이 포지티브이다. 이에 따라, 1 번째 내지 a 번째 및 (b+1) 번째 내지 N 번째의 게이트 라인은 동시에 구동된다. 그러므로, 이 기간에, 블랙 신호를 LCD 에 공급하므로써, 클럭 신호는 상단 및 하단 영역에 동시에 기입될 수 있다. 이 단계에서, 상단 및 하단의 블랙 영역은 프레임 반전 구동 설계 또는 데이터 라인 반전 구동 설계에 의해 구동된다. 이 동작을 반복시키므로써, 영상 이미지는 LCD 내에 제공된 화소 소자수보다 더 적은 수의 화소 소자상에 표시될 수 있는 반면, 블랙 칼라는 영상 이미지가 표시되지 않는 상단 및 하단 영역에 동시에 표시된다.
도 6 의 게이트 구동 회로의 구체적인 예를 도시한 도 11을 참조하면, 게이트 구동 회로는 메모리 회로 (71), 주사 회로 (72), N 개의 논리 연산부 (73), 및 게이트 라인의 각 군 내의 게이트 라인의 수에 해당하는 복수 (m=2) 의 출력을 각각 갖는 N 개의 디코드부 (74) 를 구비하는 게이트 라인 구동 회로를 구비한다.
메모리 회로 (71) 는 한 쌍의 D-FFs (711 및 712) 를 각각 포함한 N 개의 메모리셀을 구비한다. 클럭 신호 (MCLK) 및 제어 신호 (MSP) 는 메모리 회로 (71) 에 입력된다. D-FF (711) 는 클럭 신호 (MCLK) 의 하강 단부 상에서 입력 단자 (D) 를 통해 데이터를 수신하고, 클럭 신호 (MCLK) 의 다음 하강 단부까지 데이터를 유지한다. D-FF (712) 는 클럭 신호 (MCLK) 의 상승 단부 상에서 입력 단자 (D) 를 통해 데이터를 수신하고, 클럭 신호 (MCLK) 의 다음 상승 단부까지 데이터를 유지한다. 따라서, 메모리 회로 (71) 는 클럭 신호 (MCLK) 의 상승 단부에서 제 1 메모리셀 (연속 번호 1) 을 통해 제어 신호 (MSP) 내의 데이터를 래칭하고 나서, 순차적으로 클럭 신호 (MCLK) 의 각 레벨 변경에서 다음의 메모리셀을 향해 데이터를 전송한다. 각 메모리셀에 기억된 데이터는 각 출력 단자 (M1-MN) 를 통해 전달된다.
주사 회로 (72) 는 한 쌍의 D-FFs (721 및 722) 를 각각 포함하는 N 개의 캐스케이드 전송 소자를 포함한 시프트 레지스터에 의해 실행된다. 클럭 신호 (SCLK) 및 제어 신호 (SSP) 가 거기에 입력된다. 주사 회로 (72) 는 클럭 신호 (SCLK) 의 상승 단부에서 제 1 단 전송 소자를 통해 제어 신호 (SSP) 내의 데이터를 수신하고 나서, 순차적으로 클럭 신호 (SCLK) 의 각 레벨 변경에서 다음의 전송 소자를 향해 데이터를 전송한다. 이러한 전송 소자들의 출력이 각 출력 단자 (S1-SN) 을 통해 전달된다.
N 개의 논리 연산부 (73) 는 메모리 회로 (71) 내의 N 개의 메모리셀 (711, 712) 또는 주사 회로 (72) 내의 N 개의 전송 소자 (721, 722) 에 대응하여 제공된다. 논리 연산부 (73) 각각은 3 개의 NAND 게이트 (731, 732 및 733) 를 포함한다. N 개의 논리 연산부 (73) 는 제어 신호 (BW), 메모리 회로 (71) 내의 메모리셀의 출력들 (M1-MN) 중 개개의 출력, 및 주사 회로 (72) 내의 전송 소자의 출력 (S1-SN) 을 수신한다. 각 논리 연산부 (73) 는 논리 연산 Mn *Sn *XBW+XMn *BW 을 수행한다. 제어 신호 (BW) 가 네거티브인 경우, 메모리 회로 (71) 내의 메모리셀에 기억된 데이터가 포지티브 논리값을 갖는다고 가정할 때에만, 각 논리 연산부 (73) 의 출력 (O1-ON) 이 주사 회로 (72) 의 출력과 일치한다. 다른 한편, 제어 신호 (BW) 가 포지티브 논리값인 경우, 메모리 회로 (71) 내의 각 메모리셀에 기억된 데이터가 주사 회로 (72) 의 출력에 관계없이 포지티브 논리값이라고 가정할 때에, 게이트 구동 회로의 출력은 포지티브 논리값이라고 가정한다.
N 개의 디코드부 (74) 가 N 개의 논리 연산부 (73) 의 출력 (O1-ON) 에 대응하여 제공된다. 각 디코드부 (74) 는 m 개의 두 입력 AND 게이트를 갖는다. 논리 연산부 (73) 의 출력 (O1-ON) 과 m 개의 디코드 신호 (DC1-DCm) 가 거기에 입력된다. 그러한 구성에서, N 개의 디코드부 (74) 는 m×N 개의 출력 (G1-Gm×N) 을 게이트 구동 회로의 출력으로서 출력한다. 여기서, m 은 포지티브 짝수이며, 이 예에서는 2 이다.
이제, 도 11 의 게이트 구동 회로의 동작이 도 12 및 13을 참조하여 설명된다. 게이트 구동 회로는 메모리 회로 (71) 의 기입 동작과, 영상 이미지의 표시 동작을 위해 동작한다. 도 11 에서, 게이트 라인의 개수는 2N 이고, 영상 이미지는 2N(m×N) 게이트 라인들 중 (2a+1) 번째 내지 2b 번째 게이트 라인에 연결된 화소 소자 상에 표시된다.
도 12 를 참조하면, 클럭 신호 (MCLK) 내의 N+1 개의 클럭 펄스가 메모리 회로 (71) 에 공급되고, 거기에 제공된 제어 신호 (MSP) 는 클럭 신호 (MCLK) 와 동기된다. 제어 신호 (MSP) 는 1 번째 내지 a 번째 클럭 펄스 동안은 네거티브이며, (a+1) 번째 내지 b 번째 클럭 펄스 동안은 포지티브이며, (b+1) 번째 내지 N 번째 클럭 펄스 동안은 네거티브이다. 따라서, N+1 개의 클럭 펄스가 제공된 후에, 메모리 회로 (71) 의 데이터는 1 번째 내지 a 번째 메모리셀이 네거티브 논리값을 기억시키고, (a+1) 번째 내지 b 번째 메모리셀은 포지티브 논리값을 기억시키고, (b+1) 번째 내지 N 번째 메모리셀은 네거티브 논리값을 기억한다. 이 때, 클럭 펄스의 전달이 클럭 신호 (MCLK) 에서 정지되어 각 메모리셀을 그 상태로 유지한다. 이러한 동작이 LCD 동작을 시작할 때 또는 이미지 신호 (Vsig) 용 화소 소자의 개수가 변할 때, 적어도 한 번 수행된다.
도 13 을 참고하여, 영상 이미지를 표시하기 위한 단일 프레임 기간 (Tf) 에서, 이미지 신호 (Vsig) 는 서브 기간 (Ts) 동안 공급된다. 주사 회로 (72) 에 공급된 클럭 신호 (SCLK) 는 이미지 신호 (Vsig) 를 위한 수평 동기 신호의 주파수의 1/2 과 동일한 주파수를 갖는다. 클럭 신호 (SCLK) 의 주기와 동일한 펄스 폭을 갖는 단일 펄스가 프레임 기간 (Tf) 시작시에 제어 신호 (SSP) 에 공급된다. 따라서, 메모리 회로의 출력은 클럭 신호 (SCLK) 와 동기하여 전송 소자에 순차적으로 전송된다. 따라서, S1-SN은 주사 회로 (72) 의 출력으로서 얻어진다.
먼저, 제어 신호 (SSP) 에서 펄스의 타이밍을 조절함으로써, (a+1) 번째 출력 (Sa+1) 이 서브 기간 (Ts) 이 시작시에 포지티브 논리값을 갖는다. 따라서, 주사 회로 (72) 의 출력 (Sa+1-Sb) 을 통해 전달된 출력이 서브 기간 (Ts) 동안 연속하여 포지티브 논리값을 갖는다. 이러한 경우에, 포지티브 논리값이 (a+1) 번째 내지 b 번째 메모리셀에서 기억되기 때문에, (a+1) 번째 내지 b 번째 논리 연산부 (73) 의 출력 (Oa+1-Ob) 은, 기간 (Ts) 동안 네거티브 논리값에서 제어 신호 (BW) 를 설정함으로써 주사 회로 (72) 로부터의 출력과 일치한다. 또한, 포지티브 논리값을 갖고, 수평 동기 신호의 주기보다 좁은 펄스 폭을 가지며, 클럭 신호 (SCLK) 의 주기와 동일한 주기를 갖는 디코드 신호 (DC1및 DC2) 는 그들 사이에 펄스 폭과 동일한 공간을 갖는 2상 펄스 (two phase pulse) 로서 제공된다. 이것에 의해서, 논리 연산부 (73) 의 출력들 중 (a+1) 번째 내지 b 번째 출력은 각각이 2 개로 시분할되고, 구동 펄스는 출력 단자 (G2a+1-G2b) 를 통해 순차적으로 출력된다. 각 펄스는 대응하는 게이트 라인을 구동하여 이미지 신호를 (2a+1) 번째 내지 2b 번째 게이트 라인과 연결된 화소 소자에 기입한다.
제어 신호 (BW) 는 기간 (Ts) 을 경과했을 때, 포지티브 논리값으로 설정된다. 네거티브 논리값이 1 번째 내지 a 번째 및 (b+1) 번째 내지 N 번째 메모리셀에 전술한 바와 같이 기입되기 때문에, 이러한 메모리셀에 대응하는 논리 연산부 (73) 의 출력은 주사 회로 (72) 의 출력과 관계없이 포지티브 논리값으로 가정한다. 출력은 대응하는 디코드부 (74) 에서 2 개의 구동 펄스로 분할되어, 출력 단자 (G1-G2a및 G2b+1-G2N) 를 통해 전달된다. 이러한 출력 단자에 대응하는 모든 게이트 라인이 동시에 구동되기 때문에, 블랙 신호가 이 기간에 LCD 에 공급될 수 있어서, 블랙 데이터를 상단 및 하단 영역에 동시에 기입할 수 있다. 이러한 경우에, 상단 및 하단 블랙 영역이 프레임 반전 구동 설계 또는 데이터 라인 반전 구동 설계에 의해 구동된다. 이러한 예는 게이트 라인의 개수가 도 8-10을 참조하여 설명된 예에서와 같이, m 배가 되는 경우에도 적용할 수 있다.
도 14 에서는, 도 11 의 게이트 구동 회로의 또다른 구체적인 예의 타이밍 챠트가 도시된다. 이러한 예에서, 게이트 구동 회로는 도 12 에서와 유사하게 기입 동작을 수행한다.
게이트 구동 회로의 동작은 또한 도 13 과 유사하게, 메모리 회로를 위한 기입 동작 모드와 영상 이미지를 위한 표시 동작 모드로 분할된다. 디코드부 (74) 의 출력의 개수는 2 이고, 블랙 데이터는 2N 개의 데이터 라인들 중 (2a+1) 번째 내지 (2b+1) 번째 게이트 라인에 연결된 화소 소자들 상에 표시된다.
특히, 메모리 회로에 기입하는 동작은 도 12 를 참조하여 먼저 설명된다. 클럭 신호 (MCLK) 내의 N+1 개의 클럭 펄스들이 메모리 회로 (71) 에 공급되고, 클럭 신호 (MCLK) 와 동기된 제어 신호 (MSP) 가 공급된다. 제어 신호 (MSP) 는 클럭 신호 (MCLK) 내의 1 번째 내지 a 번째 클럭 펄스 동안에는 네거티브 논리값으로, (a+1) 번째 내지 b 번째 클럭 펄스 동안에는 포지티브 논리값으로, 및 (b+1) 번째 내지 N 번째 클럭 펄스 동안에는 네거티브 논리값으로 가정한다. 따라서, 클럭 펄스 (MCLK) 내에서 N+1 번째 클럭 펄스가 경과한 후에, 메모리 회로 (71) 의 데이터는 1 번째 내지 a 번째 메모리셀이 네거티브 논리값을 갖고, (a+1) 번째 내지 b 번째 메모리셀이 포지티브 논리값을 갖고, (b+1) 번째 내지 N 번째 메모리셀이 네거티브 값을 갖는다. 이러한 경우에, 클럭 신호 (MCLK) 가 정지되어, 각 메모리셀이 그 상태를 유지한다. 이러한 동작은 LCD 동작을 시작할 때, 또는 영상 이미지를 위한 화소 소자의 개수가 변경될 때에, 적어도 한 번 수행된다.
도 14 에서, 클럭 신호 (SCLK) 의 주기와 동일한 폭을 갖는 단일 펄스가 제어 신호 (SSP) 내에서 한 프레임 기간 (Tf) 동안 공급된다. 따라서, 데이터가 주사 회로 (72) 내에서 클럭 신호 (SCLK) 와 동기되어 전송 소자를 향해 순차적으로 전송된다. 그 결과, 주사 회로 (72) 의 출력 (S1-SN) 이 얻어진다.
먼저, 제어 신호 (SSP) 에서 펄스의 타이밍을 조절함으로써, (a+1) 번째 출력 (Sa+1) 은 그 기간 (Ts) 의 시작시에 포지티브 논리값을 갖는다. 따라서, 주사 회로 (72) 의 출력 (Sa+1-Sb) 은 기간 (Ts) 동안 연속하여 포지티브 논리값으로 가정한다. 이러한 경우에, 메로리 회로 (71) 내의 (a+1) 번째 내지 b 번째 메모리셀이 포지티브 논리값을, 전술한 바와 같이 기억시키기 때문에, (a+1) 번째 내지 b 번째 논리 연산부 (73) 의 출력 (Oa+1-Ob) 은, 그 기간 (Ts) 동안 제어 신호 (BW) 를 네거티브 논리값으로 설정함으로써 주사 회로 (72) 로부터의 출력과 일치한다. 또한, 포지티브 논리값을 갖고, 수평 동기 신호의 주기보다 좁은 펄스 폭을 가지며, 클럭 신호 (SCLK) 의 주기와 동일한 주기를 갖는 디코드 신호 (DC1 및 DC2) 가 등간격 반전 위상 (equally-spaced inverted phase) 으로서 공급된다. 따라서, 논리 연산부 (73) 의 출력들 중 출력 (Oa+1-Ob) 이 각각 2 개로 분할되어, 구동 신호로서 순차적으로 출력 단자 (G2a+1-G2b) 를 통해 출력된다. 신호는 대응하는 게이트 라인을 구동하여, 이미지 신호를 (2a+1) 번째 내지 2b 번째 게이트 라인에 연결된 화소 소자에 기입한다.
그 서브 기간 (Ts) 를 제외한 기간이 2 개 이상의 기간으로 분할된다. 그 기간 (Ts) 이전의 기간 (Tw1) 동안, 제어 신호 (BW) 는 포지티브 논리값으로 설정되고, 메모리 회로 (71) 에서 1 번재 내지 a 번째, 및 (b+1) 번째 내지 N 번째 메모리셀은 네거티브 논리값을 갖는다. 대응하는 논리 연산부 (73) 의 출력은 주사 회로 (72) 의 출력에 관계없이 포지티브 논리값을 갖는다. 이 단에서, 디코드 신호 (DC1) 만이 포지티브 논리값으로 설정되어, 논리 연산부 (73) 의 출력을 디코드부 (74) 내에서 2 개의 펄스로 분할하고, 따라서 구동 펄스는 출력 단자들 (G1-G2a및 G2b+1-G2N) 중 홀수 번째의 출력 단자들을 통해서만 출력되는 출력이다.
다른 주기 (Tw2) 동안, 제어 신호 (BW) 는 포지티브 논리값으로 설정되고, 1 번째 내지 a 번째, 및 (b+1) 번째 내지 N 번째 메모리셀은 네거티브 논리값을 갖는다. 대응하는 논리 연산부 (73) 의 출력은 주사 회로 (72) 의 출력에 관계없이 포지티브 논리값을 갖는다. 이러한 단에서, 디코드 신호 (DC2) 만이 포지티브 논리값으로 설정된 경우에, 구동 펄스는 디코드부 (74) 에 의해 분할된 출력 단자들 (G1-G2a및 G2b+1-G2N) 중에 짝수 번째 출력 단자들만을 통해 출력된다.
출력 단자들 (G1-G2a) 에 연결된 홀수 번째 게이트 라인들이 동시에 구동되고 나서, 출력 단자들 (G2b+1-G2N) 에 연결된 짝수 번째 게이트 라인들이 동시에 구동된다. 이러한 기간 동안, 블랙 신호를 공급함으로써, 블랙 데이터가 상단 및 하단 영역으로 동시에 기입된다. 상단 및 하단 블랙 영역은 프레임 반전 설계 중 임의의 것, 데이터 라인 반전 설계, 게이트 라인 반전 설계 및 도트 반전 설계에 의해 구동될 수 있다. 이러한 동작들을 반복함으로써, 단순한 구동 방법이, LCD 에서 제공된 화소 소자들의 개수보다 적은 개수의 화소 소자들 상에 영상 이미지를 표시하기 위한 동작에 구현될 수 있으며, 블랙 데이터는 영상 이미지가 표시되지 않는 상단 및 하단 영역 상에 한꺼번에 표시된다.
상술한 바와 같이, 본 발명에 따른 게이트 구동 회로는 다중 주사 기능을 위한 동작을 구현하여, 블랙 데이터가 상단 및 하단 영역에서 동시에 표시되어 다음의 장점들을 얻을 수 있다. 첫 번째, 이미지 신호를 위한 수평 동기 신호의 주파수 이하의 주파수로 주사 회로를 구동할 수 있다. 두 번째, 주사 회로의 클럭 주파수를 변경하는 등의 복잡한 동작이 필요하지 않다. 이것은 게이트 구동 회로를 제어하기 위한 외부 구동 회로의 구성을 단순화시키며, 회로의 크기를 감소시킬 수 있으며, 복잡한 구동 방법을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며 본 발명의 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해하여야 한다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (5)

  1. 영상 기입 기간과 수직 공백 기간 동안 동작하는 액티브 매트릭스형 액정 표시 장치를 구동하기 위한 구동 회로에 있어서,
    LCD 장치의 게이트 라인들 중 대응하는 군에 각각 배치된 복수의 메모리셀을 구비하며, 상기 게이트 라인들 중 선택된 군에 대응하는 상기 메모리셀 각각에 제 1 데이터를 기억시키고, 상기 메모리셀들 중 나머지 군 각각에 반전된 제 1 데이터를 기억시키는 메모리 회로,
    상기 메모리셀들 중 대응하는 하나에 각각 배치되며, 상기 전송 소자를 따라서 상기 제 1 클럭 신호와 동기되는 제 2 클럭 신호 내의 클럭 펄스를 이동시키는 복수의 캐스케이드 전송 소자, 및
    상기 메모리셀 중 대응하는 하나에 각각 배치되어, 논리 연산 Mn *Sn *XBW+XMn *BW 에 따른 결과 신호를, 상기 게이트 라인들 중 대응하는 군에 각각 출력하는 복수의 논리 연산부를 포함한 게이트 라인 구동 회로를 구비하며,
    Mn, XMn, Sn, BW 및 XBW 는 상기 논리 연산부 각각에 대응하는 상기 메모리셀들 중 하나로부터의 상기 제 1 데이터, 반전된 제 1 데이터, 상기 논리 연산부 각각에 대응하는 상기 전송 소자들 중 하나의 출력, 상기 영상 기입 기간 또는 수직 공백 기간에 따른 논리값을 갖는 제어 신호 및 반전된 제어 신호를 각각 나타내는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치를 구동하기 위한 구동 회로.
  2. 제 1 항에 있어서, 상기 게이트 라인 구동 회로는 상기 메모리셀 중 대응하는 하나에 각각 배치되어, 상기 결과 신호를 상기 게이트 라인의 상기 군에 포함된 복수의 게이트 라인에 대응하는 복수의 펄스로 분할하는 복수의 디코드부를 더 포함하는 것을 특징으로 하는 구동 회로.
  3. 제 1 항에 있어서, 상기 게이트 라인의 상기 군이 단일 게이트 라인을 포함하는 것을 특징으로 하는 구동 회로.
  4. 제 1 항에 있어서, 상기 제 1 클럭 신호는 상기 제 2 클럭 신호의 주파수 및 위상과 동일한 주파수 및 위상을 갖는 것을 특징으로 하는 구동 회로.
  5. 제 1 항에 있어서, 상기 제 1 데이터를 기억시키는 상기 메모리셀에 대응하는 상기 논리 연산부로부터의 출력은, 영상 기입 기간 동안에 순차적으로 전달되며, 상기 반전된 제 1 데이터를 기억시키는 상기 메모리셀에 대응하는 상기 논리 연산부로부터의 출력은 동시에 전달되는 것을 특징으로 하는 구동 회로.
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