KR19990066742A

KR19990066742A - 반도체 장치

Info

Publication number: KR19990066742A
Application number: KR1019980033597A
Authority: KR
Inventors: 히데오 누노까와
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시끼가이샤
Priority date: 1998-01-29
Filing date: 1998-08-19
Publication date: 1999-08-16
Also published as: FR2774234A1; FR2774234B1; US6060914A; KR100332510B1; JPH11220393A; JP3566060B2

Abstract

본 발명은 보다 저소비 전력으로 동작 가능한 A/D 컨버터를 갖는 반도체 장치를 제공하는 것을 과제로 한다.

샘플 홀드 회로(10A)와, 샘플 홀드 회로(10A)가 갖는 아날로그 스위치(10a)의 게이트 전압을 승압하는 게이트 승압 회로(18A)를 포함한 A/D 컨버터(1)를 갖는 반도체 장치에 있어서, 게이트 승압 회로(18A)는 아날로그 스위치(10a)를 제어하는 샘플링 클록 펄스를 승압하는 승압부(11)와, 전류를 그라운드에 흘려서 샘플링 클록 펄스가 소정 이상으로 승압되는 것을 방지하는 클램프부(13)와, 샘플링 클록 펄스가 하이레벨이 되는 순간만 클램프부(13)를 동작시키는 미분 회로(17)를 갖는다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것이고, 보다 상세하게는 저전압 동작의 A/D 컨버터를 갖는 반도체 장치에 관한 것이다. 보다 특정하자면, 샘플 홀드 회로의 아날로그 스위치의 온 저항을 내리기 위해서 아날로그 스위치를 구성하는 트랜지스터의 게이트에 접속하고, 아날로그 스위치를 제어하는 샘플링 클록 펄스를 승압하는 게이트 승압 회로가 설치된 A/D 컨버터를 갖는 반도체 장치에 관한 것이다.

근년에 와서 전자 기기의 저소비 전력화, 전자 기기를 구성하는 반도체 장치의 고집적화에 따라 소비 전력이 낮고, 또한 동작 신뢰성이 높은 고품질의 반도체 장치의 실현이 요망되고 있다.

반도체 장치를 구성하는 A/D 컨버터 장치는 아날로그 신호 입력부에 아날로그 스위치와 컨덴서로 구성되는 샘플 홀드 회로를 갖고 있다.

A/D 컨버터에서는 아날로그 스위치가 온일 때에, 아날로그 입력 신호가 샘플 홀드 회로의 컨덴서에 들어간다. 그리고 아날로그 신호의 디지털 신호로의 변환 처리중, 상기 컨덴서에 아날로그 입력 전압이 일정 전압으로 계속 유지함으로써 정확한 디지털 신호로의 변환이 행하여진다.

아날로그 스위치의 온, 오프의 제어는 샘플링 클록 펄스가 일정 주기로 아날로그 스위치를 구성하는 트랜지스터의 게이트에 입력함으로써 행하여지지만, 펄스 전압이 낮으면 아날로그 스위치의 온 저항이 높아져서, A/D 컨버터의 정상적인 동작의 장해가 될 우려가 있다.

따라서 종래의 A/D 컨버터에는 아날로그 스위치를 구성하는 트랜지스터의 게이트에 들어가는 샘플링 클록 펄스의 전압을 승압하는 케이트 승압 회로가 설치되어 있다.

도 7은 종래예의 게이트 승압 회로(18)와 샘플 홀드 회로(10)의 회로 구성도이다. 도 7에 나타낸 바와 같이 게이트 승압 회로(18)는 크게는 승압부(11), 레벨 컨버터(12), 클램프부(13), 인버터(14, 15, 16)로 구성된다.

승압부(11)는 컨덴서(C1)와 P-채널 트랜지스터(P1)로 구성된다. 트랜지스터(P1)의 소스는 전원 전압(VDD)에 접속되어 있다. 샘플링 클록 펄스가 입력 단자(a)로부터 들어오고, 승압부(11)에 도달하면, 컨덴서(C1)의 작용에 의해 대략 전압 VDD만큼 승압된다.

레벨 컨버터(12)는 N-채널 트랜지스터(Q2, Q3, Q4)와 P-채널 트랜지스터(P5, P6, P7)로 구성된다. 레벨 컨버터(12)는 승압부(11)의 출력 측에 있고, 승압부(11)에서 승압된 하이레벨의 샘플링 클록 펄스의 전압은 그대로 출력하고, 또 로레벨의 샘플링 클록 펄스의 전압은 0V로 변환해서 출력한다. 이 레벨 컨버터(12)의 동작에 의해 아날로그 스위치(10a)에 하이레벨과 로레벨의 신호가 명확하게 들어가서, 아날로그 스위치의 온/오프 동작이 정확하게 이루어진다.

클램프부(13)는 N-채널 트랜지스터(Q1)와 P-채널 트랜지스터(P2, P3, P4)로 구성된다. 도 7에 나타낸 바와 같이 트랜지스터(Q1)의 게이트에 하이레벨 신호가 들어가면 트랜지스터(Q1, P2, P3, P4)는 온이 되고, 노드(n3)로부터 클램프부(13)를 관통 전류가 흐를 수가 있다. 클램프부(13)가 없으면 고전압의 샘플링 클록 펄스가 입력된 경우, 노드(n3)에서의 전압이 승압부(11)에서 더욱 승압되어, 노드(n3)에 접속되어 있는 트랜지스터에 내전압 이상의 전압이 가해질 우려가 있다. 그러나 클램프부(13)를 설치하고 있기 때문에 노드(n3)가 소정 이상의 전압이 되었을 때는 노드(n3)로부터 클램프부(13)를 전류가 관통해서 그라운드로 흘러서 트랜지스터의 손상을 방지한다.

인버터(14, 15, 16)는 신호를 반전시킴과 동시에 신호 파형의 정형을 행한다.

도 7에 나타낸 바와 같이 샘플 홀드 회로(10)는 아날로그 스위치(10a)와 샘플 홀드용 컨덴서(C2)로 구성된다. 또 아날로그 스위치(10a)는 N-채널 트랜지스터(Q5)와 P-채널 트랜지스터(P8)로 된다. 또 게이트 승압 회로(18)의 노드(n6)는 트랜지스터(Q5)의 게이트에 접속되고, 노드(n5)는 트랜지스터(P8)의 게이트에 각각 접속되어 있다.

게이트 승압 회로(18)에서 승압되는 트랜지스터(Q5)의 게이트 측은 2개의 인버터(14, 15)를 개재해서 접속되고, 트랜지스터(P8)의 게이트 측은 인버터(16)를 개재해서 접속되어 있으므로, 트랜지스터(Q5, P8)는 동시에 온 또는 오프가 된다. 따라서 샘플링 클록 펄스가 하이레벨의 전압 시는 트랜지스터(Q5, P8)가 다같이 온으로서, 아날로그 스위치(10a)가 온이 되므로, 아날로그 입력 신호가 컨덴서(C2)에 도달한다. 또 샘플링 클록 펄스가 로레벨일 때는 트랜지스터(Q5, P8)가 다같이 오프로서, 아날로그 스위치(10a)가 오프가 되므로, 앞서 컨덴서(C2)에 도달한 신호 전압이 유지된다.

상기한 바와 같이 아날로그 스위치를 제어하는 샘플링 클록 펄스를 게이트 승압 회로(18)로 승압함으로써 아날로그 스위치의 온 저항을 내리고 있다. 또 클램프부(13)를 설치함으로써 승압부(11)에 의한 샘플링 클록 펄스의 승압을 소정 이하로 해서 내전압 이상의 전압이 회로를 구성하는 트랜지스터에 걸리지 않도록 하고 있다.

그러나 종래예에서는 클램프부(13)의 스위치인 트랜지스터(Q1)의 게이트에 직접 샘플링 클록 펄스를 입력시키기 때문에 고전압의 샘플링 클록 펄스가 하이레벨일 동안은 항상 클램프부(13)에 관통 전류가 흘러 전력을 계속 소비하는 문제가 있었다.

또 A/D 컨버터를 구성하는 트랜지스터의 제조 산포에 의한 특성 변동의 방지, 노이즈 저감을 위해서 아날로그 스위치(10a)를 구성하는 트랜지스터(Q5, P8)의 채널 폭을 큼지막하게 하면 트랜지스터의 임계 전압(threshold voltage)이 높아져서, 보다 저전압 동작이 가능한 A/D 컨버터의 실현이 불리해지는 문제가 있었다. 특히 게이트 승압 회로(18)에 접속되어 있지 않고, 승압시키지 않는 신호가 게이트에 들어가는 트랜지스터(P8)의 채널 폭을 작게 하는 것이 곤란한 문제가 있었다.

따라서 본 발명의 제 1 과제는 샘플링 클록 펄스가 하이레벨이 되는 순간만 관통 전류를 그라운드로 흘리는 게이트 승압 회로의 구성으로 함으로써 보다 저소비 전력으로 동작 가능한 A/D 컨버터를 갖는 반도체 장치를 제공하는 것이다.

또 본 발명의 제 2 과제는 아날로그 스위치를 구성하는 트랜지스터의 채널 폭을 보다 작게 해서 저소비 전력화를 달성할 수 있는 A/D 컨버터를 갖는 반도체 장치를 제공하는 것이다.

도 1은 마이크로 컴퓨터(2)의 전체 구성도.

도 2는 축차 비교식 A/D 컨버터의 전체 구성도.

도 3은 제 1 실시예인 샘플 홀드 회로(10A)와 게이트 승압 회로(18A)의 회로 구성도.

도 4는 VDD=1.8인 때의 타이밍도.

도 5는 VDD=3.6인 때의 타이밍도.

도 6은 제 2 실시예인 샘플 홀드 회로(10A)와 게이트 승압 회로(18B)의 회로 구성도.

도 7은 제 3 실시예인 샘플 홀드 회로(10B)와 게이트 승압 회로(18B)의 회로 구성도.

도 8은 종래예인 샘플 홀드 회로(10)와 게이트 승압 회로(18)의 회로 구성도.

(부호의 설명)

1 A/D 컨버터

2 마이크로 컴퓨터

10, 10A, 10B 샘플 홀드 회로

10a 아날로그 스위치

11 승압부

12 레벨 컨버터

13 클램프부

14, 15, 16 인버터

17 미분 회로

18, 18A, 18B 게이트 승압 회로

21 비교기

22 클록 펄스 발생기

23 축차 비교 레지스터

24 제어 회로

25 D/A 컨버터

30 타이머

32 MPU

34 RAM

36 ROM

38 입력 포트

40 출력 포트

42 제어 버스

44 어드레스 버스

46 데이터 버스

Q1, Q2, Q3, Q4, Q5 N-채널 트랜지스터

P1, P2, P3, P4, P5, P6, P7, P8, P9 P-채널 트랜지스터

C1, C2, C3 컨덴서

R1, R2 저항

상기 과제를 해결하기 위해서 본 발명에서는 다음에 서술하는 각 수단을 강구한 것을 특징으로 한다.

청구항 1 기재의 발명에서는,

아날로그 스위치를 가지며, 아날로그 신호를 일정 주기로 샘플링 및 홀드하는 샘플 홀드 회로와, 상기 아날로그 스위치의 게이트 전압을 승압하는 게이트 승압 회로를 포함한 A/D 컨버터를 갖는 반도체 장치에 있어서, 상기 게이트 승압 회로는 상기 아날로그 스위치를 제어하는 샘플링 클록 펄스를 승압하는 승압부와, 전류를 그라운드로 흘려서 상기 샘플링 클록 펄스가 소정 이상으로 승압되는 것을 방지하는 클램프부와, 상기 샘플링 클록 펄스가 하이레벨이 되는 순간만 상기 클램프부를 동작시키는 클램프부 제어 회로를 갖는 것을 특징으로 하는 것이다.

또 청구항 2 기재의 발명에서는,

청구항 1 기재의 반도체 장치에 있어서, 상기 샘플링 클록 펄스가 입력되는 상기 게이트 승압 회로의 입력 단자는 제 1 및 제 2 인버터를 개재한 상기 승압부의 신호 입력 단자와, 상기 클램프부 제어 회로의 신호 입력 단자와, 제 3 인버터를 통한 상기 아날로그 스위치를 구성하는 제 1 P-채널 트랜지스터의 게이트에 접속되고, 상기 승압부의 신호 출력 단자는 상기 클램프부의 제 1 신호 입력 단자와, 상기 아날로그 스위치를 구성하는 제 1 N-채널 트랜지스터의 게이트에 접속되고, 상기 클램프부 제어 회로의 신호 입력 단자는 상기 클램프부의 제 2 신호 입력 단자에 접속되고, 상기 클램프부의 출력 단자는 그라운드에 접속된 구성인 것을 특징으로 하는 것이다.

또 청구항 3 기재의 발명에서는,

청구항 1 또는 2 기재의 반도체 장치에 있어서, 상기 승압부는 제 1 컨덴서와, 제 2 P-채널 트랜지스터와, 전원으로 되고, 상기 제 1 컨덴서는 상기 게이트 승압 회로의 입력 단자와, 상기 승압부의 신호 출력 단자에 접속되고, 상기 제 2 P-채널 트랜지스터의 소스는 상기 전원에 접속되고, 상기 제 2 P-채널 트랜지스터의 드레인은 상기 제 2 P-채널 트랜지스터의 게이트와 상기 승압부의 신호 출력 단자에 접속되어 있는 것을 특징으로 하는 것이다.

또 청구항 4 기재의 발명에서는,

청구항 1 내지 3중 어느 한항 기재의 반도체 장치에 있어서, 상기 클램프부는 제 2 N-채널 트랜지스터를 가지며, 상기 클램프부 제어 회로는 제 2 컨덴서와 제 1 저항을 가지며, 상기 클램프부 제어 회로의 신호 입력 단자는 상기 샘플링 클록 펄스가 입력되는 상기 게이트 승압 회로의 입력 단자에 접속되고, 상기 클램프부 제어 회로의 신호 출력 단자는 상기 제 2 N-채널 트랜지스터의 게이트에 접속되고, 상기 샘플링 클록 펄스의 전압이 하이레벨로 이행할 때만 상기 제 2 N-채널 트랜지스터를 온으로 해서 상기 클램프부에 상기 승압부로부터 전류가 흐르는 구성으로 한 것을 특징으로 하는 것이다.

또 청구항 5 기재의 발명에서는,

청구항 4 기재의 반도체 장치에 있어서, 상기 승압부는 제 3 P-채널 트랜지스터를 더 가지며, 상기 제 3 P-채널 트랜지스터의 게이트는 상기 클램프부 제어 회로의 신호 출력 단자에 접속하고, 상기 제 3 P-채널 트랜지스터의 소스는 상기 제 2 P-채널 트랜지스터의 드레인에 접속하고, 상기 제 3 P-채널 트랜지스터의 드레인은 상기 승압부의 신호 출력 단자에 접속되어 있고, 상기 승압부에서 상기 샘플링 클록 펄스를 승압할 때는 상기 클램프부가 동작하지 않고, 상기 클램프부가 동작할 때는 상기 클램프부에 상기 전원으로부터 전압이 주어지지 않는 구성으로 한 것을 특징으로 하는 것이다.

또 청구항 6 기재의 발명에서는,

청구항 4 또는 청구항 5의 반도체 장치에 있어서, 상기 샘플 홀드 회로의 아날로그 신호 입력 단자 측에 제 2 저항을 설치한 것을 특징으로 하는 것이다.

또 청구항 7 기재의 발명에서는,

청구항 4 또는 청구항 5 기재의 반도체 장치에 있어서, 상기 샘플 홀드 회로의 아날로그 신호 출력 단자 측에 제 3 저항을 설치한 것을 특징으로 하는 것이다.

또한 청구항 8 기재의 발명에서는,

아날로그 스위치를 가지며, 아날로그 신호를 일정 주기로 샘플링 및 홀드하는 샘플 홀드 회로와, 상기 아날로그 스위치의 게이트 전압을 승압하는 게이트 승압 회로를 갖는 A/D 컨버터에 있어서, 상기 게이트 승압 회로는 상기 아날로그 스위치를 제어하는 샘플링 클록 펄스를 승압하는 승압부와, 전류를 그라운드로 흘려서 상기 샘플링 클록 펄스가 소정 이상으로 승압부에 의해 승압되는 것을 방지하는 클램프부와, 상기 샘플링 클록 펄스가 하이레벨이 되는 상기 클램프부를 동작시키는 클램프부 제어 회로를 갖는 것을 특징으로 하는 것이다.

상기의 각 수단은 다음과 같이 작용한다.

청구항 1 내지 5 기재의 발명에 의하면,

게이트 승압 회로에서, 샘플링 클록 펄스가 하이레벨이 되는 순간만 클램프부가 관통 전류를 흘리는 구성이므로, 보다 저소비 전력으로 동작 가능한 A/D 컨버터를 갖는 반도체 장치를 제공할 수가 있다.

또 청구항 6 또는 7 기재의 발명에 의하면,

아날로그 입력 신호가 샘플 홀드 회로의 전 또는 후에서 저항을 통과하는 구성으로 함으로써, 아날로그 스위치를 구성하는 트랜지스터 폭을 작게 해서 저소비 전력화를 달성 가능한 A/D 컨버터를 갖는 반도체 장치를 제공할 수가 있다.

또한 청구항 8 기재의 발명에 의하면,

게이트 승압 회로에서, 샘플링 클록 펄스가 하이레벨이 되는 순간만 클램프부가 관통 전류를 흘릴 수 있는 구성이므로, 보다 저소비 전력으로 동작 가능한 A/D 컨버터를 제공할 수가 있다.

(발명의 실시예)

이하 본 발명의 실시예에 대해서 도면과 함께 설명한다.

본 발명의 원리는 A/D 컨버터 내의 샘플 홀드 회로가 갖는 아날로그 스위치에 대해서 미분 회로를 갖는 게이트 승압 회로를 이용함으로써 저소비 전력으로 아날로그 스위치의 승압을 행하여, 아날로그 스위치의 온 저항을 내리는 것이다. 또 아날로그 스위치와 직렬로 저항을 넣음으로써 제조 산포의 증가나 노이즈 흡수 효과의 감소 등의 문제를 일으키는 일이 없이 아날로그 스위치의 트랜지스터 길이를 최소로 하고, 아날로그 스위치의 임계 전압치를 최소한까지 내림으로써 가일층 A/D 컨버터의 저전압 동작을 가능하게 한다.

도 1은 본 발명이 적용된 아날로그 신호를 디지털 신호로 변환(이하 "A/D 변환"이라 칭함)하는 A/D 컨버터(1)가 배치된 반도체 장치인 마이크로 컴퓨터(이하 "마이콤"이라 함)(2)의 기본 구성도이다.

도 1에 나타낸 바와 같이 마이콤(2)은 각각 제어 버스(42), 어드레스 버스(44), 데이터 버스(46)로 접속되는 MPU(32), RAM(34), ROM(36), 입력 포트(38), 출력 포트(40)와 타이머(30)와 A/D 컨버터(1)를 갖는다.

타이머(30)는 MPU(32)에 접속되어, 일정 주기의 펄스를 MPU(32)에 송신한다. MPU(32)는 주어진 명령을 꺼내고, 그 명령에 따라서 각종의 연산을 행한다거나, 명령의 실행에 필요한 제어 신호를 발생시켜서, RAM(34), ROM(36), 입력 포트(38), 출력 포트(40) 등에 지시를 내린다. 또 RAM(34), ROM(36)은 기억 장치(메모리)이며, 프로그램과 프로그램에서 사용되는 입력 데이터, 출력 데이터, 처리의 도중 결과(연산 데이터) 등의 데이터를 기억한다.

또한 입력 포트(38), 출력 포트(40)는 데이터의 발생원이나 데이터의 출력선과 MPU 사이에서 원활하게 데이터를 주고 받을 수가 있도록 하기 위한 회로이다. 외부 기기로부터의 아날로그의 입력 데이터(48)는 A/D 컨버터(1)에서 디지털 신호로 변환된다. 또 외부 기기에는 출력 포트(40)로부터 출력 데이터(50)가 보내어진다.

제어 버스(42)는 MPU(32)로부터 메모리에 대해서 판독 출력 동작과 기입 동작을 지시하는 신호선이다. 또 어드레스 버스(44)는 MPU(32)가 메모리의 어느 번지에 액세스하는가를 지시하는 신호선이다. 또 데이터 버스(46)는 데이터를 판독 출력하거나, 기입하기 위한 신호선이다.

여기서 A/D 컨버터의 일례로서 축차 비교식 A/D 컨버터(1)를 도 2를 사용해서 설명한다. 도 2는 A/D 컨버터(1)의 전체 구성도이다.

도 2에 나타낸 바와 같이 A/D 컨버터(1)는 샘플 홀드 회로(10A), 게이트 승압 회로(18A), 비교기(21), 클록 펄스 발생기(22), 축차 비교 레지스터(23), 제어 회로(24), D/A 컨버터(25) 등으로 구성된다.

샘플 홀드 회로(10A)는 A/D 변환이 정확히 이루어지도록 일정한 주기마다 A/D 컨버터(1)에 입력되는 아날로그 신호(아날로그 입력 전압(Vi))를 추출해서, A/D 컨버터(1)의 아날로그 회로의 동작이 종료하기까지 아날로그 입력 전압(Vi)을 일정한 값으로 유지하여 두는 회로이다. 샘플 홀드 회로(10A)에 의한 아날로그 입력 전압(Vi)의 유지후, 전압(Vi)의 신호는 비교기(21)에 송신된다.

샘플 홀드 회로(10) 내에는 상세하게는 후술하듯이 아날로그 스위치와 샘플/홀드용 컨덴서가 있다. 이 아날로그 스위치의 온, 오프는 클록 펄스 발생기(22)로부터의 샘플링 클록 펄스로 제어되고, 아날로그 스위치가 온일 때, 아날로그 입력 신호가 아날로그 스위치로부터 샘플/홀드용 컨덴서에 들어간다.

게이트 승압 회로(18A)는 아날로그 스위치를 구성하는 트랜지스터의 게이트에 들어가는 샘플링 클록 펄스의 전압을 승압한다.

비교기(21)는 샘플 홀드 회로(10A)로부터의 아날로그 신호 전압(Vi)과 D/A 컨버터(25)로부터의 신호 전압의 대소를 비교한다.

클록 펄스 발생기(22)는 게이트 승압 회로(18A)와 축차 비교 레지스터(23)의 동작 제어를 행하는 기준 펄스(클록 펄스)의 발생기이다.

축차 비교 레지스터(23) 내에는 전압치 데이터를 비트열로 2진수 등록하는 회로이며, 회로 상태에 따른 디지털을 출력한다.

다음에 축차 비교식 A/D 컨버터(1)의 동작을 설명한다.

우선 샘플 홀드 회로(10A)는 샘플링 클록 펄스에 의해 아날로그 스위치가 온이 되었을 때에 아날로그 입력 신호(전압(Vi))를 도입하여, 전압(Vi)의 값을 일정하게 유지하여 둔다.

한편 제어 회로(24)로부터 발생하는 A/D 변환 개시 신호에 의해 축차 비교 레지스터(23)는 비트열 중의 최상위 비트를 1로 세트한다. 그리고 최상위 비트를 1로 한 2진수 데이터(Vd1)가 D/A 컨버터(25)에 송신된다.

D/A 컨버터(25)는 축차 비교 레지스터(23)로부터 보내어온 데이터(Vd1)를 10진수 데이터(Va1)로 해서 비교기(21)에 송신한다. 비교기(21)는 앞서 샘플 홀드 회로(10A)로부터 수신한 아날로그 입력 전압(Vi)과 D/A 컨버터(25)로부터 수신한 데이터(Va1)를 비교한다. 비교 결과는 제어 회로(24)에 송신된다.

여기서 Vi>Va1일 때, 제어 회로(24)는 축차 비교 레지스터(23)의 최상위 비트를 1도 유지한 채로 다음 자리의 비트를 1로 한 2진수 데이터(Vd2)를 다시 D/A 컨버터(25)에 송신한다. 데이터(Vd2)는 D/A 컨버터(25)에서 10진수 데이터(Va2)로 변환되고, 그 후 비교기(21)에 따라 다시 아날로그 입력 전압(Vi)과 비교된다.

한편 Vi<Va일 때, 제어 회로(24)는 축차 비교 레지스터(23)의 최상위 비트를 0으로 되돌리고, 다음 자리의 비트를 1로 한 2진수 데이터(Vd3)를 D/A 컨버터(25)에 송신한다. 데이터(Vd3)는 D/A 컨버터(25)에서 10진수 데이터(Va3)로 변환되고, 그 후 비교기(21)에 의해 아날로그 입력 전압(Vi)과 비교된다.

상기 동작이 반복되어, 축차 비교 레지스터(23)의 모든 자리의 비트가 0 또는 1로 새로이 설정되었을 때, 비트열로 표시되는 디지털 데이터(Vo)가 축차 비교 레지스터(23)로부터 출력된다. 이상으로부터 1사이클의 아날로그 신호(Vi)로부터 디지털 신호(Vo)로의 변환처리가 완료가 된다.

도 3은 본 발명의 제 1 실시예를 설명하기 위한 도면이며, 도 1에 나타낸 샘플 홀드 회로(10A)와 게이트 승압 회로(18A)의 회로 구성도이다.

도 3에 나타낸 바와 같이, 샘플 홀드 회로(10A)는 N-채널 트랜지스터(Q5)와 P-채널 트랜지스터(P8)로 된 아날로그 스위치(10a) 및 샘플 홀드용 컨덴서(C2)로 구성된다.

트랜지스터(Q5)의 드레인 및 트랜지스터(P8)의 소스에는 아날로그 입력 신호의 입력 단자(b)가 접속되어 있다. 또 트랜지스터(Q5)의 소스 및 트랜지스터(P8)의 드레인에는 샘플 홀드용 컨덴서(C2)를 통해서 출력 단자(c)가 접속되어 있다. 또한 트랜지스터(Q5)의 게이트는 게이트 승압 회로(18A)의 노드(n6)에 접속되고, 트랜지스터(P8)의 게이트는 게이트 승압 회로(18A)의 노드(n5)에 접속되어 있다.

아날로그 스위치(10a)는 아날로그 입력 신호의 샘플 홀드용 컨덴서(C2)로의 입력을 제어하는 스위치이다. 아날로그 스위치(10a)의 온, 오프는 트랜지스터(Q5, P8)의 게이트에 들어가는 게이트 승압 회로(18A)로부터의 샘플링 클록 펄스에 의해 제어된다.

아날로그 스위치(10a)의 온 시에 아날로그 스위치(10a)를 통과한 아날로그 입력 신호(전압(Vi))는 샘플 홀드용 컨덴서(C2)에서 전압 유지된다. 샘플 홀드 회로(10A)에 의한 전압(Vi)의 샘플 홀드 시간은 아날로그 스위치(10a)의 온 저항과 샘플 홀드용 컨덴서(C2)의 시정수로 결정된다.

게이트 승압 회로(18A)는 N-채널 트랜지스터(Q1∼Q4), P-채널 트랜지스터(P1∼P7), 컨덴서(C1, C3), 인버터(14, 15, 16)로 구성된다.

게이트 승압 회로(18A)에서 클록 펄스 발생기(22)로부터의 샘플링 클록 펄스가 입력되는 입력 단자(a)는 노드(n1)에 접속되어 있다. 노드(n1)는 인버터(14, 15), 컨덴서(C1)를 통한 노드(n3), 컨덴서(C3)를 통한 노드(n7) 및 노드(n4)에 접속되어 있다.

노드(n3)는 트랜지스터(P1)의 드레인 및 게이트와, 트랜지스터(P4∼P7) 각각의 소스에 접속되어 있다. 트랜지스터(P1)의 소스에 접속되는 VDD는 트랜지스터(P1)의 소스에 걸리는 전압과 그 전원을 의미한다. 전원 전압(VDD)은 샘플링 클록 펄스의 하이레벨 시의 전압과 같게 한다.

노드(n7)는 타단을 그라운드(이하 "GND"라 함)에 접속된 저항(R1)과 트랜지스터(Q1)의 게이트에 접속되어 있다. 노드(n4)는 인버터(16)를 통한 노드(n5)와 트랜지스터(Q3)의 게이트에 접속되어 있다. 노드(n5)는 트랜지스터(Q2)의 게이트와, 트랜지스터(P8)의 게이트에 접속되어 있다.

트랜지스터(P4)의 게이트는 트랜지스터(P4)의 드레인과 트랜지스터(P3)의 소스에 접속되고, 트랜지스터(P3)의 게이트는 트랜지스터(P3)의 드레인과 트랜지스터(P2)의 소스에 접속되어 있다. 또한 트랜지스터(P2)의 게이트는 트랜지스터(P2)의 드레인과 트랜지스터(Q1)의 드레인에 접속되고, 트랜지스터(Q1)의 소스는 GND에 접속되어 있다.

또 트랜지스터(P5)의 게이트는 트랜지스터(P7)의 게이트와 트랜지스터(P6)의 드레인과 트랜지스터(Q3)의 드레인과 트랜지스터(Q4)의 게이트에 접속되어 있다. 또 트랜지스터(P5)의 드레인은 트랜지스터(P6)의 게이트와 트랜지스터(Q2)의 드레인에 접속되어 있다. 또 노드(n6)는 트랜지스터(P7)의 드레인과 트랜지스터(Q4)의 드레인과 트랜지스터(Q5)의 게이트에 접속되어 있다. 또한 트랜지스터(Q2, Q3, Q4)의 각각의 소스는 GND에 접속되어 있다.

여기서 게이트 승압 회로(18A)에서 컨덴서(C1)와 트랜지스터(P1)와 전원(VDD)은 승압부(11)를 구성한다. 승압부(11)는 샘플링 클록 펄스의 전압을 승압한다.

승압부(11)의 컨덴서(C1)는 커플링 컨덴서이다. 이 컨덴서(C1)는 입력 단자(a)와 노드(n3)를 직류적으로 분리해서 바이어스 조건이 흐트러지지 않도록 하고 있다. 그러나 컨덴서(C1)는 입력 신호는 통과시키므로, 컨덴서(C1)의 출력 전압은 거의 비슷하게 변화한다.

또 트랜지스터(Q2, Q3, Q4, P5, P6, P7)는 레벨 컨버터(12)를 구성한다. 레벨 컨버터(12)는 아날로그 스위치(10a)를 정확히 온/오프 동작시키기 위해 트랜지스터(Q5, P8)의 게이트에 하이레벨과 로레벨의 신호가 정확히 들어가도록 승압부(11)에서 승압된 샘플링 클록 펄스의 전압을 조정한다.

또 트랜지스터(Q1, P2, P3, P4)는 클램프부(13)를 구성한다. 클램프부(13)는 승압부(11)에 의해 노드(n3)의 전압이 소정 이상으로 높아지고, 트랜지스터(P5, P6, P7, Q5)에 걸리는 전압이 각각의 내압 이상이 되는 것을 방지하기 위해서 전류를 GND로 흘려서 노드(n3)의 전압을 소정 레벨로 억제한다.

또 컨덴서(C3)의 저항(R1)은 미분 회로(17)를 구성한다. 이 미분 회로(17)의 동작에 의해 샘플링 클록 펄스의 전압의 하이레벨의 이행시만 트랜지스터(Q1)의 게이트에 하이레벨 신호가 들어간다.

인버터(14, 15 ,16)는 신호를 반전시킴과 동시에 신호 파형의 정형을 행한다.

이어서 게이트 승압 회로(18A)와 샘플 홀드 회로(10A)의 동작을 설명한다.

도 4는 하이레벨 전압 VDD=1.8V인 저전압의 샘플링 클록 펄스와, 게이트 승압 회로(18A)의 노드(n2, n3, n6, n7)에서의 전압의 변화를 나타내는 타이밍도이다.

여기서 트랜지스터(P1, Q1)의 임계 전압 α≒0.7V로 한다.

최초에 샘플링 클록 펄스의 전압이 로레벨(0V)인 기간(1)에서는 노드(n2), 노드(n7)의 전압은 0V이다. 또 트랜지스터(P1)는 온이고, 노드(n3)에는 전원 전압VDD=1.8V보다 트랜지스터(P1)의 임계 전압 약 0.7V만큼 낮은 1.1V의 전압이 주어지고 있다.

이 때, 노드(n7)의 전압이 0V이고, 트랜지스터(Q1)의 게이트 전압은 0V이므로 트랜지스터(Q1)는 오프이다. 따라서 트랜지스터(P2, P3, P4)도 오프이고, 클램프부에 전류는 흐르지 않는다.

한편, 레벨 컨버터(12)에서 샘플링 클록 펄스의 전압이 로레벨일 때는 트랜지스터(Q3)의 게이트 전압은 로레벨이므로, 트랜지스터(Q3)는 오프이다. 또 입력 단자(a)와 인버터(16)를 통해서 접속하는 노드(n5), 트랜지스터(Q2)의 게이트, 트랜지스터(P8)의 게이트 전압은 각각 하이레벨이다.

트랜지스터(Q2)의 게이트 전압이 하이레벨이므로 트랜지스터(Q2)는 온이고, 트랜지스터(P6)의 게이트 전압은 GND 레벨이다. 따라서 트랜지스터(P6)도 온이다.

트랜지스터(P6)가 온이므로, 트랜지스터(Q4, P5, P7)의 각각의 게이트 전압은 노드(n3)의 전압보다도 트랜지스터(P6)의 임계 전압만큼만 낮은 하이레벨 전압치가 된다. 따라서 트랜지스터(P5, Q7)는 오프, 트랜지스터(Q4)는 온이다. 트랜지스터(Q4)가 온이므로, 노드(n6)의 전압은 GND 레벨이 된다.

이상으로부터 샘플링 클록 펄스 전압이 0V일 때, 아날로그 스위치(10a)를 구성한 트랜지스터(Q5)의 게이트에는 로레벨의 전압이 가해지고, 트랜지스터(P8)의 게이트에는 하이레벨의 전압이 가해진다. 따라서 트랜지스터(Q5, P8)는 다함께 오프이고, 아날로그 입력 신호는 샘플 홀드용 컨덴서(C2)에 도달하지 않는다.

이어서 샘플링 클록 펄스의 전압이 하이레벨인 VDD=1.8V 기간(2)에서는 인버터(14, 15)를 통해서 노드(n2)의 전압은 VDD와 같은 1.8V가 된다. 따라서 킥커패시턴스인 컨덴서(C1)의 작용에 의해 노드(n3)의 전압은 약1.1V로부터 1.8V 높은 약 2.9V로 승압된다.

노드(n3)의 전압이 약 2.9V로 승압됨으로써 트랜지스터(P1)에서는 게이트 전압이 소스 전압보다 높아지므로 트랜지스터(P1)는 오프가 된다.

한편, 미분 회로(17)에 하이레벨 신호가 들어가면 컨덴서(C3)의 작용에 의해 노드(n7)의 전압은 순간적으로 1.8V까지 끌어올려진다. 이 때, 트랜지스터(Q1)의 게이트에 하이레벨 신호가 들어가므로, 트랜지스터(Q1)는 온이 되고, 트랜지스터(Q1)의 소스 전압은 GND 레벨이 된다. 트랜지스터(Q1)의 소스 전압이 GND 레벨이 됨으로써 트랜지스터(P2)의 게이트 전압이 로레벨이 되고, 트랜지스터(P2)도 온이 된다. 마찬가지로 트랜지스터(P2)가 온이 됨으로써 트랜지스터(P3, P4)도 온이 된다.

여기서 트랜지스터(Q1, P2, P3, P4)의 임계 전압을 가산한 값(Vth)은 2.9V보다 약간 높은 전압으로 한다. 따라서 VDD=1.8V일 때, 트랜지스터(Q1, P2, P3, P4)가 온이 되어도 노드(n3)의 전압은 약 2.9V이므로, 클램프부(13)를 전류는 흐르지 않고 노드(n3)의 전압은 유지된다.

순간적으로 노드(n7)의 전압이 1.8V까지 오른 후에는 저항(R1)을 통해서 전류가 GND로 흘러서 노드(n7)의 전압은 다시 0V로 돌아온다. 또 노드(n7)의 전압이 0V가 됨으로써, 트랜지스터(Q1)의 게이트 전압도 0V가 되어, 트랜지스터(Q1)는 오프가 된다. 또한 트랜지스터(P2, P3, P4)도 오프가 된다.

전압 1.8V의 샘플링 클록 펄스가 들어왔을 때, 노드(n4) 쪽은 전압이 하이레벨이므로, 트랜지스터(Q3)의 게이트 전압은 하이레벨이다. 이 때, 인버터(16)를 통한 트랜지스터(Q2, P8)의 게이트 전압은 로레벨이다. 따라서 트랜지스터(Q2)는 오프가 되고, 트랜지스터(Q3, P8)는 온이 된다.

트랜지스터(Q3)가 온이 됨으로써 트랜지스터(Q4, P5, P7)의 게이트 전압이 GND 레벨이 되므로, 트랜지스터(Q4)는 오프, 트랜지스터(P5, P7)는 온이 된다.

트랜지스터(P7)가 온, 트랜지스터(Q4)가 오프가 되므로, 노드(n6)의 전압은 노드(n3)의 전압 약 2.9V보다도 트랜지스터(P7)의 임계 전압만큼 낮은 값이 된다.

상기로부터 트랜지스터(Q5)의 게이트 전압은 하이레벨, 트랜지스터(P8)의 게이트 전압은 로레벨이 되고, 트랜지스터(Q5, P8)는 다같이 온이 된다. 따라서 아날로그 입력 신호는 샘플 홀드용 컨덴서(C2)에 도달한다.

다음에 샘플링 클록 펄스의 전압이 다시 0V로 되돌아온 기간(3)에서는 인버터(14 ,15)를 통해서 노드(n2)의 전압도 0V가 되므로, 컨덴서(C1)의 작용에 의해 노드(n3)의 전압도 끌어내려진다. 이 때, 트랜지스터(P1)의 게이트 전압도 내려가서, 트랜지스터(P1)가 온이 되므로, 노드(n3)에는 다시 전원(VDD)으로부터 전원 전압1.8V보다도 트랜지스터(P1)의 임계 전압 약 0.7V만큼 낮은 약 1.1V가 주어진다.

또 기간(3)에서는 노드(n7)의 전압은 저항(R1)을 통해서 GND로의 방전에 의해 이미 거의 0V가 되어 있다.

또 다시 노드(n4)의 전압이 로레벨, 노드(n3)의 전압이 약 1.1V가 되므로, 레벨 컨버터(12)는 기간(1)일 때와 같은 동작을 하여, 노드(n6)의 전압은 로레벨, 노드(n5)의 전압은 하이레벨이 된다. 이 때, 트랜지스터(Q5, P8)는 다같이 오프가 되고, 아날로그 스위치(10a)는 오프이다. 따라서 기간(2)에서 컨덴서(C2)에 도달한 아날로그 입력 신호의 전압(Vi)은 샘플 홀드용 컨덴서(C2)에 유지된다.

도 5는 하이레벨 전압 VDD=3.6인 고전압의 샘플링 클록 펄스와, 게이트 승압 회로(18A)의 노드(n2, n3, n6, n7)에서의 전압의 변화를 나타내는 타이밍도이다.

최초에 샘플링 클록 펄스의 전압이 0V인 기간(1)에서는 노드(n2), 노드(n7), 노드(n4)의 전압은 0V이다. 또 트랜지스터(P1)는 온이고, 노드(n3)의 전압은 전원 전압 VDD=3.6V보다 트랜지스터(P1)의 임계 전압 약 0.7V만큼 낮은 약 2.9V이다.

이 때, 트랜지스터(Q1)의 게이트 전압은 0V이므로, 트랜지스터(Q1)는 오프이다. 따라서 트랜지스터(P2, P3, P4)도 오프이어서, 클램프부(13)에 전류는 흐르지 않는다.

또 샘플링 클록 펄스의 전압이 로레벨일 때는 트랜지스터(Q3)의 게이트 전압은 로레벨이므로 트랜지스터(Q3)는 오프이다. 또 인버터(16)를 통한 노드(n5), 트랜지스터(Q2)의 게이트, 트랜지스터(P8)의 게이트 전압은 각각 하이레벨이다.

트랜지스터(Q2) 의 게이트 전압이 하이레벨이므로 트랜지스터(Q2)는 온이고, 트랜지스터(P6)의 게이트 전압은 GND 레벨이다. 따라서 트랜지스터(P6)는 온이다.

트랜지스터(P6)가 온이므로, 트랜지스터(Q4, P5, P7)의 각각의 게이트 전압은 노드(n3)의 전압보다도 트랜지스터(P6)의 임계 전압만큼 낮은 하이레벨 전압치가 된다. 따라서 트랜지스터(P5, P7)는 오프, 트랜지스터(Q4)는 온이다. 트랜지스터(Q4)가 온이므로 노드(n6)의 전압은 GND 레벨이 된다.

이상으로부터 샘플링 클록 펄스 전압이 0V인 기간(1)에서는 아날로그 스위치(10a)를 구성하는 트랜지스터(Q5)의 게이트에는 로레벨의 전압이 가해지고, 트랜지스터(P8)의 게이트에는 하이레벨의 전압이 가해진다. 따라서 트랜지스터(Q5, P8)는 다같이 오프이어서, 아날로그 입력 신호는 샘플 홀드용 컨덴서(C2)에 도달하지 않는다.

이어서 샘플링 클록 펄스의 전압이 하이레벨인 VDD=3.6V의 기간(2)에서는 전압 3.6V의 샘플링 클록 펄스가 입력된 순간, 컨덴서(C3)에 의해 노드(n7)의 전압도 3.6V까지 승압하여, 트랜지스터(Q1)를 온으로 한다. 트랜지스터(Q1)가 온이 됨으로써, 연쇄적으로 트랜지스터(P2, P3, P4)도 온이 된다.

한편, 인버터(14, 15)를 통해서 노드(n2)의 전압은 VDD와 같은 3.6V가 된다. 따라서 킥커패시턴스인 컨덴서(C1)는 노드(n3)의 전압을 약 2.9V로부터 3.6V 높은 약 6.5V까지 끌어올리려고 한다.

그러나 이 때 클램프부(13)를 구성하는 트랜지스터가 모두 온이 되어있으므로, 노드(n3)로부터 클램프부(13)를 통해서 GND에 관통 전류가 흐른다. 전류가 흐름으로써 노드(n3)의 전압이 2.9V보다도 약간 큰 트랜지스터(Q1, P2, P3, P4)의 임계 전압의 합계치(Vth)보다도 승압하는 것이 방지되어, 트랜지스터(P5, P6, P7)에는 내전압 이상의 전압이 가해지지 않는다.

순간적으로 노드(n7)의 전압이 3.6V까지 오른 후에는 저항(R1)을 통해서 전류가 GND로 흘러서 노드(n7)의 전압은 다시 0V로 되돌아온다. 또 노드(n7)의 전압이 0V가 됨으로써 트랜지스터(Q1)의 게이트 전압도 0V가 되어, 트랜지스터(Q1)는 오프가 된다. 트랜지스터(P2, P3, P4)도 오프가 된다.

트랜지스터(Q1)가 온이 되는 것은 트랜지스터(Q1)의 게이트 전압이 임계 전압인 약 0.7V로 내려갈 때까지의 사이이다.

전압 3.6V의 샘플링 클록 펄스가 들어갈 때, 노드(n4) 쪽은 전압이 하이레벨이므로, 트랜지스터(Q3)의 게이트 전압은 하이레벨이다. 또 이 때, 인버터(16)를 통한 트랜지스터(Q2, P8)의 게이트 전압은 로레벨이다. 따라서 트랜지스터(Q2)는 오프가 되고, 트랜지스터(Q3, P8)는 온이 된다.

트랜지스터(Q3)가 온이 됨으로써 트랜지스터(Q4, P5, P6, P7)의 게이트 전압이 GND 레벨이 되므로, 트랜지스터(Q4)는 오프, 트랜지스터(P5, P7)는 온이 된다.

트랜지스터(P7)가 온이 되므로, 노드(n6)의 전압은 노드(n3)의 전압보다도 트랜지스터(P7)의 임계 전압만큼 낮은 값이 된다.

다음에 샘플링 클록 펄스의 전압이 다시 0V로 되돌아온 기간(3)에서는 인버터(14, 15)를 통해서 노드(n2)의 전압도0V가 되므로, 컨덴서(C1)의 작용에 의해 노드(n3)의 전압도 끌어내려진다. 이 때, 트랜지스터(P1)의 게이트 전압도 내려가서, 트랜지스터(P1)가 다시 온이 되므로, 노드(n3)에는 전원 전압 3.6V보다도 트랜지스터(P1)의 임계 전압 약 0.7V만큼 낮은 약 2.9V가 주어진다.

기간(3)에서는 노드(n7)의 전압은 저항(R1)을 통해서 전류가 GND로 흐름으로써 이미 거의 0V가 되어 있다.

또한 다시 노드(n4)의 전압이 로레벨, 노드(n3)의 전압이 약 2.9V가 되므로, 레벨 컨버터(12)는 기간(1)일 때와 같은 동작을 하여, 노드(n6)의 전압은 로레벨, 노드(n5)의 전압은 하이레벨이 된다. 이 때, 트랜지스터(Q5, P8)는 다같이 오프가 되고, 아날로그 스위치(10a)는 오프이다. 따라서 기간(2)에서 컨덴서(C2)에 도달한 아날로그 입력 신호의 전압(Vi)은 컨덴서(C2)에 유지된다.

상기와 같이 샘플링 클록 펄스가 트랜지스터(Q1)의 게이트에 들어가기 전에 미분 회로(17)를 통과하므로, 샘플링 클록 펄스의 전압 상승의 순간에만 트랜지스터(Q1)가 온이 된다.

따라서 본 게이트 승압 회로(18A)는 클램프부(13)를 관통하는 전류가 흐르는 시간을 짧게 함으로써 소비 전력을 억제하면서, 트랜지스터의 내압 이상이 되지 않는 범위에서 아날로그 스위치(10a)의 게이트에 들어가는 신호 전압의 승압을 가능하게 하고 있다. 그리고 게이트에 들어가는 신호를 승압함으로써 아날로그 스위치의 온 저항을 내려서, 내전압이 낮은 트랜지스터로 구성되는 A/D 컨버터가 저전압의 샘플링 클록 펄스로 정상적으로 동작하도록 하고 있다.

도 6은 본 발명의 제 2 실시예를 설명하기 위한 도면이며, 샘플 홀드 회로(10A)와 게이트 승압 회로(18B)의 회로 구성도이다.

게이트 승압 회로(18B)는 샘플 홀드 회로(10A)에 P-채널 트랜지스터(P9)를 더한 회로이다. 도 6에 나타낸 바와 같이 트랜지스터(P9)의 게이트, 소스 , 드레인은 각각 노드(n7), 트랜지스터(P1)의 드레인, 노드(n3)에 접속되어 있다. 다른 구성은 게이트 승압 회로(18A)와 마찬가지이므로 설명을 생략한다.

샘플링 클록 펄스가 입력 단자(a)로부터 입력하여, 노드(n7)의 전압이 하이레벨이 된 순간, 트랜지스터(P9)는 오프가 된다. 또 이 때, 실시예 1에서 설명한 바와 같이 트랜지스터(Q1)는 온이다. 트랜지스터(Q1)가 온이 되어, 클램프부(13)에 관통 전류가 흐를 때에는 트랜지스터(P9)가 오프이고, 전원 전압(VDD)이 노드(n3)에 주어지는 것을 방지한다.

또 샘플링 클록 펄스의 전압이 0V가 되는 노드(n7)로부터 전류가 GND로 흘러서 노드(n7)의 전압이 로레벨이 되면, 트랜지스터(P9)는 온, 트랜지스터(Q1)는 오프가 된다. 트랜지스터(P9)가 온이 됨으로써 전원 전압(VDD)이 노드(n3)에 주어지지만, 트랜지스터(Q1)가 오프이므로, 클램프부(13)를 전류는 흐르지 않는다.

따라서 트랜지스터(P9)는 승압부의 스위치로서 기능하고 있으며, 승압부(11)와 클램프부(13)를 동시에 동작시키지 않음으로써 전원(VDD)으로부터 클램프부(13)를 통해서 전류가 GND로 흐르는 것을 방지하여, 가일층의 저소비 전력화를 실현하고 있다.

도 7은 본 발명의 제 3 실시예를 설명하기 위한 도면이며, 샘플 홀드 회로(10B)와 게이트 승압 회로(18B)의 회로 구성도이다.

샘플 홀드 회로(10B)는 샘플 홀드 회로(10A)에 저항(R2)을 더한 회로이다. 도 7에 나타낸 바와 같이 저항(R2)은 아날로그 스위치(10a)의 입력 단자(b) 측에 아날로그 스위치(10a)와 직렬로 접속되어 있다. 다른 구성은 샘플 홀드 회로(10A)와 마찬가지이므로 설명을 생략한다.

저항(R2)이 없는 샘플 홀드 회로(10A)의 경우, 트랜지스터(Q5, P8)의 채널 저항이 입력 단자(b)로부터 입력되는 외래 노이즈의 고주파 성분을 제거하는 필터의 역할을 한다.

한편, 샘플 홀드 회로(10B)에서는 아날로그 스위치(10a)와 직렬로 설치된 저항(R2)이 필터로서 기능하므로, 저항(R2)의 추가분만큼 트랜지스터(Q5, P8)의 채널 저항을 작게 할 수가 있다. 따라서 트랜지스터(Q5, P8)에서 트랜지스터의 제조 산포에 의한 특성 변동 방지와 노이즈의 저감을 위한 굵직하게 된 채널 폭을 감소시킬 수가 있게 된다.

아날로그 스위치(10a)를 구성하는 트랜지스터(Q5, P8)의 트랜지스터 폭을 최소로 함으로써 트랜지스터(Q5, P8)의 임계 전압을 최소한까지 내려서, 샘플 홀드 회로의 가일층의 저전압 동작이 가능해진다.

여기서 저항(R2)을 아날로그 스위치(10a)의 출력 단자(c) 측에 배치해서 샘플 홀드 회로(10B)를 구성하여도 된다. 또 게이트 승압 회로와 샘플 홀드 회로를 실시예 1에서 나타낸 게이트 승압 회로(18A)와 샘플 홀드 회로(18B)의 조합으로 구성하여도 된다.

또한 상기 실시예에서 미분 회로(17)가 클램프부 제어 회로에 대응하고, 입력 단자(a)가 게이트 승압 회로의 입력 단자에 대응하고, 인버터(14, 15, 16)가 각각 제 1, 제 2, 제 3 인버터에 대응한다. 또 노드(n2), 노드(n3)가 각각 승압부의 신호 입력 단자 및 신호 출력 단자에 대응한다. 또 트랜지스터(P4)의 소스, 트랜지스터(Q1)의 게이트, 소스가 각각 클램프부의 제 1 신호 입력 단자, 제 2 신호 입력 단자, 신호 출력 단자에 대응한다. 또 노드(n1), 노드(n7)가 각각 클램프부 제어 회로의 신호 입력 단자 및 신호 출력 단자에 대응한다. 또 C1, C2가 각각 제 1 및 제 2 컨덴서에 대응하고, R1이 제 1 저항에 대응하고, R2가 제 2 및 제 3 저항에 대응한다. 또 P8, P1, P9가 각각 제 1, 제 2, 제 3 P-채널 트랜지스터에 대응하고, Q5, Q1이 각각 제 1 및 제 2 N-채널 트랜지스터에 대응한다. 또한 입력 단자(b)가 아날로그 신호 입력 단자에 대응하고, 출력 단자(c)가 아날로그 신호 출력 단자에 대응한다.

이상 설명한 바와 같이 청구항 1 내지 5 기재의 본 발명에 의하면, 샘플링 클록 펄스가 하이레벨이 되는 순간만 관통 전류를 그라운드로 흘릴 수 있는 게이트 승압 회로의 구성으로 함으로써, 보다 저소비 전력으로 동작 가능한 A/D 컨버터를 갖는 반도체 장치를 제공할 수가 있다.

또 청구항 7 또는 8 기재의 본 발명에 의하면, 아날로그 스위치를 구성하는 트랜지스터의 채널 폭을 보다 작게 해서 저소비 전력화를 달성할 수 있는 A/D 컨버터를 갖는 반도체 장치를 제공할 수가 있다.

Claims

아날로그 스위치를 가지며, 아날로그 신호를 일정 주기로 샘플링 및 홀드하는 샘플 홀드 회로와, 상기 아날로그 스위치의 게이트 전압을 승압하는 게이트 승압 회로를 포함한 A/D 컨버터를 갖는 반도체 장치에 있어서,

상기 게이트 승압 회로는 상기 아날로그 스위치를 제어하는 샘플링 클록 펄스를 승압하는 승압부와,

전류를 그라운드로 흘려서 상기 샘플링 클록 펄스가 소정 이상으로 승압되는 것을 방지하는 클램프부와,

상기 샘플링 클록 펄스가 하이레벨이 되는 순간만 상기 클램프부를 동작시키는 클램프부 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서, 상기 샘플링 클록 펄스가 입력되는 상기 게이트 승압 회로의 입력 단자는 제 1 및 제 2 인버터를 개재한 상기 승압부의 신호 입력 단자와, 상기 클램프부 제어 회로의 신호 입력 단자와, 제 3 인버터를 개재한 상기 아날로그 스위치를 구성하는 제 1 P-채널 트랜지스터의 게이트에 접속되고,

상기 승압부의 신호 출력 단자는 상기 클램프부의 제 1 신호 입력 단자와, 상기 아날로그 스위치를 구성하는 제 1 N-채널 트랜지스터의 게이트에 접속되고,

상기 클램프부 제어 회로의 신호 출력 단자는 상기 클램프부의 제 2 신호 입력 단자에 접속되고,

상기 클램프부의 출력 단자는 그라운드에 접속된 구성인 것을 특징으로 하는 반도체 장치.
제 1항 또는 제 2항에 있어서, 상기 승압부는 제 1 컨덴서와, 제 2 P-채널 트랜지스터와, 전원으로 되고, 상기 제 1 컨덴서는 상기 게이트 승압 회로의 입력 단자와, 상기 승압부의 신호 출력 단자에 접속되고, 상기 제 2 P-채널 트랜지스터의 소스는 상기 전원에 접속되고, 상기 제 2 P-채널 트랜지스터의 드레인은 상기 제 2 P-채널 트랜지스터의 게이트와 상기 승압부의 신호 출력 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
제 1항 내지 제 3항중 어느 한항에 있어서, 상기 클램프부는 제 2 N-채널 트랜지스터를 가지며,

상기 클램프부 제어 회로는 제 2 컨덴서와 제 1 저항을 가지며, 상기 클램프부 제어 회로의 신호 입력 단자는 상기 샘플링 클록 펄스가 입력되는 상기 게이트 승압 회로의 입력 단자에 접속되고, 상기 클램프부 제어 회로의 신호 출력 단자는 상기 제 2 N-채널 트랜지스터의 게이트에 접속되고, 상기 샘플링 클록 펄스의 전압이 하이레벨로 이행할 때만 상기 제 2 N-채널 트랜지스터를 온으로 해서 상기 클램프부에 상기 승압부로부터 전류가 흐르는 구성으로 한 것을 특징으로 하는 반도체 장치.
제 4항에 있어서, 상기 승압부는 제 3 P-채널 트랜지스터를 더 가지며, 상기 제 3 P-채널 트랜지스터의 게이트는 상기 클램프부 제어 회로의 신호 출력 단자에 접속하고, 상기 제 3 P-채널 트랜지스터의 소스는 상기 제 2 P-채널 트랜지스터의 드레인에 접속하고, 상기 제 3 P-채널 트랜지스터의 드레인은 상기 승압부의 신호 출력 단자에 접속되어 있고, 상기 승압부에서 상기 샘플링 클록 펄스를 승압할 때는 상기 클램프부가 동작하지 않고, 상기 클램프부가 동작할 때는 상기 클램프부에 상기 전원으로부터 전압이 주어지지 않는 구성으로 한 것을 특징으로 하는 반도체 장치.
제 4항 또는 제 5항에 있어서, 상기 샘플 홀드 회로의 아날로그 신호 입력 단자 측에 제 2 저항을 설치한 것을 특징으로 하는 반도체 장치.
제 4항 또는 제 5항에 있어서, 상기 샘플 홀드 회로의 아날로그 신호 출력 단자 측에 제 3 저항을 설치한 것을 특징으로 하는 반도체 장치.
아날로그 스위치를 가지며, 아날로그 신호를 일정 주기로 샘플링 및 홀드하는 샘플 홀드 회로와, 상기 아날로그 스위치의 게이트 전압을 승압하는 게이트 승압 회로를 갖는 A/D 컨버터에 있어서,

상기 게이트 승압 회로는 상기 아날로그 스위치를 제어하는 샘플링 클록 펄스를 승압하는 승압부와,

전류를 그라운드로 흘려서 상기 샘플링 클록 펄스가 소정 이상으로 승압부에 의해 승압되는 것을 방지하는 클램프부와,

상기 샘플링 클록 펄스가 하이레벨이 되는 순간만 상기 클램프부를 동작시키는 클램프부 제어 회로를 갖는 것을 특징으로 하는 A/D 컨버터.