KR19990045253A - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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Abstract

반도체 기판(11) 상에 형성된 절연막(12)을 패터닝하는 공정은 절연막(12)에 접촉 홀을 형성하고 또한 상기 반도체 기판(11)의 일부분(11a)을 노출시킨다. 상기 노출된 부분(11a)은 상기 절연막과 상기 기판 사이의 경계면의 차지-업을 방지하기 위하여, 상부 절연막에 대한 전자 빔 조사 단계 동안 기판(11)을 접지하는데 사용된다.

Description

반도체 디바이스 제조 방법
본 발명은 전자 빔 조사를 이용하는 직접 기록 기술에 의해 절연막을 패터닝하는 방법에 관한 것으로서, 특히, 전자 빔 조사를 이용하는 직접 기록 단계 동안 전자에 의한 차지-업(charge-up)을 효과적으로 방지하면서 절연막을 패터닝하는 방법에 관한 것이다.
반도체 디바이스 제조에 있어서 노광 공정은 크게 두 그룹, 즉, 마스크 상에 형성된 패턴이 빛 또는 X-선에 의해 포토레지스트 막 상으로 전사되는 패턴 전사 기술과, 전자 빔을 이용하여 설계된 대로 패턴이 레지스트 막 상에 직접 기록되는 직접 기록 기술로 분류된다.
직접 기록 기술에서는, 만약 웨이퍼상의 절연막에 전자 빔을 조사하는 동안 웨이퍼 또는 기판의 접지가 불완전하면, 전자의 차지-업이 발생하며, 여기서 전자들은 웨이퍼와 절연막 사이의 경계면에 축적된다. 이러한 차지-업은 전자 빔을 조사하는 동안 전자 빔의 편향을 발생시켜 패턴을 변형시키며, 상기 직접 기록 기술을 저해하여 정교한 패턴을 제공할 수 없도록 한다.
도 1은 전자 빔을 사용하는 직접 기록 공정 동안 웨이퍼를 접지하는 종래의 기술을 나타낸 것이다. 레지스트 막(13)과 절연막(SiO2막)(12)을 통과하여 웨이퍼 주위에 먼지를 발생시키지 않고 웨이퍼(11)와 접촉하도록 날카로운 끝을 가지는 접지 핀(17)을 적당한 힘으로 웨이퍼(11)에 찔러 넣음으로서 웨이퍼(11)는 접지된다. 그러나, 멀티-레벨 상호접속층을 가지는 반도체 장치에서, 최상부 절연층을 패터닝하는 동안 접지 핀(17)에 의해 웨이퍼를 완벽하게 접지하기란 거의 불가능하며, 따라서 효과적으로 상기 차지-업을 억제할 수 없다.
일본 특허 공개 공보 1-220441호에는 반도체 디바이스의 멀티-레벨 상호접속 구조에서 상기 차지-업을 방지하는 향상된 직접 기록 기술이 기재되어 있다. 상기 공보에 기재된 차지-업 방지방법에서는, 제 1 레지스트 막을 이용하는 포토리소 그래픽 기술에 의해, 접지 핀이 관통하는 하부 절연막의 일부가 선택적으로 제거되고, 그 다음에 제 2 레지스트 막이 형성되고, 최상부 절연막을 패터닝하는 동안 상기 접지 핀이 상기 제 2 레지스트 막을 관통하여 기판과 접촉한다. 이 기술에 의하면 접지 핀이 상기 레지스트 막을 용이하게 관통하여 기판과 접촉하게 한다.
그러나, 상기 직접 기록 기술은 제 1 층 부분을 제거하는 별도의 단계를 이용하며, 이 때문에 직접 기록의 스루풋(throughput)이 감소한다.
상기 문제점을 감안한 본 발명의 목적은 실질적으로 공정 단계를 증가시키지 않는 한편 직접 기록 공정의 스루풋을 감소시키지 않고 전자에 의한 차지-업을 효과적으로 억제할 수 있는, 패터닝을 위한 직접 기록 공정을 제공하는 것이다.
본 발명은 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막에 접촉홀을 형성하기 위하여 전자 빔을 조사하여 절연막을 패터닝하는 단계로서 상기 반도체 기판의 제 1 부분을 노출하는 상기 패터닝 단계, 상기 반도체 기판의 제 1 부분 상에 접지 핀을 설치하는 단계를 포함하는 반도체 디바이스 형성 방법을 제거한다.
본 발명의 상기 방법에 따르면, 접지 핀이 설치되어 있는 기판의 제 1 부분을 노출하기 위하여 절연막을 제거하는 것은 접촉 홀을 형성하기 위하여 절연막을 패터닝하는 단계와 함께 행해진다. 따라서, 공정 단계의 증가 또는 제조 공정의 스루풋의 감소가 회피될 수 있다.
상기 및 다른 목적, 특징 및 본 발명의 이점은 첨부된 도면을 참조하여 하기의 상세한 설명을 통하여 더욱 명확해질 것이다.
도 1은 패터닝을 위한 종래의 직접 기록 공정 동안의 웨이퍼의 단면도.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 직접 기록 공정의 연속적인 단계를 도시한 웨이퍼의 단면도.
도 3a 내지 3e는 본 발명의 제 2 실시예에 따른 직접 기록 공정의 연속적인 단계를 도시한 웨이퍼의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10. 전자 빔
11. 반도체 기판(웨이퍼)
12. 절연막
13. 레지스트 막
17. 접지 핀
이하, 첨부된 도면을 참조하여 본 발명을 더 상세히 기술하며, 여기서, 유사한 구성 요소들은 유사한 참조 번호로 표시된다.
도 2a 내지 2d에는, 본 발명의 제 1 실시예에 따른 직접 기록 공정이 도시되어 있다. 도 2a에서, 절연막(12)은 공지되어 있는 공정에 의해 웨이퍼(반도체 기판)(11) 상에 형성되며, 포지티브형 화학 증폭 레지스트액을 도포하여 포지티브 레지스트 막(13)이 형성된다.
그 다음에, 웨이퍼(11)가 전자 빔 직접 기록을 위한 챔버에 수용되며, 여기서 상기 웨이퍼는, 접촉 홀을 포함하여 상기 반도체 디바이스에 대하여 소정의 패턴을 얻기 위해 전자 빔(10)에 의해 상기 레지스트 막(13)을 패터닝한다. 또한 접촉 홀을 위한 패터닝에 의해, 레지스트 막(13)의 일부(13a)와 웨이퍼가 접지되는 그 하부의 절연막(12) 부분이 제거되어 상기 웨이퍼의 표면 부분이 노출된다.
특히, 도 2b에 도시된 바와 같이, 약 5mm×5mm의 면적을 가지는 레지스트 막(13)의 부분(13a)은 상기 레지스트 막(13)의 다른 패터닝 부분과 함께 전자 빔에 의해 조사된다. 상기 부분(13a)을 조사하는 전자 빔의 세기는 접촉 홀을 형성하는 상기 레지스트 막(13)의 다른 영역에 대하여 조사되는 전자 빔의 세기와 거의 동일하다. 이 단계에서, 절연막(12)과 상기 기판(11) 사이의 경계면에서 발생하는 차지-업이 완화되기 때문에, 상기 차지-업은 실제적인 문제를 발생하지 않는다.
그 다음에, 상기 조사된 부분(13a) 및 상기 레지스트 막(13)의 다른 조사된 부분은 현상에 의해 상기 부분(13a) 및 상기 레지스트 막(13)의 조사된 부분을 선택적으로 제거한다. 도 2c에 도시된 바와 같이, 실질적으로는, 상기 절연막(12)의 노출된 부분은 마스크로서 레지스트 막(13)을 사용하여 전자 빔 노광에 의해 상기 레지스트 막(13)으로부터 제거되어, 반도체 기판에 대한 접촉 홀을 형성하고 반도체 기판(11)의 표면(11a)를 노출시킨다. 이 상태에서, 도 2d에 도시된 바와 같이, 접지 핀(17)이 기판(11)의 상기 노출된 부분(11a) 상에 설치될 수 있으며, 따라서 다음의 직접 기록 공정 동안 양호한 접지를 얻을 수 있다. 이 실시예에서는, 노출된 부분(13a)이 접촉 홀과 함께 형성되기 때문에, 공정 단계가 증가하지 않는다.
도 3a 내지 3e에는 본 발명의 제 2 실시예에 따른 방법이 도시되어 있다. 도 3a에 도시된 단계는 도 2c의 단계와 유사하며, 여기서 접촉 홀을 형성하고 상기 반도체 기판(11)의 부분(11a)를 노출시키기 위해 절연막(12)이 선택적으로 에칭된다. 도 3a의 단계 이후에, 도 3b에 도시된 바와 같이, 예를 들면, 알루미늄이 웨이퍼의 전 표면 상에 증착되어 기판(11)의 노출된 부분(11a)과 직접 접촉하는 부분(14a)을 가지는 전도성 막(14)을 형성한다. 그 다음에, 도 3c에 도시된 바와 같이, 네거티브형 레지스트액이 상기 전도성 막(14)의 전체 표면 상에 도포되어 네거티브형 레지스트 막(15)을 형성하고, 그 다음에 패터닝을 위해 전자 빔(10)이 상기 네거티브형 레지스트 막(15)에 조사된다. 전도성 막(14) 상의 네거티브형 레지스트 막(15)에 조사된 전자 빔(10)은 절연막(12)과 기판(11) 사이의 경계면에 상기 전자들에 의한 차지-업을 발생시키지 않는다. 레지스트 막(15)은 현상에 의해 상기 웨이퍼 상에 상기 부분(15a)을 포함하는 네거티브형 레지스트 막(15)의 조사된 부분을 남겨둔다.
그 다음에, 상기 전도성 막(15)은 마스크로서 네거티브형 레지스트 막(15)을 이용하여 전자 빔 조사에 의한 선택적인 에칭에 의해 패터닝된다. 도 3d에 도시된 바와 같이, 상기 전도성 막(14)의 패터닝은 소정의 상호접속 패턴과 전도성 막(14)의 나머지 부분(14a)을 남겨둔다. 도 3e에 도시된 바와 같이, 이 단계에서, 접지 핀(17)이 상기 전도성 막(14)의 상기 나머지 부분(14a) 상에 설치되어 기판(11)이 양호하게 접지되도록 한다.
상기 접지 핀(17)이 설치된 부분(11a)은 그 부분과 도 3a의 인접부 사이가 계단 모양이며, 따라서 다른 절연막(18)을 형성하는 동안 접지 핀(17)과 상기 기판(11) 사이에 접촉을 불완전하게 한다고 생각할 수도 있다. 그러나, 본 실시예에서는, 상기 계단 모양이 상기 전도성 막(14)의 나머지 부분(14a)에 의해 교정되어, 상기 접지 핀(17)과 기판의 노출된 부분(11a)간의 접촉을 양호하게 한다. 상기 양호한 접촉에 의해 절연막(18)을 패터닝하기 위해 전자 빔을 조사하는 동안 전자에 의한 차지-업이 방지된다.
본 실시예에서, 기판(11)의 상기 부분(11a)을 노출시키기 위한 절연막(12)의 패터닝과 상기 접지 핀(17)과 상기 기판(11)간의 양호한 접촉을 제공하기 위한 전도성 막(14)의 패터닝은 모두 상기 접촉 홀을 위한 절연막(12)의 패터닝과 상기 상호접속 패턴을 위한 전도성 막(14)의 패터닝과 함께 각각 행해질 수 있다. 그 결과, 반도체 디바이스의 제조 공정에 대한 단계는 증가되지 않는다.
전술한 실시예들은 단지 일례일 뿐이므로, 본 발명은 전술한 실시예들에 한정되지 않고 다양한 수정 또는 변경이 본 발명의 영역을 벗어나지 않고 이 기술에 숙련된 사람들에 의해 쉽게 이루어질 수 있다.
이상 전술한 바와 같이, 본 발명에 따른 반도체 디바이스 제조 공정에 의해, 실질적으로 공정 단계를 증가시키지 않는 한편 직접 기록 공정의 스루풋을 감소시키지 않고 전자에 의한 차지-업을 효과적으로 억제할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판(11) 상에 절연막(12)을 형성하는 단계와,
    전자 빔(10)을 조사함으로서 상기 절연막(12)을 패터닝하여 상기 절연막(12)에 접촉 홀을 형성하는 절연막 패터닝 단계로서, 상기 패터닝은 상기 반도체 기판(11)의 제 1 부분(11a)을 노출시키는 상기 절연막 패터닝 단계와,
    접지 핀(17)을 상기 반도체 기판(11)의 상기 제 1 부분(11a) 상에 설치하는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서, 상기 절연막 패터닝 단계는 마스크로서 포지티브형 레지스트 막(13)을 사용하는 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서, 상기 패터닝된 절연막(12)과 상기 반도체 기판(11)의 상기 노출된 부분(11a) 상에 전도성 막(14)을 형성하는 단계와,
    상기 전도성 막(14)을 패터닝하여 상호접속 패턴과 상기 전도성 막(14)의 제 2 부분(14a)을 남겨두는 전도성 막 패터닝 단계로서, 상기 제 2 부분(14a)은 상기 제 1 부분(11)과 접촉하는 상기 전도성 막 패터닝 단계와,
    접촉 핀(17)을 상기 제 2 부분(14a) 상에 설치하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 3항에 있어서, 상기 전도성 막 패터닝 단계는 마스크로서 네거티브형 레지스트 막(15)을 사용하는 반도체 디바이스 제조 방법.
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