JPH11145046A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH11145046A JP9312181A JP31218197A JPH11145046A JP H11145046 A JPH11145046 A JP H11145046A JP 9312181 A JP9312181 A JP 9312181A JP 31218197 A JP31218197 A JP 31218197A JP H11145046 A JPH11145046 A JP H11145046A
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conductive film
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Abstract

(57)【要約】 【課題】 チャージアップ現象を有効に抑えることがで
きるものでありながらも、接地用のアシストパターン形
成時の工程を簡素化し、スループットを低下させない半
導体デバイスの製造方法を提供する。 【解決手段】 半導体基板１１に形成した絶縁膜１２に
電子ビーム１０を照射してコンタクトホールを形成する
パターンニング工程を備える半導体デバイスの製造方法
は、半導体基板１１の接地予定部１１ａに対応する部分
の絶縁膜１２を除去し、接地予定部１１ａを露出させる
工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に関し、特に、チャージアップ現象を効果的に
防止しつつパターンニングを行うことが可能な半導体デ
バイスの製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの製造時の露光方式に
は、予め作ったマスクパターンを光やＸ線等でレジスト
膜上に転写する転写方式と、電子ビーム描画装置を用
い、設計データをもとに電子ビーム等でレジスト膜上に
パターンを直接描画する直接描画方式の２種に大別され
る。
【０００３】直接描画方式では、ウエハ上に形成された
絶縁膜上で、電子ビーム照射によるパターンニングを行
う際に、ウエハに対する接地が不完全であると、ウエハ
と絶縁膜との界面に電子が蓄積することによってチャー
ジアップ現象が生じる。チャージアップ現象は、露光ビ
ームの進路を偏向する等によって露光パターンの変形を
引き起こし、高精度なパターン形成を困難にするという
不具合を生じる。
【０００４】図３は、上記不具合を解消するための従来
の除電方法を説明するための断面図である。この方法で
は、ウエハ１１上の絶縁膜（SiO2）１２上に形成された
レジスト膜１３に対し、ダストが生じない程度の圧力で
接地ピン１７を押しつけることにより、絶縁膜を貫通し
てウエハ１１を接地する。例えば、多層配線構造の大規
模半導体集積回路（ＬＳＩ）を製造する場合には、上層
にいくほど絶縁膜が厚くなるため、接地ピン１７を単に
押しつける従来の除電方法では、膜厚のばらつき等の影
響で接地が不十分になり、チャージアップ現象を有効に
抑えることができない。
【０００５】チャージアップ現象を有効に抑えるための
チャージアップ防止方法が、特開平1-220441号公報に記
載されている。該公報に記載のチャージアップ防止方法
では、ウエハ上の絶縁膜上に第１のホトレジスト膜を形
成し、ホトリソエッチングにより、ウエハの接地するべ
き箇所の絶縁膜を除去し、ウエハを部分的に露出する。
次いで、ウエハの全面に第２のホトレジスト膜を形成
し、第２のホトレジスト膜を貫通して露出部分に接地ピ
ンを突き立てた状態で、電子ビームによって第２のホト
レジスト膜に対するパターンニングを行う。
【０００６】
【発明が解決しようとする課題】しかし、上記従来のチ
ャージアップ防止方法では、接地ピンの接触予定部分か
ら硬質の絶縁膜等の層を除去するための工程が別途必要
になるため、工程が複雑になってスループットが低下す
る。
【０００７】本発明は、上記に鑑み、チャージアップ現
象を有効に抑えることができるものでありながらも、接
地用のアシストパターン形成時の工程を簡素化し、スル
ープットを低下させない半導体デバイスの製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体デバイスの製造方法は、半導体基板
に形成した絶縁膜に電子ビームを照射してコンタクトホ
ールを形成するパターンニング工程を備える半導体デバ
イスの製造方法において、前記パターンニング工程が、
前記半導体基板の接地予定部に対応する部分の絶縁膜を
除去し、前記接地予定部を露出させる工程を含むことを
特徴とする。
【０００９】本発明によると、半導体基板上の絶縁膜に
レジストパターンを形成する際に、絶縁膜の全体にレジ
スト膜を形成しておき、コンタクトホール形成部分と共
に接地予定部に対応する部分をも露光する。このため、
工程数を増加させることなく絶縁膜を除去し、接地予定
部を接地アシストパターンとして露出させることができ
る。接地予定部に接地ピンを接触させれば、良好な接地
状態を得ることができ、直描パターンニング時のチャー
ジアップ現象を効果的に抑えることが可能になる。
【００１０】ここで、パターンニング工程において、絶
縁膜上にはポジ型レジスト液によってレジスト膜を形成
することが好ましい。この場合、接地予定部を露出させ
る工程が簡便になる。
【００１１】また、接地予定部を含む全面に導電性膜を
更に形成し、該導電性膜における導電性基板の接地予定
部に対応する部分の周囲を除去し、該接地予定部に対応
する部分の導電性膜を残存させることが好ましい。この
場合、導電性膜の全体にレジスト膜を形成しておき、レ
ジストパターン形成部分と共に接地予定部に対応する部
分をも同時に露光する。このため、工程数を増加させる
ことなく、接地予定部を被覆する導電性膜を残し、この
残存導電性膜を接地アシストパターンとして簡単に形成
することができる。残存導電性膜に接地ピンを接触させ
れば、良好な接地状態を得ることができ、直描パターン
ニング時のチャージアップ現象を効果的に抑えることが
可能になる。
【００１２】好ましくは、導電性膜上には、ネガ型レジ
スト液によってレジスト膜が形成される。この場合、接
地予定部に導電性膜を残す工程が簡便になる。
【００１３】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例に係る半導
体デバイスの製造方法を説明するための断面図であり、
(a)〜(d)は夫々、パターンニングの際の様子を順に示
す。
【００１４】まず、図１(a)に示すように、ウエハ（半
導体基板）１１上に所定の工程で絶縁膜（SiO2）１２を
形成し、絶縁膜１２上にポジ型化学増幅型レジスト液を
塗布して、ポジ型のレジスト膜１３を形成する。
【００１５】次いで、この状態のウエハ１１を電子ビー
ム描画装置に収容し、電子ビーム照射によりコンタクト
ホールを形成するパターンニング工程を行う。パターン
ニング工程は、ウエハ１１の接地予定部１１ａに対応す
る部分の絶縁膜１２を電子ビーム照射後にエッチングで
除去し、接地予定部１１ａを露出させる工程を含む。
【００１６】すなわち、レジスト膜１３における適度な
範囲（約５ｍｍ角程度）の除去予定部１３ａに対し、レ
ジスト膜１３の他の部分と共に基準露光量の電子ビーム
１０を照射する（図１(b)）。この後、現像によって除
去予定部１３ａを除去し、更に、エッチングによって接
地予定部１１ａに対応する絶縁膜１２を除去し、接地予
定部１１ａを露出させる（図１(c)）。この状態では、
図１(d)に示すように、接地予定部１１ａに接地ピン１
７を接触させれば、良好な接地状態を得ることができ、
チャージアップ現象を有効に抑えた状態での直描パター
ンニングが可能になる。
【００１７】図２は、図１(c)に続いて、ウエハ１１上
の導電性膜１４にレジストパターンを形成する工程を説
明するための断面図であり、(a)〜(e)は夫々、パターン
ニングの際の様子を順に示す。
【００１８】まず、図２(a)（図１(c)と同様）の状態か
ら、接触予定部１１ａ及び絶縁膜１２上の全体に、アル
ミニウム等の導電性膜１４を成長させる（図２(b)）。
このとき、導電性膜１４は、上記工程で露出した接地予
定部１１ａに接合されて、ウエハ１１に対して良好に導
通する。更に、導電性膜１４上にネガ型レジスト液を塗
布することによってネガ型のレジスト膜１５を形成する
（図２(c)）。
【００１９】次いで、この状態のウエハ１１を電子ビー
ム描画装置に再び収容し、電子ビームを照射して露光す
る。この場合、導電性膜１４におけるウエハ１１の接地
予定部１１ａに対応する部分の周囲を電子ビーム照射後
にエッチングで除去し、接地予定部１１ａに対応する部
分の導電性膜１４ａを残存させる。
【００２０】すなわち、レジスト膜１５における適度な
範囲（約５ｍｍ角程度）の除去予定部１５ａに対し、レ
ジスト膜１５の他の部分と共に基準露光量の電子ビーム
１０を照射する（図２(c)）。この後、現像によって除
去予定部１５ａを残し、更に、エッチングによって残存
導電性膜１４ａ以外の箇所の導電性膜１４を除去し、残
存導電性膜１４ａを露出させる（図２(d)）。
【００２１】この状態では、図２(e)に示すように、残
存導電性膜１４ａに接地ピン１７を接触させれば、良好
な接地状態を得ることができる。ウエハ１１の接地予定
部１１ａは、段差状になっているため、絶縁膜１２上に
第２の絶縁膜１８を形成してパターンニングを更に続け
る際に、そのままでは接地ピン１７が良好に接触しない
状況も考えられる。しかし、段差状の部分が残存導電性
膜１４ａで埋められた状態になるので、接地ピン１７を
安定に接触させて、ウエハ１１との良好な導通を得るこ
とができる。この場合に、チャージアップ現象を有効に
抑えた状態での更なるパターンニングが可能になる。
【００２２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体デバイスの製造方法
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した半導体デ
バイスの製造方法も、本発明の範囲に含まれる。
【００２３】
【発明の効果】以上説明したように、本発明によると、
チャージアップ現象を有効に抑えることができるもので
ありながらも、接地用のアシストパターン形成時の工程
を簡素化し、スループットを低下させない半導体デバイ
スの製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例に係る半導体デバイスの
製造方法を説明するための断面図であり、(a)〜(d)は夫
々、パターンニングの際の様子を順に示す断面図であ
る。
【図２】図１(c)に続いて導電性膜にレジストパターン
を形成する場合を説明するための断面図であり、(a)〜
(e)は夫々、パターンニングの際の様子を順に示す。
【図３】直接描画方式における従来方法を説明するため
の断面図である。
【符号の説明】
１０ 電子ビーム １１ ウエハ １１ａ 接地予定部 １２ 絶縁膜 １３ ポジ型のレジスト膜 １３ａ 除去予定部 １４ 導電性膜 １４ａ 残存導電性膜 １５ ネガ型のレジスト膜 １５ａ 除去予定部 １７ 接地ピン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成した絶縁膜に電子ビー
    ムを照射してコンタクトホールを形成するパターンニン
    グ工程を備える半導体デバイスの製造方法において、 前記パターンニング工程が、前記半導体基板の接地予定
    部に対応する部分の絶縁膜を除去し、前記接地予定部を
    露出させる工程を含むことを特徴とする半導体デバイス
    の製造方法。
  2. 【請求項２】 前記絶縁膜上には、ポジ型レジスト液に
    よってレジスト膜が形成される、請求項１に記載の半導
    体デバイスの製造方法。
  3. 【請求項３】 前記接地予定部を含む全面に導電性膜を
    更に形成し、該導電性膜における前記導電性基板の接地
    予定部に対応する部分の周囲を除去し、該接地予定部に
    対応する部分の導電性膜を残存させる、請求項１又は２
    に記載の半導体デバイスの製造方法。
  4. 【請求項４】 前記導電性膜上には、ネガ型レジスト液
    によってレジスト膜が形成される、請求項３に記載の半
    導体デバイスの製造方法。
JP9312181A 1997-11-13 1997-11-13 半導体デバイスの製造方法 Pending JPH11145046A (ja)

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US09/191,582 US6068964A (en) 1997-11-13 1998-11-13 Method for patterning an insulator film and installing a grounding pin through electron beam irradiation
KR1019980048518A KR100307424B1 (ko) 1997-11-13 1998-11-13 반도체디바이스제조방법
TW087118846A TW396431B (en) 1997-11-13 1998-11-13 Method for patterning an insulator film by an electron beam irradiation
CN98124903A CN1107341C (zh) 1997-11-13 1998-11-13 通过电子束辐射制作绝缘膜线路图形的方法

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4302335B2 (ja) * 2001-05-22 2009-07-22 株式会社半導体エネルギー研究所 太陽電池の作製方法
US8218284B2 (en) 2008-07-24 2012-07-10 Hermes-Microvision, Inc. Apparatus for increasing electric conductivity to a semiconductor wafer substrate when exposure to electron beam
US8094428B2 (en) 2008-10-27 2012-01-10 Hermes-Microvision, Inc. Wafer grounding methodology

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104617A (ja) * 1984-10-29 1986-05-22 Fujitsu Ltd 電子ビ−ム露光方法
JPH01220441A (ja) * 1988-02-27 1989-09-04 Oki Electric Ind Co Ltd チャージアップ防止方法
JPH0231416A (ja) * 1988-07-21 1990-02-01 Sony Corp 直接描画用半導体ウェハ
JPH02174216A (ja) * 1988-12-27 1990-07-05 Fujitsu Ltd 半導体装置の製造方法
JPH02276237A (ja) * 1989-04-18 1990-11-13 Oki Electric Ind Co Ltd 荷電ビームレジストの積層方法
EP0395426B1 (en) * 1989-04-28 1995-07-26 Fujitsu Limited Method of forming pattern by using an electroconductive composition
US5288368A (en) * 1992-12-23 1994-02-22 At&T Bell Laboratories Electron beam lithography with reduced charging effects

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