KR19990029787A - 반도체 집적회로 장치 - Google Patents

Abstract

본 발명에 따른 반도체 집적회로 장치는, 메인 메모리부, 복수개의 메모리 셀군으로 구성된 서브 메모리부, 및 상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로를 구비하고, 상기 메인 메모리부의 임의 영역과 복수개의 상기 메모리 셀군 사이의 쌍방향 데이터 전송 및 리드 또는 라이트 동작이 동시에 수행된다. 따라서, 본 발명의 반도체 집적회로 장치는 복수개의 데이터 처리장치로부터 액세스되기에 적당한 메인 메모리를 갖는다.

Description

반도체 집적회로 장치

본 발명은 반도체 집적회로 장치에 관한 것으로, 특히, 메인 메모리부 및 반도체 기판에 형성된 서브-메모리부, 및 그 메인 메모리부와 서브 메모리부 사이에 제공된 데이터 전송회로를 가지는 반도체 집적회로 장치에 관한 것이다.

일반적으로, 일반용 DRAM 과 같은, 대기억용량을 갖는, 비교적 저속의 저렴한 반도체 장치가 컴퓨터 시스템의 메인 메모리로서 사용되고 있다.

최근의 컴퓨터 시스템에서는, 메인 메모리를 구성하는 DRAM 의 동작속도가 시스템, 특히 그 MPU 동작속도의 증가에 따라서 증가되고 있다. 그러나, DRAM 의 동작속도는 여전히 충분하지 않으며, 이 문제를 해결하기 위하여, MPU 와 메인 메모리 사이에 서브 메모리를 제공하는 것이 통례이다. 일반적으로, 이러한 서브 메모리는 캐쉬 메모리로서 지칭되며 고속 SRAM 또는 ECLRAM 으로 구성된다.

일반적으로, 캐쉬 메모리는 MPU 의 외부 또는 MPU 의 내부에 제공된다. 최신 워크스테이션 또는 퍼스널 컴퓨터에서, 반도체 메모리 장치는 하나로 형성된, 메인 메모리를 구성하는 DRAM 및 캐쉬 메모리인 고속 SRAM 으로 이루어지며, 동일한 반도체 기판이 사용된다. 일본 특개소 57-20983, 60-7690, 62-38590 및 특개평 1-146187호 공보에는 그와 같은 반도체 메모리의 예들이 개시되어 있다. 이와 같은 메모리는, 종종, 캐쉬 메모리 등으로 기능하는 DRAM 및 SRAM 을 포함하고 있기 때문에, 캐쉬 DRAM 또는 CDRAM 으로 지칭된다. 이러한 캐쉬 메모리는 DRAM 및 SRAM 에 쌍방향으로 데이터를 전송할 수 있다. 이들 종래 기술은 캐쉬 미스히트 (mishit) 의 경우에 데이터 전송동작의 지연과 같은 문제점들을 갖고 있으며, 이와 같은 문제점들을 해결하기 위한 기술들을 제안하였다. 그 제안된 기술들의 예가, 일본 특개평 4-252486, 4-318389 및 5-2872호에 개시되어 있다. 이들 특허공개 공보에 개시된 기술에서는, 래치 또는 레지스터 기능이 DRAM 부와 SRAM 부사이의 쌍방향 데이터 전송회로에 제공되어, SRAM 부로부터 DRAM 부로의 데이터 전송 및 DRAM 부로부터 SRAM 부로의 데이터 전송이 동시에 행해질수 있으며, 캐쉬 미스히트시에 데이터 전송속도 (카피 백 (copy back)) 가 증대될 수 있다. 이는 일본 특개평 4-318389호를 예로서 참조하여 설명하기로 한다. 도 92 는 CDRAM 의 메모리 어레이부의 구성예를 개략적으로 나타낸 것이다. 도 92 에서, 반도체 메모리 장치는 다이나믹 메모리 셀을 포함한 DRAM 어레이 (9201), 스태틱 메모리 셀을 포함한 SRAM 어레이 (9202) 및 그 DRAM (9201) 과 SRAM (9202) 사이의 데이터 전송을 위한 쌍방향 전송게이트 회로 (9203) 를 포함한다. 그 DRAM 어레이 (9201) 와 SRAM 어레이 (9202) 에는 각각 로우 (row) 디코더 및 칼럼 (column) 디코더가 제공된다. DRAM 의 로우 디코더와 칼럼디코더 및 SRAM 의 로우 디코더와 칼럼 디코더에 부여된 어드레스는 상호 독립적으로, 서로 다른 어드레스 핀 단자를 통하여 주어진다. 도 93 및 도 94 는 쌍방향 전송게이트 회로의 구성을 자세히 나타낸 것이다. 이 구성에 따르면, SBL 로부터 GIO 로의 데이터 전송과 GIO 로부터 SBL 로의 데이터 전송이 서로 다른 데이터 전송경로를 통하여 이루어지므로, 래치 (9302) 및 증폭기 (9306) 의 기능에 의해 이들 데이터 전송을 동시에 수행하는 것이 가능하다.

그러나, 상술한 CDRAM 에서는 다음과 같은 문제점들을 갖고 있다. 첫째, 어드레스 핀 단자와 제어단자가 DRAM 어레이와 SRAM 어레이에 따로 제공되므로, 외부 핀 단자의 갯수가 단일 DRAM 에 비해 매우 많다. 따라서, 통상용 DRAM 등의 호환성에 대해, 반도체 메모리가 상부에 실장되는 기판 등의 호환성이 없다. 둘째, 쌍방향 전송게이트 회로에서는, 상술한 전송을 실현하기에 충분히 큰 면적을 각각 갖는 회로의 갯수가 제한되므로, 전송버스의 갯수가 제한되게 된다. 그 결과, DRAM 어레이와 SRAM 어레이 사이에 한번에 전송될 수 있는 비트수가 16비트로 제한되게 된다. 또한, 칼럼 선택라인이 배치되지 않은 영역에 전송버스가 배치되므로, 그 영역의 폭에 의해 전송버스의 갯수가 제한되게 된다. 일반적으로, 한번에 전송되는 비트수가 작아질 수록, 캐쉬 비트속도가 낮아지게 된다.

일본 특개평 5-210974호 공보에는 CDRAM 의 어드레스 입력신호핀이 DRAM 어레이와 SRAM 어레이 양자에 공통 접속되는 기술이 개시되어 있다. 도 95 및 도 96 은 이기술의 구성을 나타낸 것이다. 이 예에서는, CDRAM 에서와 같이, DRAM 어레이와 SRAM 어레이간에 한번에 전송되는 비트수가 16비트로 제한되는 두번째 문제점이 그대로 존재하고 있다. 도 97 및 도 98 은 캐쉬 히트율을 향상시키기 위하여 SRAM 의 기억용량을 증대시킨 구성을 나타낸 것이다. 그러나, 이 구성은, SRAM 셀을 선택하기 위한 입력핀으로 인해 기판 호환성이 상실되나, CDRAM 에서와 같이, DRAM 셀 어레이와 SRAM 셀 어레이간에 한번에 전송되는 비트수가 16비트로 제한되는 두번째 문제점이 해결된다.

이 기술분야에서의 다른 예로는, 예컨데 1995년 1월 5일자, EDN, 페이지 46 내지 56 에 개시된 바와 같이, 캐쉬 SRAM 을 갖는 DRAM 인 EDRAM (Enhanced DRAM) 이 있다. 도 99 에 나타낸 EDRAM 은, 동일 기억용량을 갖는 일반용 DRAM 과는 구성이 서로 달라, DRAM 및 SRAM 이 어드레스 입력단자를 공동으로 사용하더라도, 기판 호환성을 갖고 있지 않다. 한번에 SRAM 에 전송되는 비트수가 한번에 활성화되어지는 센스 증폭기의 수와 동일하며, 이 예에서는, 512(×4) 비트가 한번에 전송된다. 비록, 이 EDRAM 구성에서는, 한번에 전송되어지는 비트수가 크지만, 데이터를 유지하는 그 SRAM 은 한번에 전송되어지는 비트에 대해 단지 1세트 (1로우) 의 기억용량을 갖는다. 비록 일반적으로 한번에 전송되어지는 비트수가 더 커질 수록 더 큰 캐쉬 히트율을 제공하지만, EDRAM 이 단지 1 세트 (1로우) 의 캐쉬 메모리만을 갖게 되어 캐쉬 미스히트 (mishit) 율이 증대되므로, 전체 시스템 속도향상을 충분히 달성할 수 없게 된다. EDRAM 내의 캐쉬 메모리의 세트수 (로우 갯수) 를 증대시키기 위해서는, 소정 갯수의 DRAM 셀 어레이의 매 블럭마다 SRAM 레지스터 및 블럭 선택기 등을 부가적으로 제공하여, 회로에 의해 점유된 면적을 실질적으로 증대시켜야 한다.

또한, 도 100 에 나타낸 바와 같은 최근의 복수개의 처리장치로부터 액세스 요구가 있는 경우의 캐쉬 히트율의 열화문제가 있다. CDRAM 또는 EDRAM 이 도 100 에 나타낸 바와 같은 메인 메모리로서 사용되고 복수개의 처리장치 (메모리 마스터) 로부터 액세스 요구가 있을 경우, 캐쉬 히트율이 감소되며 서로 다른 세트 (로우) 의 어드레스 요구횟수가 증대될 수 있어 전체 시스템 동작의 속도향상이 제한되게 된다.

복수개의 처리장치 (메모리 마스터) 를 갖는 시스템의 보급에 따라, 종래의 메모리 부와 같이 한 종류의 액세스 요구가 아니라 여러 종류의 액세스 요구에 응답하는 메모리 부가 요구되고 있다. 즉, 종래 메모리의 구성과는 다른 구성을 갖는 메모리가 요구되고 있다.

따라서, 본 발명의 목적은, 복수개의 메모리 마스터로부터 액세스 요구가 있는 경우에도, 캐쉬 히트율을 감소시킴이 없이, 전체 시스템의 고속동작을 달성하기 위하여, 메인 메모리부 및 복수개의 액세스 요구에 대응하여 지정가능한 서브 메모리부를 포함한 반도체 집적회로 장치를 제공하는데 있다.

본 발명의 다른 목적은, 메인 메모리부와, 외부단자가 메인 메모리부의 외부단자의 구성과 유사하게 구성된 서브 메모리부를 갖는 반도체 집적회로 장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 비트수가 메인 메모리부와 서브 메모리부 사이에서 한번에 전송되는 것이 가능하면서도 그 세트수가 최적화될 수 있는, 메인 메모리와 서브 메모리를 구비한 반도체 집적회로 장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 서브 메모리부의 리드/라이트 동작 및 메인 메모리부와 서브 메모리부 간의 데이터 전송동작이 동시에 행해질 수 있는, 메인 메모리와 서브 메모리를 구비한 반도체 집적회로 장치를 제공하는데 있다.

상기 목적들을 달성하기 위하여, 본 발명에 따른 반도체 집적회로 장치는, 메인 메모리부, 복수개의 메모리셀 군으로 구성된 서브 메모리부 및 상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로를 구비하고, 상기 메인 메모리부의 임의 영역과 복수개의 상기 메모리 셀군 사이의 쌍방향 데이터 전송 및 리드 또는 라이트 동작이 동시에 수행된다.

본 발명의 다른 면에 따르면, 메인 메모리부, 복수개의 메모리 셀군으로 구성된 서브 메모리부, 상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로, 상기 서브 메모리부의 복수개의 상기 메모리셀군중의 소정 셀군을 선택하기 위한 회로를 구비하고, 복수개의 상기 메모리 셀군중의 서로 다른 2개의 메모리 셀군간의 데이터 전송이 행해진다.

본 발명의 상기 및 다른 목적들, 특징 및 이점들은, 첨부도면을 참조한 다음의 본 발명의 상세한 설명을 통하여 좀더 명확하게 이해할 수 있을 것이다.

도 1 은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전체 구성을 나타낸 블럭도.

도 2 는 반도체 메모리 장치에 대한 접속요구를 행하는 복수개의 메모리 마스터와 도 1 에 나타낸 반도체 메모리 장치를 포함하는 메모리 시스템의 블럭도.

도 3 은 반도체 메모리 장치에 대한 접속요구를 행하는 복수개의 메모리 마스터와 도 1 에 나타낸 반도체 메모리 장치를 포함하는 메모리 시스템의 블럭도.

도 4 는 일체로 동일 반도체 기판에 형성된, 도 1 에 나타낸 반도체 메모리 장치 및 입력신호를 제어하여 반도체 메모리 장치로 발생시키는 메모리 제어장치의 블럭도.

도 5 는 일체로 동일 반도체 기판에 형성된, 도 1 에 나타낸 반도체 메모리 장치 및 입력신호를 제어하여 반도체 메모리 장치로 발생시키는 메모리 제어장치의 블럭도.

도 6 은 일체로 동일 반도체 기판에 형성된, 도 1 에 나타낸 반도체 메모리 장치 및 입력신호를 제어하여 반도체 메모리 장치로 발생시키는 메모리 제어장치의 블럭도.

도 7 은 도 1 에 나타낸 반도체 메모리 장치의 외부 단자의 배치도.

도 8 은 도 1 에 나타낸 반도체 메모리 장치의 외부 단자의 배치도.

도 9 는 도 1 에 나타낸 반도체 메모리 장치의 외부 단자의 배치도.

도 10 은 도 1 에 나타낸 반도체 메모리 장치와 외부 단자의 동작기능을 결정하는 여러가지 명령들 간의 대응관계를 나타낸 도면.

도 11 은 도 10 에 나타낸 리드 (read) 명령을 나타내는 외부단자상태를 나타낸 도면.

도 12 는 도 10 에 나타낸 라이트 (write) 명령을 나타내는 외부단자상태를 나타낸 도면.

도 13 은 도 10 에 나타낸 프리패치 (prefetch) 명령을 나타내는 외부단자상태를 나타낸 도면.

도 14 는 도 10 에 나타낸 자동 예비충전 (precharge) 을 수반하는 프리패치 명령을 나타내는 외부단자상태를 나타낸 도면.

도 15 는 도 10 에 나타낸 리스토어 (restore) 명령을 나타내는 외부단자상태를 나타낸 도면.

도 16 은 도 10 에 나타낸 자동 예비충전을 수반하는 리스토어 명령을 나타내는 외부단자상태를 나타낸 도면.

도 17 은 도 10 에 나타낸 활성화 (active) 명령을 나타내는 외부단자상태를 나타낸 도면.

도 18 은 도 10 에 나타낸 자동 예비충전을 수반하는 예비충전 명령을 나타내는 외부단자상태를 나타낸 도면.

도 19 는 도 10 에 나타낸 전체 뱅크 (bank) 예비충전 명령을 나타내는 외부 단자상태를 나타낸 도면.

도 20 은 도 10 에 나타낸 CBR 리프레쉬 명령을 나타내는 외부단자상태를 나타낸 도면.

도 21 은 도 10 에 나타낸 장치 비선택 명령을 나타내는 외부단자상태를 나타낸 도면.

도 22 는 도 10 에 나타낸 비동작 명령을 나타내는 외부단자상태를 나타낸 도면.

도 23 은 도 10 에 나타낸 레지스터 설정명령 (1) 을 나타내는 외부단자상태를 나타낸 도면.

도 24 는 도 10 에 나타낸 레지스터 설정명령 (2) 을 나타내는 외부단자상태를 나타낸 도면.

도 25 는 도 10 에 나타낸 레지스터 설정명령을 나타내는 외부단자상태를 나타낸 도면.

도 26 은 도 10 에 나타낸 레지스터 설정명령의 일부인 모드 레지스터 설정명령을 나타내는 외부단자상태를 나타낸 도면.

도 27 은 데이터 입/출력 모드의 버스트 (burst) 길이와 각 랩 (lap) 시간에 대응되게 엑세스된 어드레스 시이퀀스를 나타낸 도면.

도 28 은 리드 명령 입력시에 4의 버스트 길이 및 2의 리드 레이턴시를 갖는 데이터 출력의 타이밍 챠트.

도 29 는 라이트 명령 입력시에 4의 버스트 길이 및 0의 라이트 레이턴시를 갖는 데이터 출력의 타이밍 챠트.

도 30 은 리드 명령동작시의 데이터 및 어드레스 지정의 플로우챠트.

도 31 은 라이트 명령동작시의 데이터 및 어드레스 지정의 플로우챠트.

도 32 는 프리패치 명령동작시의 데이터 및 어드레스 지정의 플로우챠트.

도 33 은 리스토어 명령동작시의 데이터 및 어드레스 지정의 플로우챠트.

도 34 는 활성화 명령동작시의 데이터 및 어드레스 지정의 플로우챠트.

도 35 는 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 36 은 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 37 은 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 38 은 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 39 는 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 40 은 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃.

도 41 은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 42 는 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 43 은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 44 는 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 45 는 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 46 은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 47 은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 칩 레이아웃을 개략적으로 나타낸 도면.

도 48 은 본 발명의 실시예에 따른 반도체 메모리 장치의 공통 전원을 사용하는 블럭을 개략적으로 나타낸 도면.

도 49 는 본 발명의 실시예에 따른 반도체 메모리 장치의 공통 전원을 사용하는 블럭을 개략적으로 나타낸 도면.

도 50 은 본 발명의 실시예에 따른 반도체 메모리 장치의 DRAM 어레이부내의 배선구성을 나타낸 도면.

도 51 은 본 발명의 실시예에 따른 반도체 메모리 장치의 DRAM 어레이부, 데이터 전송부 및 SRAM 어레이부의 배선구성을 나타낸 도면.

도 52 는 본 발명의 실시예에 따른 반도체 메모리 장치의 DRAM 어레이부, 데이터 전송부 및 SRAM 어레이부의 배선구성을 나타낸 도면.

도 53 은 본 발명의 실시예에 따른 반도체 메모리 장치의 DRAM 어레이부, 데이터 버스 라인 및 SRAM 어레이부의 배선구성을 나타낸 도면.

도 54 는 도 1 에 나타낸 반도체 메모리 장치의 동작제어회로의 블럭도.

도 55 는 도 1 에 나타낸 DRAM 부와 데이터 전송회로의 구성을 자세하게 나타낸 도면.

도 56 은 도 41 에 나타낸 본 발명의 실시예인 DRAM 어레이 110-1 의 어레이 구성의 예를 자세하게 나타낸 도면.

도 57 은 도 56 에 나타낸 레이아웃의 일부 (4쌍의 비트라인에 대응함) 에 대한 비트라인과 전송버스라인 사이의 접속관계의 예를 자세하게 나타낸 도면.

도 58 은 데이터 전송회로를 자세하게 나타낸 회로도.

도 59 는 도 57 에 나타낸 예의 문제점을 해결하기 위한 구성의 예를 나타낸 도면.

도 60 은 DRAM 라인 제어회로의 예를 나타낸 블럭도.

도 61 은 도 55 에 나타낸 DRAM 로우 디코더오 DRAM 로우 제어회로의 구체적인 구성의 예를 나타낸 도면.

도 62 는 DRAM 비트 라인 선택회로의 상세 회로구성의 예를 나타낸 도면.

도 63 은 DRAM 비트 라인 선택회로의 상세 회로구성의 예를 나타낸 도면.

도 64 는 DRAM 비트 라인 선택회로의 상세 회로구성의 예를 나타낸 도면.

도 65 는 DRAM 비트 라인 선택회로의 상세 회로구성의 예를 나타낸 도면.

도 66 은 도 36 에 나타낸 어레이 레이아웃에서 한쌍의 데이터 전송버스 라인, DRAM 비트라인 선택회로 및 SRAM 셀 사이의 관계를 나타낸 도면.

도 67 은 도 66 에 나타낸 각 데이터 전송 버스라인의 동작을 나타낸 신호 파형도.

도 68 은 도 1 에 나타낸 데이터 입/출력 단자와 SRAM 부의 상세예를 나타낸 도면.

도 69 는 SRAM 메모리 셀의 구성예를 나타낸 도면.

도 70 은 도 69 에 나타낸 SRAM 셀의 플립플롭의 상세회로도.

도 71 은 도 69 에 나타낸 SRAM 비트라인을 접속하기 위한 접속회로의 상세예를 나타낸 도면.

도 72 는 도 69 에 나타낸 SRAM 비트라인을 접속하기 위한 접속회로의 상세예를 나타낸 도면.

도 73 은 도 69 에 나타낸 SRAM 비트라인을 접속하기 위한 접속회로의 상세예를 나타낸 도면.

도 74 는 도 68 에 나타낸 SRAM 로우 제어회로의 상세예를 나타낸 도면.

도 75 는 도 68 에 나타낸 SRAM 칼럼 제어회로의 상세예를 나타낸 도면.

도 76 은 도 75 에 나타낸 래치회로와 멀티플렉서의 상세예를 나타낸 도면.

도 77 은 도 76 에 나타낸 멀티플렉서의 동작을 나타낸 신호파형도.

도 78 은 도 1 에 나타낸 DRAM 어레이, SRAM 로우 디코더 및 데이터 제어회로를 나타낸 블럭도.

도 79 는 도 78 에 나타낸 DRAM 어레이, SRAM 로우 디코더 및 데이터 제어회로의 동작을 나타내는 신호파형도.

도 80 은 SRAM 부 및 데이터 입/출력 단자 구성의 일예를 나타낸 도면.

도 81 은 SRAM 어레이부의 로우 용장라인인 경우의 상세예를 나타낸 도면.

도 82 는 DRAM 어레이부와 SRAM 어레이부에 인가된 전원전압의 예를 나타낸 도면.

도 83 은 DRAM 어레이부와 SRAM 어레이부에 인가된 전원전압의 예를 나타낸 도면.

도 84 는 전원전압에 대한 SRAM 셀에의 라이트시간의 의존성 시뮬레이션 결과를 나타낸 도면.

도 85 는 임시 셀 전송기능을 수행하는 SRAM 어레이부 구성의 상세예를 나타낸 도면.

도 86 은 도 85 에서, SRAM 셀의 데이터가 임시 셀 전송을 수행함으로써 독출되는 경우, SRAM 셀의 동작을 나타낸 신호파형도.

도 87 은 자동 연속 프리패치 전송기능을 나타낸 신호파형도.

도 88 은 복수 라인 연속 리드/라이트 기능을 실현하기 위한 SRAM 라인 제어회로의 상세예를 나타낸 도면.

도 89 는 복수 로우 연속 리드/라이트 기능의 독출 기능의 상세예를 나타낸 도면.

도 90 은 실시간 모드 설정기능의 리드 (3)/라이트 (3) 명령과 각 입력단자의 상태를 나타낸 대응관계표.

도 91 은 실시간 모드 설정기능을 나타내는 신호파형도.

도 92 는 CDRAM 의 메모리 어레이부의 구성을 개략적으로 나타낸 도면.

도 93 은 도 92 에 나타낸 CDRAM 의 쌍방향 전송게이트 회로의 블럭도.

도 94 는 도 92 에 나타낸 CDRAM 쌍방향 전송게이트 회로의 회로도.

도 95 는 CDRAM 을 개략적으로 나타낸 블럭도.

도 96 은 도 95 에 나타낸 CDRAM 의 SRAM 의 회로도.

도 97 은 CDRAM 의 구성을 개략적으로 나타낸 블럭도.

도 98 은 도 97 에 나타낸 CDRAM 의 SRAM 의 회로도.

도 99 는 EDRAM 의 구성을 개략적으로 나타낸 블럭도.

도 100 은 복수개의 처리장치를 갖는 메모리 시스템의 구성을 개략적으로 나타낸 블럭도.

※ 도면의 주요부분에 대한 부호의 설명

100 : 본 발명의 반도체 기억장치

101 : DRAM 부

102 : SRAM 부

103 : 데이터 전송회로

110 : DRAM 어레이

111 : DRAM 메모리셀

112 : 센스 증폭기

113 : DRAM 로우 디코더

114 : DRAM 칼럼 디코더

115 : DRAM 로우 제어회로

116 : DRAM 로우 제어회로

120 : SRAM 어레이

121 : SRAM 로우 디코더

122 : SRAM 칼럼 제어회로

123 : SRAM 칼럼 디코더

124 : SRAM 로우 제어회로

131 : 데이터 전송 선택회로

132 : 제 1 데이터 전송 선택회로

133 : 제 2 데이터 전송 선택회로

150 : 동작 제어회로

151 : 데이터 래치회로

152 : 데이터 출력 버퍼

153 : 데이터 증폭기

160 : 데이터 제어회로

180a, 180b, 180c : 메모리 마스터

190 : 혼재 반도체장치

191 : 메모리 제어장치

192 : 데이터 버퍼

303 : SRAM 비트라인 제어회로

304 : SRAM 칼럼 선택회로

307 : 리드/라이트 증폭기

308 : 데이터 입/출력회로

309 : 임시 로우 선택회로

311 : 플립플롭 회로

312 : 접속회로

313 : 접속회로

315 : 밸런서 회로

316, 317 : 플립플롭 회로의 접속점

318 : 밸런서 회로

350 : SRAM 내부로우 어드레스 래치회로

351 : 카운터 회로

352 : 멀티플렉서

390 : 제 1 칼럼 디코더

391 : 제 2 칼럼 디코더

392 : 제 1 칼럼 어드레스 버퍼

393 : 제 1 칼럼 어드레스 버퍼

394 : 데이터 버퍼(SRAM 셀)

395 : 제 1 데이터 래치회로

396 : 제 2 데이터 래치회로

410 : 내부 클럭 발생회로

420 : 명령 디코더

421 : 입력신호 버퍼

422 : 명령 판단회로

430 : 제어 로직

431 : DRAM 부 제어회로

432 : 전송 제어회로

433 : SRAM 부 제어회로

440 : 어드레스 제어회로

450 : 모드 레지스터

460 : DRAM 내부 로우 어드레스 래치회로

470 : 멀티플렉서

480 : 내부 어드레스 카운터 회로

490 : 리프레쉬 제어회로

495 : DRAM 내부칼럼 어드레스 래치회로

498 : 전송버스 제어회로

501 : 디코더 회로

502 : 취입 로직

503 : 레지스터

504 : 멀티플렉서

505 : 데이터 입/출력 모드 메모리부

506 : 카운터 회로

507 : SRAM 내부칼럼 어드레스 래치회로

508 : 멀티플렉서

509 : 디코더 회로

601 : DRAM 어레이부

602 : SRAM 어레이부

603 : 전원전압 변환회로

DMC : 다이나믹 메모리셀

N1 : 메모리 트랜지스터

C1 : 메모리 캐패시터

DWL : DRAM 워드라인

DBL : DRAM 비트라인

DSA : DRAM 센스 증폭기

DSAP : DRAM 센스 증폭기 제어신호

DSAN : 센스 증폭기 제어신호

iCLK : 내부 클럭 신호

iA0 - iA13 : 내부 어드레스신호

iADR0 - iADR12 : DRAM 내부로우 어드레스신호

iAD13 : 뱅크 선택신호

DBSW : DRAM비트 선택회로

DBS1 - DBS4 : DRAM 비트 선택신호

TBL : 데이터 전송버스라인

TSW : 데이터 전송회로

GTL : 글로벌 데이터 전송버스라인

iADC5 - iADC6 : DRAM 칼럼 어드레스신호

TE : 데이터 전송 활성화신호

DMB1 - DMB16 : 메모리셀 블럭

DRB1 - DRB16 : DRAM 로우 디코더

SAB1 - SAB17 : (센스증폭기 + DRAM 비트라인 선택회로 + 데이터 전송회로) 블럭

SWTR : 스위칭 트랜지스터

ADRL : DRAM 로우 어드레스 래치신호

ADCL : DRAM 칼럼 어드레스 래치신호

N100 - N115, N200, N201, N210 - 215, N230 - N235, N 250, N251, N260, N262, N264, N280 : N 채널형 MOS 트랜지스터

P100 - P103 : P 채널형 MOS 트랜지스터

R100, R101 : 저항

SMC : SRAM 메모리셀

SBL : SRAM 비트라인

TWL1 - TWL16 : SRAM 셀 데이터 전송 로우 선택신호

SWL1 - SWL16 : SRMA 셀 리드/라이트 로우 선택신호

iASR0 - iASR3 : SRAM 내부로우 어드레스신호

SSL1 - SSL128 : SRAM 칼럼 디코더 출력신호

iASC4 - iASC10 : 내부 SRAM 칼럼 어드레스신호

SIO : 데이터 입/출력라인

GIO : 글로벌 데이터 입/출력라인

RWL : 리드/라이트 버스라인

SPE : 플립플롭 회로 제어신호

SNE : 플립플롭 회로 제어신호

SRWL : 리드 로우 선택신호

SRBL : SRAM 리드 SRAM 비트라인

SWBL : SRAM 라이트 비트라인

ASRL : SRAM 내부로우 어드레스 래치신호

ASCL : SRAM 내부칼럼 어드레스 래치신호

CLKUP : 내부 카운터업 신호

SCE : SRAM 내부칼럼 어드레스 래치회로 제어신호

SCSL : SRAM 칼럼 어드레스 멀티플렉서 회로 제어신호

SRSL : SRAM 로우 어드레스 멀티플렉서 제어신호

SRUP : 카운터회로 (351) 의 내부 카운터업 신호

(1) 기본구성

본 발명의 실시예의 기본구성을 설명한다.

본 발명에 따른 반도체 집적회로 장치는 반도체 메모리 장치 및 그 반도체 메모리 장치의 제어장치를 포함한다. 반도체 메모리 장치는 메인 메모리부 및 서브 메모리부를 포함하며, 메인 메모리와 서브 메모리 사이에 쌍방향 데이터 전송이 가능하다. 서브 메모리부는 독립 캐쉬 메모리로서 각각 기능할 수 있는 복수개의 메모리 셀군으로 구성된다. 본 발명의 반도체 메모리 장치에서는, 제어단자의 수와 어드레스 단자의 수가 메인 메모리부를 제어하는데 요하는 제어단자의 수와 어드레스 단자의 수와 동일하게 될 수 있다.

메인 메모리부로서 64-Mbit DRAM 어레이를 포함하고 서브 메모리부로서 16-Mbit SRAM 어레이를 포함하는 ×8 2-뱅크 구성을 갖는 동기 인터페이스를 가지는 실시예를 취하여, 본 발명의 집적회로 장치를 설명하기로 한다.

(2) 블럭도

도 1 은 본 발명의 실시예에 따른 전체 반도체 메모리 장치의 구성을 개략적으로 나타낸 블럭도이다.

도 1 에서, 반도체 메모리장치 (100) 은 메인 메모리부인 다이나믹 RAM (DRAM) 부 (101), 서브 메모리부인 스태틱 RAM (SRAM) 부 (102), 그 DRAM 부 (101) 와 SRAM 부 (102) 사이의 데이터 전송용 쌍방향 데이터 전송회로 (103) 를 포함한다.

DRAM 부 (101) 는 로우 및 칼럼 매트릭스로 배열된 복수개의 다이나믹 메모리 셀을 가지는 DRAM 어레이 (110), 내부 어드레스 신호 (iA0 ~ iA13) 로부터 DRAM 로우 선택신호와 뱅크 선택신호를 발생하는 DRAM 로우 제어회로 (115), DRAM 로우 선택신호 (iADR0 ~ iADR12) 와 뱅크 선택신호 (iAD13) 에 응답하여 DRAM 어레이 (110) 의 대응하는 로우를 선택하는 DRAM 로우 디코더 (113), 내부 어드레스 신호 (iA5 및 iA6) 로부터 DRAM 칼럼 선택신호를 발생하는 DRAM 칼럼 제어회로 (116), 및 DRAM 칼럼 선택신호 (iADC5 및 iADC6) 에 응답하여 대응 칼럼을 선택하는 DRAM 칼럼 디코더 (114) 를 포함한다. 또, DRAM 어레이 (110) 는 메모리 셀부 (111) 및 선택된 DRAM 셀내에 저장된 데이터를 검출하여 증폭하는 센스 증폭기 (112) 를 포함한다. 또한, DRAM 어레이 (110) 는 뱅크로 지칭되는 복수개의 블럭으로 분할되며, 이 실시예에서는, A 및 B 2개로 분할되며 그중의 하나는 뱅크 선택신호 (iAD13) 에 의해 선택된다.

SRAM 부 (102) 는 로우 및 칼럼 매트릭스로 배열된 복수개의 스태틱 메모리 셀을 가지는 SRAM 어레이 (120), 내부 어드레스 신호 (iA0 ~ iA3) 로부터 SRAM 로우 선택신호를 발생시키는 SRAM 로우 제어회로 (124), SRAM 로우 선택신호 (iASR0 ~ iASR3) 에 응답하여 SRAM 셀 군 (이 실시예에서는 각 로우마다 분할된 셀군) 의 한 셀을 선택하는 SRAM 로우 디코더 (121), 내부 어드레스 신호 (iA0 ~ iA3 및 iA4 ~ iA13) 로부터 SRAM 칼럼 선택신호를 발생시키는 SRAM 칼럼 제어회로 (122), 및 SRAM 칼럼 선택신호 (iASC4 ~ iASC10) 에 의해 칼럼을 선택하기 위한 SRAM 칼럼 디코더 (123) 을 포함한다.

또한, 반도체 메모리 장치 (100) 는 외부 입력신호에 응답하여 반도체 메모리 장치의 동작을 제어하기 위한 동작 제어회로 (150) 및 외부 데이터 입/출력 동작을 제어하기 위한 데이터 제어회로 (160) 를 포함한다.

비록, 이 실시예에서는, DRAM 및 SRAM 이 각각 메인 메모리부와 서브 메모리부로서 사용되었지만, 본 발명은 이에 한정되지 않는다. DRAM 대신에, SRAM, 마스크 ROM, 프로그램가능한 ROM (PROM), 소거가능한 PROM (EPROM), 전기적으로 소거가능한 PROM (EEPROM), 플래쉬 EEPROM 및 강유전체 메모리와 같은 메모리가 메인 메모리부로서 사용될 수도 있다. 이 메인 메모리부를 구성하는 메모리는, 그 고유의 기능과 종류가 효율적으로 이용될 수 있도록 구성되는 것이 바람직하다. 예를들면, DRAM 이 메인 메모리부로서 사용되는 경우에는, 통상의 DRAM, EDODRAM, DDR 동기 DRAM, DDR 동기 GRAM, SLDRRAM 또는 램버스 DRAM 이 사용될 수도 있다. 또, 메인 메모리로서 사용된 메모리의 속도 보다 더 높은 속도로 액세스할 수 있으면, 어떠한 RAM 이 서브 메모리부로서 사용될 수 있다. 메인 메모리부가 플래쉬 EEPROM 으로 구성된 경우에는, 서브 메모리부의 기억용량이 플랙쉬 EEPROM의 장치 소거섹터 용량의 절반이상인 것이 바람직하다.

(3) 시스템

본 발명에 따른 반도체 메모리 장치에는 SRAM 제어회로 (122) 가 제공되므로, 이하 자세하게 설명된 바와 같이, SRAM 칼럼 제어모드가 SRAM 셀군 장치내에서 변화될수 있다. 이 기능은 랩 (lap) 시간의 설정, 버스트 길이 및 레이턴시 등의 설정을 매 SRAM 셀군마다 가능케 하므로 (이하 데이터 입/출력 모드 라 지칭함), 그 설정을 미리 제공함으로써, SRAM 셀군이 선택될 때, 각 SRAM 셀군의 데이터 입/출력 모드가 반도체 메모리 장치내에서 자동적으로 결정되게 된다. 따라서, 반도체 메모리 장치의 외부로부터의 데이터 제어 또는 그 데이터 입/출력 모드를 스위칭하기 위한 외부 데이터를 처리하는 제어가 불필요하게 된다.

본 발명의 반도체 메모리 장치는, 복수개의 액세스 요구를 수신하는 경우에 반도체 메모리 장치가 매 액세스 요구에 대한 SRAM 셀 군 장치내의 할당, 지정, 재지정, 지정 및 재지정을 수신하는 기능을 갖는다.

도 2 는 도 1 에 나타낸 반도체 메모리 장치 (100) 에 액세스 요구를 행하는 복수개의 메모리 마스터를 가지는 메모리 시스템을 나타낸 것이다.

도 2 에서, SRAM 셀군 (01, 02 및 03) 은 메모리 마스터 (180a) 로부터의 액세스 요구에 지정되며, SRAM 셀군 (04) 은 메모리 마스터 (180b) 로부터의 액세스 요구에 지정되며, SRAM 셀군 (05, 06, 07 및 08) 은 메모리 마스터 (180c) 로부터의 액세스 요구에 지정된다. 이들 액세스 요구에의 SRAM 셀군의 지정은 변동될 수 있으며, 언제라도 변화될 수 있다. 또, 도 2 에서는, 메모리 마스터 (180a) 에 의해 반도체 메모리 장치에 대해 요구된 데이터 입/출력 모드가 메모리 마스터 (180b) 에 의해 반도체 메모리 장치에 대해 요구된 데이터 입/출력 모드와 서로 다른 경우, 특정 제어신호를 사용함이 없이도, 메모리 마스터 (180a) 에 대한 데이터 입/출력 동작과 메모리 마스터 (180b) 에 대한 데이터 입/출력 동작을 연속적으로 수행하는 것이 가능하다. 이러한 동작을 실현하기 위하여, 반도체 메모리 장치 (100) 의 SRAM 칼럼 제어회로 (122) 는 데이터 입/출력 모드 메모리부를 포함한다. 이 데이터 입/출력 모드 메모리부는 도 2 에 나타낸 바와 같이 SRAM 셀군에 1:1 대응되거나, 또는 도 3 에 나타낸 바와 같이 복수개의 SRAM 셀군에 대응될 수도 있다.

도 4, 5 및 6 은 메모리 마스터로부터의 액세스 요구에 따라서 반도체 메모리 장치 (100) 에 입력신호를 제어 및 발생시키기 위한, 반도체 메모리 장치 (100) 과 그 반도체 메모리 장치의 기판과 동일한 기판상에 실장된 메모리 제어장치 (191) 로 구성된 혼재 반도체 장치 (190) 를 나타낸 것이다.

이와 같은 혼재 반도체 장치 (190) 는 모든 신호에 대한 입/출력동작이 도 4 에 나타낸 메모리 제어장치를 통해서 수행되는 구성, 입/출력 동작이 도 5 에 나타낸 바와 같은 반도체 메모리 장치 (100) 에 의해 직접 수행되는 구성, 또는 데이터 입/출력 동작이 도 6 에 나타낸 바와 같은 데이터 버퍼 (192) 를 통하여 반도체 메모리 장치 (100) 에 의해 수행되는 구성을 가질 수도 있다. 그러나, 본 발명은 이러한 구성의 혼재 반도체 장치 (190) 에만 한정되지 않는다. 이 혼재 반도체 장치 (190) 에서는, SRAM 셀군 또는 군들을, 반도체 장치내의 도 2 또는 3 에 나타낸 시스템의 각 메모리 마스터로부터의 액세스 요구에 자동으로 지정하는 것이 가능하게 된다.

(4) 핀 배치

도 7 은 본 발명에 따른 반도체 메모리 장치의 패키지의 핀 배치의 예를 나타낸 것이다.

도 7 에 나타낸 반도체 메모리 장치는 64-Mbit DRAM 어레이 및 16-Kbit SRAM 어레이를 포함하는 ×8-bit, 2-뱅크 구성을 가지며 동기 인터페이스를 갖고, 0.8 mm 의 리드 피치를 가지는 400 mil × 875 mil 의 54핀 TSOP 형 II 플라스틱 패키지에 하우징된다. 이러한 핀 구성 및 핀수의 핀 배치는 통상의 64-Mbit 동기 DRAM 의 핀수 및 핀 배치와 동일하다. 또, ×4-bit 구성 (도 8), ×16-bit 구성 (도 9), ×1-bit 구성 또는 ×32-bit 구성의 핀수 및 핀 배치는 뱅크수에 관계없이 대응하는 동기 DRAM 의 핀수 및 핀 배치와 동일하다.

각 핀들의 신호는 다음과 같이 정의된다.

CLK: 클럭신호 (CLK) 는 모든 다른 입/출력 신호에 대해 일반적으로 사용되는 기준클럭이다. 즉, 클럭신호 (CLK) 는 다른 입력신호의 취입 (take-in) 타이밍과 출력신호 타이밍을 결정한다. 각 외부신호의 설정/유지 시간은 클럭 (CLK) 의 상승단을 참조하여 정의된다.

CKE: 클럭 인에이블 신호 (CKE) 는 그에 뒤따르는 CLK 신호가 유효한지의 여부를 결정한다. CKE 신호가 CLK 신호의 상승단에서 하이 (high) 인 경우 CLK 신호는 유효한 것으로 결정되며, 로우 (low) 인 경우에는 CLK 신호는 무효인 것으로 결정된다.

/CS: 칩 선택신호 (/CS) 는 외부 입력신호 (/RAS, /CAS, /WE) 가 받아들일 수 있는지의 여부를 결정한다. 그 신호 (/CS) 가 신호 (CLK) 의 리딩 에지 (leading edge) 에서 로우인 경우에는 동일 타이밍에서 입력된 /RAS 신호, /CAS 신호 및 /WE 신호가 동작 제어회로로 들어가게 된다. 신호 (/CS) 가 CLK 신호의 리딩 에지에서 하이인 경우에는 동일 타이밍에서 입력된 /RAS 신호, /CAS 신호 및 /WE 신호가 무시된다.

/RAS, /CAS 및 /WE : 각 제어신호 (/RAS, /CAS 및 /WE) 는 결합하여 반도체 메모리 장치의 동작을 결정한다.

A0 ~ A13: 어드레스 신호 (A0 ~ A13) 는 클럭 신호에 대응하여 어드레스 제어회로에 입력되어, DRAM 로우 디코더, DRAM 칼럼 디코더, SRAM 로우 디코더 및 SRAM 칼럼 디코더로 보내져, DRAM 부의 셀과 SRAM 부의 셀을 선택하는데 사용된다. 또, 이 어드레스 신호는 내부 동작의 데이터 입/출력 모드를 설정하기 위하여, 내부 명령신호에 따라서, 후술될 모드 레지스터에 입력된다. 또, 어드레스 신호 (A13) 도 DRAM 셀 어레이의 뱅크 선택신호이다.

DQM: 데이터 마스크 신호 (DQM) 는 (마스크) 데이터 입력 및 출력을 바이트 단위로 무효화시키도록 기능한다.

DQ0 ~ DQ7: 데이터 신호 (DQ0 ~ DQ7) 는 입/출력 데이터 신호이다.

(5) 기본 동작

본 발명에 따른 반도체 메모리 장치의 기본 동작을 설명한다.

명령과 데이터의 수는 실시예에 불과하며 임의의 다른 결합도 가능함에 주의하여야 한다.

도 10 은 외부 입력제어신호의 상태와 본 발명에 따른 반도체 메모리 장치의 동작기능을 결정하는 여러가지 명령들의 예를 나타낸 것이다. 그러나, 외부 입력 제어신호와 반도체 메모리 장치의 동작기능을 결정하는 여러가지 명령의 어떠한 다른 결합도 이용될 수 있음에 주의하여야 한다.

도 10 에는, 기준클럭 신호 (CLK) 의 상승단에서의 각 입력제어신호의 상태 및 그에 의해 결정된 동작이 도시되어 있다. 부호 H 는 논리 하이레벨을 나타내며, L 은 논리 로우레벨을 나타내고 X 는 임의 레벨을 나타낸다. 또, 도 10 에서의 입력제어신호 (CKEn-1) 는 목표 기준클럭의 직전 기준 클럭의 주기에서 입력 제어신호 (CKE) 의 상태를 나타내며, 각 명령에 대해 후술되어지는 제어신호 (CKE) 는 CKEn-1 이다.

이하, 도 10 에 나타낸 명령들을 차례로 설명하기로 한다.

1. (리드 명령)

리드 명령은 SRAM 셀로부터의 데이터 리드 동작을 수행하는 것이다.

도 11 에 나타낸 바와 같이, 외부 클럭신호의 상승단에서의 각 입력제어신호의 상태는, CKE=H, /CS=L, /RAS=H, /CAS=L 및 /WE=H 이다. 이 리드 명령이 입력되어질 때, 어드레스 (A0 ~ A3) 및 어드레스 (A4 ~ A10) 가 SRAM 로우 선택 어드레스와 SRAM 칼럼 선택어드레스로서 각각 취해진다. 이들 어드레스에서의 데이터는 레이턴시만큼 리드 명령의 입력으로부터 지연된 시간에서 DQ0 ~ DQ7 로 출력되어진다.

리드 명령에 대해 설정된 클럭으로 DQM = H 인 경우, DQ0 ~ DQ7 은 마스크되어 외부로 출력되지 않는다.

도 30 은 이 리드 명령에 따른 내부동작의 데이터 흐름과 어드레스 신호를 나타낸 것이다. SRAM 셀은 내부 어드레스 신호 (iA0 ~ iA3) 에 의한 SRAM 로우 디코더의 로우 선택과, 내부 어드레스 신호 (iA4 ~ iA13) 으로부터 발생된 SRAM 선택신호 (iASC4 ~ iASC10) 에 의한 SRAM 칼럼 디코더의 칼럼선택에 의해 선택된다. 그 선택된 SRAM 셀의 데이터는 지정된 데이터 입/출력 모드에서 데이터 증폭기를 통하여 외부로 출력된다.

2. (라이트 명령)

라이트 명령은 SRAM 셀에의 데이터 라이트동작을 수행하는 것이다.

도 12 에 나타낸 바와 같이, 외부 클럭신호의 상승단에서의 각 입력제어신호의 상태는, CKE=H, /CS=L, /RAS=H 및 /CAS= /WE = L 이다. 라이트 명령이 입력될 때, 어드레스 (A0 ~ A3) 가 SRAM 로우 선택 어드레스로서 취해지며, 어드레스 (A4 ~ A10) 가 SRAM 칼럼 선택 어드레스로서 취해진다. 데이터가 라이트됨에 따라, DQ0 ~ DQ7 의 데이터가 라이트 명령의 출력으로부터 레이턴시만큼 지연된 시간에서 취해지게 된다.

DQ0 ~ DQ7 의 데이터 취입용 클럭으로 데이터 DQM = H 인 경우, DQ0 ~ DQ7 의 데이터 출력이 마스크되어 내부에 취입되지 않게 된다.

도 31 은 이 라이트 명령에 따른 내부 동작의 데이터 흐름과 어드레스 신호를 나타낸 것이다. SRAM 셀은 내부 어드레스 신호 (iA0 ~ iA3) 로부터 발생된 SRAM 로우 선택신호 (iASR0 ~ iASR3) 에 의한 SRAM 로우 디코더의 로우선택과, 내부 어드레스 신호 (iASR0 ~ iASR3 및 iA4 ~ iA13) 로부터 발생된 SRAM 선택신호 (iASC4 ~ iASC10) 에 의한 SRAM 칼럼 디코더의 칼럼 선택에 의해 선택된다. DQ0 ~ DQ7 로부터 취해진 라이트 데이터는 선택된 SRAM 셀에 라이트 버퍼를 통하여 라이트된다.

도 30 및 도 31 에 나타낸 바와 같이, 리드 명령과 라이트 명령은 DRAM 부와 데이터 전송부에 무관하게 리드 및 라이트를 수행하게 된다. 따라서, 이들 명령들은 데이터 입/출력용으로 선택된 SRAM 로우 이외의 SRAM 셀군과 DRAM 부 간의 데이터 전송동작, 및/또는 DRAM 부내의 동작이 여전히 계속되는 경우에도, 동작할 수 있다. 이와 반대로, 리드 명령 또는 라이트 명령이 동작되고 있는 경우에도, 데이터 입/출력용으로 선택된 SRAM 로우 이외의 SRAM 셀군과 DRAM 부 간의 데이터 전송동작과 DRAM 내의 동작의 명령에 의해 동작하는 것이 가능하다.

3. (프리패치 (prefetch))

프리패치명령은 DRAM 셀군으로부터 SRAM 셀군으로의 데이터 전송을 수행하는 것이다.

도 13 에 나타낸 바와 같이, 외부 클럭신호의 상승단에서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS=/CAS=H 및 /WE=L 이다. 또한, A10 = L 및 A9 = L 이다. 프리패치 명령이 입력될 때, 어드레스 (A0 ~ A3) 는 SRAM 로우 선택 어드레스로서 취해지며, 어드레스 (A4 ~ A6) 는 SRAM 칼럼 선택 어드레스로서 취해지고, A13 는 DRAM 어레이의 뱅크 선택어드레스로서 취해진다. 이 실시예에서는, 뱅크 (A) 가 선택된다.

도 32 는 이 프리패치 명령에 따른 내부 동작의 데이터 흐름과 어드레스 신호를 나타낸 것이다. 후술되어질 활성화 명령에 의해 이미 선택된 DRAM 셀군들중에서, iA13 으로 지정된 뱅크내의 SRAM 셀이 선택된다. 이 실시예에서는, 뱅크 (A) 가 선택된다. DRAM 셀군의 비트 라인은 어드레스 (iA5 및 iA6) 에 의해 지정된다. 비트라인의 데이터는 활성화 명령시에 센스 증폭기에 의해 증폭되어, 선택된 비트 라인의 데이터가 데이터 전송회로를 통하여 데이터 전송버스 라인으로 전송된다. 어드레스 (iA0 ~ iA3) 에 의해 선택된 SRAM 의 로우상의 셀들은 이전 데이터의 유지를 중지하고, 데이터 전송버스 라인상의 데이터를 취입하여, 그로부터 전송된 데이터를 유지한다. 데이터 전송회로를 통한 센스 증폭기로부터 데이터 전송라인으로의 출력은 데이터 전송후에 중지된다.

이 실시예에서, 프리패치 명령에 의해 한번에 전송된 데이터의 갯수는 128 × 8 이다.

4. (자동 예비충전을 수반하는 프리패치 명령)

자동 예비충전을 수반하는 프리패치 명령은 DRAM 셀군으로부터 SRAM 셀군으로 데이터를 전송하고 그 데이터 전송후에 DRAM 부를 자동적으로 예비충전시키는 것이다.

도 14 에 나타낸 바와 같이, 외부 클럭신호의 상승단에서의 각 입력제어신호의 상태는, CKE=H, /CS=L, /RAS=/CAS = H 및 /WE=L 이다. 또, A10 = H 및 A9 = L 이다. 상술한 프리패치 명령과 유사하게, 자동 예비충전을 수반하는 프리패치 명령이 입력되는 경우, 어드레스 (A0 ~ A3) 는 SRAM 로우 선택 어드레스로서 취해지며, 어드레스 (A5 및 A6) 는 DRAM 칼럼 선택 어드레스로서 취해지고, A13 는 DRAM 어레이의 뱅크 선택어드레스로서 취해진다.

이하, 내부 동작의 어드레스 신호와 자동 예비충전을 수반하는 프리패치 명령에 의해 유발된 데이터 흐름을 설명한다. 후술될 활성화 명령에 의해 이미 선택된 DRAM 셀군들중에서, iA13 에 의해 지정된 뱅크내의 SRAM 셀이 선택된다. DRAM 셀군의 비트라인은 어드레스 (iA5 및 iA6) 에 의해 지정된다. 활성화 명령시에 그 비트라인의 데이터는 센스 증폭기에 의해 증폭되며, 그 선택된 비트라인의 데이터가 데이터 전송버스 라인으로 전송된다. 어드레스 (iA0 ~ iA3) 에 의해 선택된 SRAM 의 로우상의 셀들은 이전 데이터의 유지를 중지하고, 데이터 전송버스 라인상의 데이터를 취하여 그로부터 전송된 데이터를 유지한다. 센스 증폭기로부터 데이터 전송회로를 통한 데이터 전송라인으로의 출력이 데이터 전송후에 중지된다. 데이터 전송버스 라인으로의 출력중단으로부터 소정 시간후, 워드 라인은 비선택 상태가 되며, 예비충전 명령에 대해 설명되어질 내부 동작 (비트 라인과 센스 증폭기의 퍼텐셜 평형) 이 수행된다. 자동 예비충전을 수반하는 프리패치 명령의 입력으로부터 소정시간 후에, DRAM 이 자동적으로 예비충전 (비선택) 상태가 된다.

5. (리스토어 명령 (restore))

이 리스토어 명령은 SRAM 셀군으로부터 DRAM 셀군으로의 데이터 전송을 수행하는 것이다. 도 15 에 나타낸 바와 같이, 이 명령은 외부 클럭 신호 (CLK1 및 CLK2) 에 따라서 진행하는 연속적인 입력 명령이다.

도 15 에 나타낸 외부 클럭신호의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS=L, /RAS=/CAS=H 및 /WE=L 이다. 또, A10 = L 및 A9 = H 이다. 첫번째 외부 클럭신호 (CLK1) 의 상승단에서, 어드레스 (A0 ~ A3) 는 SRAM 로우 선택 어드레스로서 취해지며, 어드레스 (A5 및 A6) 는 DRAM 칼럼 선택 어드레스로서 취해지고, 두번째 외부클럭 신호 (CLK2) 의 상승단에서, 어드레스 (A0 ~ A12) 는 전송 목적지인 DRAM 어레이의 뱅크 선택어드레스로서 취해진다. CLK 1 및 CLK2 의 상승단에서 어드레스 (A13) 는 DRAM 어레이의 뱅크 선택 어드레스로서 취해진다. CLK1 및 CLK2 에 의해 입력된 이 A13 어드레스는 동일해야 한다.

도 33 은 이 리스토어 명령에 의해 발생된 데이터 흐름과 내부 동작시의 어드레스 신호를 나타낸 것이다. 도 33 에 나타낸 내부 어드레스 신호 (i1A0 ~ i1A12) 는 첫번째 클럭 (CLK1) 시의 내부 어드레스 데이터이며, 내부 어드레스 신호 (i2A0 ~ i2A12) 는 두번째 클럭 (CLK2) 시의 내부 어드레스 데이터로서, 동일한 내부 어드레스 신호 라인의 데이터가 각 클럭에 대해 도시되어 있다. 첫번째 클럭 (CLK1) 시에 어드레스로부터 발생된 어드레스 (i1A0 ~ i1A3) 에 의해 선택된 SRAM 셀군의 데이터는 어드레스 (iA13) 에 의해 선택된 뱅크의 데이터 전송버스 라인으로 전송된다. 그후, 그 데이터 전송버스 라인의 데이터가 어드레스 (i1A5 및 i1A6) 에 의해 선택된 DRAM 의 비트라인으로 전송된다. 그후, 어드레스 (i2A0 ~ i2A12) 에 의해 DRAM 의 비트라인이 선택되며, iA13 이 선택되어, 그 선택된 워드 라인상의 셀군의 데이터가 대응하는 비트라인으로 각각 출력된다. DRAM 의 비트라인에 대응하는 센스 증폭기는 각 비트 라인으로 출력된 DRAM 셀군의 데이터를 검출하여 증폭한다. 어드레스 (i1A5 및 i1A6) 에 의해 선택된 비트라인에 대응하는 센스 증폭기는 데이터 전송버스라인으로부터 전송된 라이트 데이트를 검출하여 증폭한다. 데이터 전송버스 라인을 통한 DRAM 의 비트라인으로의 데이터 출력은 워드 라인이 상승된 후에 중지된다.

이 실시예에서, 한번에 전송된 데이터 수는 128 × 8 이다.

6. (자동 예비충전을 수반하는 리스토어 명령)

자동 예비충전을 수반하는 리스토어 명령은 SRAM 셀군으로부터 DRAM 셀군으로 데이터 전송을 수행하고 그 데이터 전송 후에, DRAM 부의 예비충전을 자동으로 행하는 것이다.

도 16 에 나타낸 바와 같이, 외부 클럭신호 (CLK1 및 CLK2) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS=L, /RAS=/CAS=H 및 /WE=L 이며, 또, A10 = H 및 A9=H 이다. 첫번째 외부 클럭신호 (CLK1) 의 상승단에서, 어드레스 (A0 ~ A3) 는 SRAM 로우 선택 어드레스로서 취해지며, 어드레스 (A5 및 A6) 는 DRAM 칼럼 선택 어드레스로서 취해지고, 다음의 두번째 외부 클럭신호 (CLK2) 의 상승단에서는 어드레스 (A0 ~ A12) 가 전송 목적지인 DRAM 어레이의 선택어드레스로서 취해진다. CLK 1 및 CLK2 의 상승단에서 어드레스 (A13) 는 DRAM 어레이의 뱅크 선택 어드레스로서 취해진다. CLK1 및 CLK2 에 의해 입력된 이 A13 어드레스는 동일해야 한다.

이하, 자동 예비충전을 수반하는 이 리스토어에 의해 발생된 데이터 흐름과 내부 동작의 어드레스 신호를 설명하기로 한다. 첫번째 클럭 (CLK1) 시에 어드레스로부터 발생된 어드레스 (i1A0 ~ i1A3) 에 의해 선택된 SRAM 셀군의 데이터가 어드레스 (iA13) 에 의해 선택된 뱅크의 데이터 전송버스 라인으로 전송된다. 그후, 그 데이터 전송버스 라인의 데이터가 어드레스 (i1A5 및 i1A6) 에 의해 선택된 DRAM 의 비트라인으로 전송된다. 그후, 다음 클럭 (CLK2) 의 시간에 어드레스에 의해 발생된 어드레스 (i2A0 ~ i2A12) 에 의해 DRAM 의 워드 라인이 선택되어, 그 선택된 워드 라인상의 셀군의 데이터가 대응하는 비트라인으로 출력된다. 각 비트라인에 대응하는 센스 증폭기는 비트라인으로 출력된 DRAM 셀군의 데이터를 검출하여 증폭하며, 어드레스 (i1A5 및 i1A6) 에 의해 선택된 비트라인에 대응하는 센스 증폭기는 데이터 전송 버스라인으로부터 전송된 라이트 데이터를 검출하여 증폭한다. 데이터 전송버스 라인을 통한 DRAM 의 비트라인으로의 출력은 워드라인이 상승된 후 중지된다. 이 워드 라인은 그로부터 소정 시간후에 비선택 상태가 되며, 후술되어질 예비충전 명령으로 나타내어지는 내부 동작 (비트라인과 센스 증폭기의 평형) 이 수행된다. 그 명령으로부터 소정 시간후, DRAM 이 자동적으로 예비충전 상태로 된다.

7. (활성화 명령)

활성화 명령은 DRAM 어레이로부터 선택된 뱅크를 활성화시키는 것이다.

도 17 에 나타낸 바와 같이, 외부 클럭신호 (CLK) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS= /RAS= L, /CAS= /WE= H 이다. 이 활성화 명령의 입력시간에서 어드레스 (A13) 는 DRAM 의 뱅크 선택 어드레스로 취해지며, 어드레스 (A0 ~ A12) 는 DRAM 의 로우 선택 어드레스로서 취해진다.

도 34 는 이 활성화 명령에 의해 야기된 내부 동작의 어드레스 신호와 데이터 흐름을 나타낸 것이다. 어드레스 (iA13) 에 의해 선택된 뱅크에서, 어드레스 (iA0 ~ iA12) 에 의해 DRAM 의 워드라인이 선택된다. 그 선택된 워드라인상의 DRAM 셀군의 데이터가 그에 접속된 비트라인으로 출력되며, 각 비트라인에 대응하는 센스 증폭기가 비트라인으로 출력된 DRAM 셀군의 데이터를 검출하여 증폭한다. 이 실시예에서는, 한번에 전송된 데이터 수가 512 × 8 이다.

다른 워드 라인선택이 이미 할성화된 뱅크에 대해 행해지는 경우에는, 그 뱅크를 예비충전상태로 만든후 새로운 활성화 명령을 입력시키는 것이 필요하다.

이 명령은 통상의 DRAM 의 /RAS 신호가 로우가 되는 경우에 대응한다.

8. (예비충전 명령)

예비충전 명령은 DRAM 어레이로부터 선택된 뱅크의 예비충전 (비활성화) 시키는 것이다.

도 18 에 나타낸 바와 같이, 외부 클럭신호 (CLK) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS= /RAS= L, /CAS=H 및 /WE=L 이다. 예비충전 명령의 입력시, A10=L 및 A13= 유효 데이터인 경우, 어드레스 (A13) 의 데이터에 의해 지정된 뱅크가 예비충전 (비선택) 된다. 뱅크는 이 예비충전전의 활성화 명령 입력시에 선택되며, 후자의 명령 입력 전에 이 예비충전 명령에 의해 지정된 뱅크로의 활성화 명령 입력이 없는 경우, 예비충전 명령은 무효이다.

이하, 예비충전 명령에 의해 야기된 내부 동작의 어드레스 신호와 데이터 흐름을 설명한다.

비트라인 퍼텐셜과 센스 증폭기 퍼텐셜은 어드레스 (iA13) 에 의해 선택된 뱅크가 활성화된 DRAM 의 워드라인을 비선택상태로 함으로써 평형상태가 된다. 예비충전 명령의 동작이 완료된 후, 그 선택된 뱅크는 다음 활성화 명령을 수신하는 것을 준비하게 된다.

이 예비충전 명령은 통상용 DRAM 의 RAS 신호가 하이가 되는 경우에 대응한다.

9. (모든 뱅크 예비충전 명령)

모든 뱅크 예비충전명령은 DRAM 어레이의 모든 뱅크들을 예비충전 (비활성화) 시키는 것이다. 이 명령에 의해, DRAM부는 예비충전상태로 설정되며, 모든 뱅크들의 활성화 상태가 종료될 수 있다.

도 19 에 나타낸 바와 같이, 외부 클럭신호 (CLK) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS= /RAS=L, /CAS=H 및 /WE=L 이다. 또, A10 = H 이다.

이하, 예비충전 명령에 의해 야기된 내부동작의 어드레스 신호와 데이터 흐름을 설명한다.

비트라인 퍼텐셜과 센스 증폭기 퍼텐셜은 선택된 DRAM 의 모든 워드라인을 비선택 상태로 만듬으로써 평형상태가 된다. 이 명령의 동작이 완료된 후, 모든 뱅크들은 다음 활성화 명령입력을 수신하는 것을 대기하게 된다.

이 모든 뱅크 예비충전 명령은 통상용의 DRAM 의 /RAS 신호가 하이인 경우에 대응한다.

10. (CBR 리프레쉬 명령)

CBR 리프레쉬 명령은 DRAM 데이터부의 셀 데이터를 리프레쉬시키는 것이다. 리프레쉬에 요하는 어드레스 신호는 내부에서 자동적으로 발생된다.

도 20 에 나타낸 바와 같이, 외부 클럭신호 (CLK) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS= /RAS= /CAS= L 및 /WE=H 이다.

이하, CBR 리프레쉬 명령에 의해 야기된 내부동작의 어드레스 신호와 데이터 흐름을 설명한다.

어드레스 (iA0 ~ iA12 및 iA13) 는 내부에서 자동적으로 발생된다. 뱅크는 내부적으로 발생된 어드레스 (iA13) 에 의해 선택되며, 그 내부적으로 발생된 어드레스 (iA0 ~ iA12) 에 의해 DRAM 의 워드라인이 선택되어, 그 선택된 워드라인상의 DRAM 셀군은 그들 데이터를 대응하는 비트라인으로 각각 출력한다. 각 비트라인에 대응하는 센스 증폭기는 비트라인에 출력된 DRAM 셀군의 데이터를 검출하여 증폭한다. 센스 증폭기에 의해 검출 및 증폭된 데이터는 다시 비트라인을 통하여 DRAM 셀군에 라이트된다. 데이터의 리-라이트 (re-write) 로부터 소정 시간 후, 워드라인이 비선택상태로 되며, 비트라인과 센스 증폭기 퍼텐셜이 평형상태가 되게 되어, 리프레쉬동작이 완료된다.

11. (비동작 명령)

도 21 에 나타낸 CKE=H, /CS=L, /RAS=/CAS = /WE=H 의 비동작 명령은 실행명령이 아니다.

12. (장치 비선택 명령)

도 22 에 나타낸 CKE = H, /CS=H 의 장치 비선택명령은 실행명령이 아니다.

13. (레지스터 설정 명령)

레지스터 설정명령은 설정데이터를 레지스터에 여러가지 동작모드로 설정하는 것이다.

도 23 및 도 24 에 나타낸 바와 같이, 외부 클럭신호 (CLK) 의 상승단에서의 각 입력 제어신호의 상태는, CKE=H, /CS= /RAS=/CAS=/WE=L 이다. 이 명령의 입력시, 어드레스 (A0 ~ A13) 의 유효 데이터가 동작모드의 설정 데이터로서 취해진다. 이 명령에 의한 레지스터 설정의 입력은 전원이 접속된 후 장치를 초기화하는데 필요하다.

도 25 는 레지스터 설정 명령시의 어드레스 데이터에 의한 동작을 나타낸 것이다.

도 25 에 나타낸 레지스터 설정명령부분 (a), (b), (c) 및 (d) 는 도 23 에 나타낸 하나의 클럭만큼 입력되며, 후술될 또다른 레지스터 설정명령 부분 (d) 이 도 24 에 나타낸 2개의 클럭만큼 입력된다.

도 25 에 나타낸 레지스터 설정 명령 (a) 은 리프레쉬의 테스트 세트로서, 통상의 동기 DRAM 과 유사하다. 이 어드레스 세트는 A7=L 및 A8=L 의 입력시에 선택된다.

도 25 에 나타낸 레지스터 설정명령 (b) 은 미사용 세트이다. 이 어드레스 세트는 A7=L 및 A8=H 의 입력시에 선택된다.

도 25 에 나타낸 레지스터 설정명령 (c) 은 장치 테스트 세트이다. 이 어드레스 세트는 A7=H 및 A8=H 의 입력시에 선택된다.

도 25 에 나타낸 레지스터 설정명령 (d) 은 모드 레지스터 설정세트이다. 이 어드레스 세트는 A7=L 및 A8=L 의 입력시에 선택되며, 후술될 여러가지 데이터 입/출력 모드가 설정된다. 모드 레지스터는 서브 메모리부의 각 SRAM 셀군의 데이터 입/출력 모드를 저장한다.

도 26 은 모드 레지스터 설정의 상세 설정항목 리스트이다.

모드 레지스터 설정 (1) 명령은 레이턴시 모드와 입/출력 어드레스 시이퀀스 (랩 유형) 간을 스위칭하는 것이다. 이 명령은 도 23 에 나타낸 바와 같은 외부 클럭신호의 한 클럭만큼 입력된다. 이 어드레스 세트는 A6 =L, A7=L 및 A8=L 인 경우에 선택된다.

레이턴시 모드 설정은 동시에 입력된 A1, A2 및 A3 의 데이터에 의해 이루어지며, 입/출력 시이퀀스 (랩 유형) 가 A0 의 데이터에 의해 설정된다. 레이턴시 모드는 A1=L, A2=H 및 A3=L 인 경우에 레이턴시=2 로 설정되며, 그렇치 않으면, 미설정 또는 미사용 상태가 된다. 입/출력 어드레스 시이퀀스 (랩 유형) 는 A0=L 인 경우에 시이퀀셜 (sequential) 로 설정되며 A0=H 인 경우에 인터리브 (interleave) 로 설정된다.

모드 레지스터 설정 (2) 명령은 SRAM 의 모든 선택된 로우의 버스트 길이를 설정하기 위한 어드레스 데이터 세트로서, SRAM 의 로우 지정과 버스트 데이터 길이를 입력하기 위하여, 도 24 에 도시된 바와 같이 외부 클럭신호의 2클럭에 걸쳐서 연속적으로 입력되어진다. 이 어드레스 세트는 A6=H, A7=L 및 A8=L 인 경우에 선택된다.

SRAM 셀군은 첫번째 클럭 (CLK1) 의 A1, A2 및 A3 의 데이터에 의해 선택되며, 그 선택된 셀군의 버스트 길이는 후속 클럭 (CLK2) 의 A3, A4 및 A5 의 데이터에 의해 선택된다. 버스트 길이는 A3=L, A4=L 및 A5=L 인 경우에 1 로 설정되며, A3=H, A4=L 및 A5=L 인 경우에 2 로 설정되며, A3=L, A4=H 및 A5=L 인 경우에 3 로 설정되며, A3=H, A4=H 및 A5=L 인 경우에 8 로 설정되고, A3=L, A4=L 및 A5=H 인 경우에 16 으로 설정된다.

이하, 여러가지 데이터 입/출력 모드를 간단히 설명한다.

버스트 길이: 버스트 길이는 리드 명령 또는 라이트 명령의 입력에 의해 연속적으로 입/출력된 데이터수를 나타낸다. 그 연속 데이터 입/출력은 클럭 신호를 기초로 수행된다. 도 27 은 데이터 리드를 위한 각 신호들의 타이밍을 나타낸 것으로, 여기서 버스트 길이는 4이다. 즉, 리드 명령이 CLK0 에서 입력되는 경우, 4개의 데이터가 CLK2, CLK3, CLK4 및 CLK5 에서 연속적으로 출력된다. 도 28 은 데이터 라이트를 위한 각 신호들의 타이밍을 나타낸 것이다. 버스트 길이가 4 이므로, 라이트 명령이 CLK0 에서 입력되는 경우, 4개의 데이터가 CLK0, CLK1, CLK2 및 CLK3 에서 연속적으로 취해진다.

레이턴시: 레이턴시는 리드명령 또는 라이트 명령의 입력시간으로부터 데이터 입/출력이 클럭수만큼 가능하게 되는 시간까지의 대기시간을 나타낸다. 도 27 은 데이터 리드시의 각 신호들의 타이밍을 나타낸 것이다. 이 실시예에서는, 데이터 리드시의 레이턴시는 2 이다. 즉, 리드 명령이 CLK0 에서 입력되는 경우, DQ 단자로의 데이터 출력은 CLK2 에서 시작된다. 도 28 은 데이터 라이트시의 각 신호들의 타이밍을 나타낸 것이다. 이 실시예에서, 데이터 라이트시의 레이턴시는 0 이다. 즉, 라이트 명령이 CLK0 에서 입력되는 경우, DQ 단자로부터 취해진 데이터는 CLK0 입력과 동시에 시작된다.

랩 유형: 랩 유형 (입/출력 어드레스 시이퀀스) 은 데이터가 세트 버스트 길이에 대응하는 시간동안에 연속적으로 입/출력되는 경우 데이터 입/출력의 어드레스 시이퀀스를 결정하며, 시이퀀셜과 인터리브를 포함한다. 도 29 는 각 시이퀀셜과 인터리브에 대한 데이터의 어드레스 시이퀀스를 나타낸 것이다.

또 다른 동작으로는, 통상의 동기 DRAM 에서와 같이, 클럭 인에이블 신호 (CKE) 의 제어에 의한 제어기능이 있다.

이하, 본 발명에 따른 반도체 메모리 장치의 동작부를 설명한다.

SRAM 부내에 외부로부터 지정된 데이터가 있는 경우의 리드 동작: 도 30 에 나타낸 바와 같이, 단지 리드명령에 의해 지정된 데이터가 데이터 증폭기를 통하여 외부로 출력된다.

SRAM 부내에 외부로부터 지정된 데이터가 없는 경우의 리드: 도 34 에 나타낸 활성화 명령이 완료된 후, 도 32 에 나타낸 프리패치 명령이 수행되어, 지정된 데이터가 SRAM 부로 전송된다. 그후, 그 지정된 데이터가 도 30 에 나타낸 리드 명령에 의해 데이터 증폭기를 통하여 외부로 출력된다.

아직 리스토어되지 않은 라이트 데이터가 있고 SRAM 부내에 외부로부터 지정된 데이터가 없는 경우의 리드: 라이트 데이터가 도 33 에 나타낸 리스토어 명령에 의해 DRAM 부로 전송된다. 그후, 도 34 에 나타낸 활성화 명령과 도 32 에 나타낸 프리패치명령이 실행되어, 그 지정된 데이터가 SRAM 부로 전송된다. 그후, 그 지정된 데이터가 도 30 에 나타낸 리드 명령에 의해 데이터 증폭기를 통하여 외부로 출력된다.

(6) 레이아웃

1. (어레이 레이아웃)

도 35 는 본 발명의 실시예에 따른 반도체 메모리 장치의 어레이 배치를 개략적으로 나타낸 어레이 레이아웃이다.

도 35 에 나타낸 어레이 배치의 구성에서는, 전체 DRAM 어레이가 DRAM 어레이 (110-1) 와 DRAM 어레이 (110-2) 및 SRAM 어레이 (120) 으로 분할되며, SRAM 칼럼 디코더 (123) 가 DRAM 어레이들 사이에 제공된다. 따라서, DRAM 어레이 (110-1 및 110-2) 에 인접한 DRAM 로우 디코더 (113) 에 의해 선택된 소정 DRAM 상의 셀군과, SRAM 로우 디코더 (121) 에 의해 선택된 SRAM 의 소정 로우상의 셀군, 사이에 데이터를 전송하는 것이 가능하게 되며, 직접 맵핑 방식 (direct mapping system) 및 세트 어소시에이티브 방식 (set associative system) 의 맵핑방식이 가능하게 된다.

데이터 전송용 데이터 전송 버스 라인은, 이들 라인이 DRAM 어레이 (110-1), DRAM 어레이 (110-2), SRAM 어레이 (120) 및 SRAM 칼럼 디코더 (123) 를 횡단하도록, 배치된다.

이 실시예에서, DRAM 어레이 (110-1) 및 DRAM 어레이 (110-2) 는 뱅크 A 와 B 에 각각 대응한다.

도 50(1) 은 이러한 구성의 DRAM 어레이부내의 배선의 평면도이며, 도 50(2) 는 DRAM 어레이부내의 배선의 단면방향으로의 계층도이다.

데이터 전송 버스라인 (TBL) 은 워드라인 (DWL), 비트라인 (DBL) 및 나타내지 않은 센스 증폭기용으로 사용되는 배선 보다 상부의 배선층에 의해 형성된다. 종래 DRAM 에서와 같이, 칼럼 선택신호가 DRAM 셀의 상부에 존재하지 않으며, 그 내부에 데이터 전송버스라인 (TBL) 이 배치된다. 통상의 DRAM 의 칼럼 선택에 대응하는 동작은, 비트라인과 데이터 전송 버스라인을 비트라인 선택 스위치 (DBSW) 로 선택적으로 접속함으로써, 수행된다. 이 실시예에서는, 4쌍의 비트라인쌍들중에서 한쌍이 선택되어, 데이터 전송버스라인에 접속된다. 비트라인 선택신호의 배선은, 데이터 전송 버스라인과 비트라인을 횡단하도록, 배치된다. 데이터 전송 버스라인은 DRAM 부의 셀 어레이의 상부 셀부에서는 비트라인에 평행하게 배치되며 워드라인에 수직하게 배치된다. 도 50 에서는, 데이터 전송 버스라인과 SRAM 어레이 사이의 접속을 생략하였다.

도 36 은 도 35 에 나타낸 구성에 더하여, 데이터 전송 버스라인이 선택적으로 접속될 수 있도록, 선택회로 (131) 가 DRAM 어레이 (110-1) 와 SRAM 어레이 (120) 사이에 접속된 또 다른 구성을 나타낸 것이다. 이러한 구성에 의해, DRAM 어레이 (110-1 및 110-2) 중의 하나를 선택하기 위한 신호를 이용하여, 비선택측상의 DRAM 어레이의 데이터 전송버스라인을 접속해제시킴으로써, 데이터 전송 동안에 충/방전 전류를 감소시켜, 데이터 전송 속도를 향상시키는 것이 가능하게 된다.

도 51(1) 및 51(2) 는 각각 이러한 구성의 DRAM 어레이부의 배선의 평면도와, DRAM 어레이부내의 배선의 단면방향으로의 계층도이다. 데이터 전송 버스라인은 모든 DRAM 어레이를 제 1 데이터 전송 버스라인 (TBLA) 및 제 2 데이터 전송 버스라인 (TBLB) 으로 분할하며, 그 데이터 전송 버스라인 (TBLA 및 TBLB) 중의 한 라인이 데이터 전송 선택회로 (131) 에 의해 선택된다. 이 도면에서는, 비트라인 선택스위치와 데이터 전송 라인에 접속된 비트라인을 생략하였다.

도 35 와 유사하게, 이 실시예에서는, DRAM 어레이 (110-1) 및 DRAM 어레이 (110-2) 가 뱅크 A 및 B 에 각각 대응한다. 따라서, 이 구성에서는, 데이터가 소정 뱅크와 SRAM 부 사이에 전송된 직후, 다른 뱅크와 SRAM 부 사이의 데이터 전송이 수행된다, 즉, 뱅크 핑퐁 (ping-pong) 동작이 수행되며, 뱅크 지정이 행해지는 경우의 일측상의 데이터 전송버스의 로드 (load) 를 접속해제시킴으로써, 뱅크 핑퐁 동작동안의 연속적인 동작의 간격이 DRAM 어레이부의 데이터 전송버스라인의 동작 주파수에 의해 제한되지 않도록 하는 것이 가능하다.

DRAM 어레이를 더욱 미세하게 더 분할하고 그들을 접속하기 위한 선택회로를 데이터 전송버스라인에 제공하는 것도 가능하다. 또한, SRAM 어레이를 좀더 미세하게 분할하고 그들을 접속시키기 위한 선택회로를 데이터 전송 버스라인에 제공할 수도 있다.

도 37 은 본 발명이 응용된 반도체 메모리 장치의 어레이 레이아웃의 또다른 예를 나타낸 것이다.

도 37 에 나타낸 구성은, DRAM 어레이가 분할되지 않고 SRAM 어레이와 SRAM 칼럼 디코더가 DRAM 어레이의 양단에 인접하게 각각 제공되는 점에서, 도 35 에 나타낸 구성과 서로 다르다. 이러한 구성에 의해, SRAM 부와 데이터 제어회로간의 거리와, 데이터 제어회로와 데이터 입/출력 단자 (DQ) 간의 거리를 단축시킴으로써, 리드 또는 라이트 동작의 속도를 증대시키는 것이 가능하다. 또한, 이 예에서는, DRAM 어레이 (110) 에 인접한 DRAM 로우 디코더 (113) 에 의해 선택된 DRAM 의 소정 로우상의 셀군과, SRAM 로우 디코더에 의해 선택된 SRAM 의 소정 로우상의 셀군 사이에 데이터를 전송하는 것이 가능하며, 다이렉트 맵핑방식과 세트 어소시에이티브방식의 맵핑방식이 가능하게 된다.

데이터 전송용 데이터전송 버스라인은, 이들 라인이 DRAM 어레이 (110-1), DRAM 어레이 (110), SRAM 어레이 (120) 를 횡단하도록, 배치된다. 이 실시예에서는, 뱅크 (A 및 B) 가 DRAM 어레이 (110) 내에 혼재된 상태로 존재한다.

도 38 은 도 37 에 나타낸 DRAM 어레이가 분할되는 경우의 레이아웃을 나타낸 것이다. 이 레이아웃에서는, 데이터 전송 버스라인이, 데이터 전송 버스라인과는 다른 배선층을 이용하여 데이터 전송 선택회로 (131) 를 통하여 DRAM 어레이와 SRAM 어레이 (120) 사이의 접속이 이루어지도록 하기 위하여, 분할된다. 이 실시예에서, 데이터 전송 선택회로 (131) 과 SRAM 어레이 사이의 접속라인은 글로벌 (global) 데이터 전송버스라인 (GTL) 이다.

도 52(1) 및 도 52(2) 는 각각 이러한 구성의 DRAM 어레이부내의 배선의 평면도 및 DRAM 어레이부내의 배선의 단면방향으로의 계층도이다. 도 52 에서, 데이터 전송 버스라인은 제 1 데이터 전송버스라인 (TBLA) 과 제 2 데이터 전송버스라인 (TBLB) 으로 분할되며, 그 데이터 전송 버스라인 (TBLA 및 TBLB) 중의 한 라인이 데이터 전송 선택회로 (131) 에 의해 선택되어, 글로벌 데이터 전송버스라인 (GTL) 에 접속된다. 이 글로벌 데이터 전송버스라인 (GTL) 이 SRAM 어레이 (120) 에 접속되어 있으므로, DRAM 과 SRAM 사이에서 데이터를 상호 전송하는 것이 가능하게 된다. 비록 이 실시예에서는, DRAM 어레이가 2개로 분할되었지만, DRAM 을 좀더 많이 분할하는 것도 가능하다. 도 53 은 DRAM 어레이가 미세하게 분할되어진 예를 나타낸 것이다. 이 구성은 도 36 및 도 38 에 나타낸 레이아웃의 특징을 갖는다. 도 53 에서는, DRAM 어레이가 4개로 분할되며, 제 1 데이터 전송 선택회로 (132) 에 의한 데이터 전송버스라인의 선택과, 제 2 데이터 전송 선택회로 (133) 에 의한 글로벌 데이터 전송 버스라인 (GTL) 의 선택을 행하여, 다이렉트 맵핑방식과 세트 어소시에이티브 방식의 맵핑을 가능케 함으로써, DRAM 과 SRAM 사이에 데이터를 전송하는 것이 가능하다. 이 DRAM 어레이는 좀더 미세하게 분할될 수 있다. 이 경우, 데이터 전송버스라인과 제 1 데이터 전송 선택회로는 글로벌 데이터 전송 버스라인에 평행하게 접속된다.

도 39 는 본 발명이 응용된 반도체 메모리 장치의 어레이 레이아웃의 또 다른 예를 나타낸 것이다.

도 39 에서는, 도 36 및 도 38 에 나타낸 데이터 전송 버스라인과는 다른 배선층이 사용되고 있다. DRAM 어레이상에 배치된 데이터 전송 버스라인을 SRAM 어레이에 접속하기 위한 배선은, 데이터 전송 버스라인에 대한 배선층과는 서로 다른 배선층내에 형성된다. 도 39 에서는, SRAM 어레이와 SRAM 칼럼 디코더가 DRAM 로우 디코더에 인접하게 제공된다. 또한, 이 실시예에서는, DRAM 어레이 (110) 에 인접한 DRAM 로우 디코더 (113) 에 의해 선택된 DRAM 의 소정 로우상의 셀군과, SRAM 어레이 (120) 에 인접한 SRAM 로우 디코더 (121) 에 의해 선택된 SRAM 의 소정 로우상의 셀군 사이에 데이터를 전송하는 것이 가능하게 되어, 다이렉트 맵핑 방식과 세트 어소시에이티브 방식의 맵핑방식이 가능하게 된다.

도 40 에 나타낸 바와 같이, 데이터 전송 버스라인은 항상 DRAM 로우 디코더에 인접 배치되는 것을 요하지 않으며, SRAM 어레이, DRAM 어레이와 SRAM 어레이가 그들간의 상호 데이터 전송이 가능한 한, SRAM 칼럼 디코더 및 SRAM 로우 디코더가 배치되는 위치에는 제한이 없다.

데이터 전송 버스라인과 글로벌 데이터 전송 버스라인과 같은 버스라인이 서로 다른 배선층으로 형성되는 경우에는, 이들 버스라인은, 통상의 금속 배선에 더하여, 폴리실리콘 배선, 폴리사이드 배선, 실리사이드 배선 및/또는 고융점 금속 배선 등을 결합함으로써, 서로 다른 배선층으로 구성될 수도 있다. 이 경우, 그들의 결합은 배선저항과 공정 제한요인을 고려하여 최적화될 수 있다. 예를들면, (알루미늄 배선의 제 1층과 알루미늄 배선의 제 2층) 의 결합 또는 (텅스텐 실리사이드 배선의 제 1 층과 알루미늄 배선의 제 2 층) 의 결합이 고려될 수 있다.

2. (전체 레이아웃)

도 41 은 본 발명이 응용된 반도체 메모리 장치의 실시예의 전체 칩 레이아웃을 나타낸 것이다.

이 도 41 에 나타낸 반도체 메모리 장치는 메인 메모리부로서 ×8-bit, 2-뱅크 구성의 64-Mbit DRAM 어레이, 서브 메모리부로서 16-Kbit SRAM 어레이, 및 동기 인터페이스를 포함한다. 그러나, 다른 방법으로 반도체 메모리 장치를 구성하는 것도 가능하다.

도 41 에 나타낸 바와 같이, 수직 중심부와 측면 중심부를 포함하는 단면 형태 영역이 제공된다. 그 단면 형태 영역에 의해 분할된 45개의 영역에, 16 Mbit 의 기억용량을 각각 갖는 DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 가 배치된다. DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 의 총 기억용량은 64 Mbit 이다. DRAM 로우 디코더 (113) 는 DRAM 어레이 (110-1 및 110-2) 의 하부에 각각 인접하게 제공된다. 이와 유사하게, DRAM 로우 디코더 (113) 는 DRAM 어레이 (110-3 및 110-4) 의 상부에 각각 인접하게 제공된다. SRAM 어레이 (120-1), SRAM 로우 디코더 (121) 및 SRAM 칼럼 디코더 (123) 는 DRAM 어레이 110-1 과 110-2 사이에 배치된다. 이와 유사하게, SRAM 어레이 (120-2), SRAM 로우 디코더 (121) 및 SRAM 칼럼 디코더 (123) 는 DRAM 어레이 110-3 과 110-4 사이에 배치된다. 데이터 전송 버스라인은, 선택된 DRAM 셀군과 선택된 SRAM 셀군 사이의 데이터전송이 가능하도록, DRAM 어레이 (110-1), SRAM 어레이 (120) 및 DRAM 어레이 (110-2) 를 횡단한다. 이와 유사하게, 데이터 전송 버스라인은, 선택된 DRAM 셀군과 선택된 SRAM 셀군 사이의 데이터전송이 가능하도록, DRAM 어레이 (110-3), SRAM 어레이 (120) 및 DRAM 어레이 (110-4) 를 횡단한다.

동작 제어회로 및 데이터 제어회로 등은 도 41 의 다른 부분들에 배치된다. 비록 다른 배치도 가능하지만, 나타낸 실시예에서는, 입출력단자가 측면 중심부에 배치된다.

도 41 에서, 메인 메모리부가, 동시에 선택된 부분이 그 부분에서 집중되지 않는 레이아웃을 갖는 2-뱅크 구성을 가지므로, 뱅크 (A) 가 선택되는 경우, DRAM 어레이 (110-1 및 110-4) 가 동시에 선택되며, 뱅크 (B) 가 선택되는 경우에는, DRAM 어레이 (110-2 및 110-3) 가 동시에 선택된다. 즉, 도 48 에 나타낸 바와 같이, DRAM 어레이의 배치가, 내부 전원 배선 (VCC) 과 내부 접지 배선 (GND) 등의 부하가 일측으로 치우치지 않도록, 구성된다. 물론, 분할 수를 증가시켜 동시에 선택되어질 영역을 분산배치하거나 또는 동시에 선택되어질 영역을 감소시키기 위하여, 뱅크 (A) 로서 DRAM 어레이 (110-1 및 110-3) 을, 뱅크 (B) 로서 DRAM 어레이 (110-2 및 110-4) 를 이용하는 것도 가능하다.

도 42 는 본 발명이 응용된 반도체 메모리 장치의 또 다른 실시예의 전체 칩 레이아웃을 나타낸 것이다.

DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 는 분할된 4개의 영역에 각각 배치된다. 16 Mbit 의 기억용량을 각각 갖고 뱅크 (A 및 B) 로 그룹화된 DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 는 총 64 Mbit 의 기억용량을 제공한다. DRAM 로우 디코더 (113) 는 DRAM 어레이 (110-1 및 110-2) 의 하부에 각각 인접하게 제공된다. 이와 유사하게, DRAM 로우 디코더 (113) 는 DRAM 어레이 (110-3 및 110-4) 의 상부에 각각 인접하게 제공된다. DRAM 110-1 과 110-2 사이와, DRAM 110-3 과 110-4 사이에는 각각 SRAM 어레이 (120-1, 120-2, 120-3 및 120-4), SRAM 로우 디코더 (121) 및 SRAM 칼럼 디코더 (123) 가 배치된다. 비록, 도 42 에서는, SRAM 칼럼 디코더 (123) 가 양단의 SRAM 어레이에 대해 하나의 블럭으로 나타내었지만, 각 SRAM 어레이 마다 하나의 SRAM 칼럼 디코더 (123) 을 제공하는 것도 가능하다. 선택된 DRAM 셀군과 선택된 SRAM 셀군 사이에 데이터를 교환하기 위한 데이터 전송 버스라인은, DRAM 어레이 (110-1) 와 SRAM 어레이 (120-1) 간에 데이터 전송이 가능하도록, 그들을 횡단한다. 이와 유사하게, 데이터 전송 버스라인이 다른 DRAM 어레이와 다른 SRAM 어레이 사이에 제공된다.

동작 제어회로 및 데이터 제어회로 등이 도 42 의 다른 부분들에 배치된다. 비록, 나타낸 실시예에서는, 다른 배치가 가능하지만, 입/출력 신호단자는 측면 중심부에 배치될 수도 있다.

도 43 은 본 발명에 응용된 반도체 메모리 장치의 또 다른 실시예의 전체 칩 레이아웃을 나타낸 것이다.

DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 는 분할된 4개의 영역에 각각 배치된다. 16 Mbit 의 기억용량을 각각 갖고 뱅크 (A 및 B) 로 그룹화된 DRAM 어레이 (110-1, 110-2, 110-3 및 110-4) 는 총 64 Mbit 의 기억용량을 제공한다. DRAM 로우 디코더 (113) 는 DRAM 어레이 (110-1 및 110-2) 의 상부 또는 하부에 각각 인접하게 제공된다. 이와 유사하게, 각 DRAM 어레이 (110) 에 대응하는 SRAM 칼럼 디코더 (123), SRAM 어레이 (120) 및 SRAM 로우 디코더 (121) 가 DRAM 로우 디코더 (113) 에 인접 배치된다. 선택된 DRAM 셀군과 선택된 SRAM 셀군 사이에 데이터를 교환하기 위한 데이터 전송 버스라인은 DRAM 어레이 (110-1) 를 횡단하며, 그 데이터 전송 버스라인의 배선층과는 다른 배선층을 통하여 SRAM 어레이에 접속된다.

동작 제어회로와 데이터 제어회로 등은 도 43 의 다른 부분들에 배치된다.

도 44 는 본 발명에 응용된 반도체 메모리 장치의 또 다른 실시예의 전체 칩 레이아웃을 나타낸 것이다.

도 44 에서는, 도 43 에 나타낸, SRAM 어레이, SRAM 로우 디코더 및 SRAM 칼럼 디코더가 변경된다. 그러나, 이 배치는, 선택된 DRAM 셀군과 선택된 SRAM 셀군 사이의 데이터 전송이 가능한 한, 더 변경될 수도 있다.

도 45 는 본 발명에 응용된 반도체 메모리 장치의 또 다른 실시예의 전체 칩 레이아웃을 나타낸 것이다.

도 45 에서는, 도 41 에 나타낸 2개의 레이아웃 구성이 메인 메모리부와 서브 메모리부를 좀더 미세하게 분할시켜 결합된다. 이 레이아웃은 도 41 에 각각 나타낸 다수의 구성을 결합하거나 또는 도 42 에 각각 나타낸 구성의 결합을 이용함으로써, 구성될 수도 있다.

또, 도 45 에 나타낸 메인 메모리부는 동시에 선택된 부분이 뱅크 (A 및 B) 의 부분에 집중되지 않는 2-뱅크 구성이다. 따라서, 도 49 에 나타낸 바와 같이, DRAM 어레이의 배치는, 내부 전원 배선 (VCC) 및 내부 접지 배선 (GND) 등의 부하가 일측으로 치우치지 않도록, 구성된다. 물론, 동시에 선택되어지는 영역을 분산하거나 또는 감소시키는 것이 가능하다.

도 46 은 본 발명에 응용된 반도체 메모리 장치의 또 다른 실시예의 전체 칩 레이아웃을 나타낸 것이다.

도 46 에서, 데이터 전송 버스라인은 도 45 와는 반대로 수직하게 연장한다. 비록 DRAM 로우 디코더와 SRAM 로우 디코더를 도 46 에서는 양단에 DRAM 어레이 및 SRAM 어레이에 대해 하나의 블럭으로서 도시하였지만, DRAM 로우 디코더는 각 DRAM 어레이에 제공될 수 있으며, SRAM 로우 디코더도 각 SRAM 어레이에 제공될 수도 있다.

또, DRAM 로우 디코더의 양측상의 뱅크는 도 47 에 나타낸 바와 같이, 공통 데이터 버스라인을 통하여 접속될 수도 있다.

(7) 각 블럭의 상세한 설명

이하, 도 1 에 나타낸 전체 블럭도의 각 회로블럭을 좀더 자세하게 설명한다.

하기 설명은 실시예를 위한 것으로, 본 발명은 이에 한정되지 않음에 주의하여야 한다.

1. (동작 제어회로)

도 54 는 동작 제어회로 (150) 의 회로도이다.

동작 제어회로 (150) 는 내부 클럭 발생회로 (410), 명령 디코더 (420), 제어 로직 (430), 어드레스 제어회로 (440) 및 모드 레지스터 (450) 로 구성된다.

내부 클럭 발생회로 (410) 는 외부 입력신호 (CLK 및 CKE) 로부터 내부 클럭신호 (iCLK) 를 발생시킨다.

내부 클럭신호 (iCLK) 는 명령 디코더 (420), 제어 로직 (430), 어드레스 제어회로 (440) 및 데이터 제어회로에 제공되어, 각부의 타이밍을 제어한다.

명령 디코더 (420) 는 각 입력신호를 수신하는 버퍼 (421) 와 명령 판단회로 (422) 를 포함한다. 내부 클럭신호 (iCLK) 에 동기하여, /CS 신호, /RAS 신호, /CAS 신호 및 /WE 신호가 명령 판단회로 (421) 에 전송되어, 내부명령신호 (iCOM) 를 발생시킨다. 명령 발생회로 (421) 는, 도 10 에 나타낸 바와 같이, 입력단자 상태와 명령 대응 테이블에 나타나는 방식으로 각 입력신호에 응답한다.

제어 로직 (430) 은 내부 명령신호 (iCOM), 내부 클럭신호 (iCLK) 및 레지스터 신호 (iREG) 에 응답하여, 이들 신호에 지정된 동작을 수행하는데 요하는 제어신호를 발생시킨다. 제어 로직 (430) 은, 개별 제어신호를 발생하는, DRAM 부 제어회로 (431), 전송 제어회로 (432) 및 SRAM 부 제어회로 (433) 을 포함한다.

레지스터 (450) 는, 명령 판단회로로부터의 특정 레지스터 라이트 명령을 수신하여 레지스터 라이트 신호가 다시 입력될 때까지 유지하는 경우에, 특정 어드레스 입력의 데이터의 결합으로 정의되는 데이터를 유지하는 기능을 한다. 그 레지스터에 유지된 데이터는 제어로직 (430) 이 동작하는 경우에 참조되어진다.

2. (DRAM 부)

(DRAM 부 및 데이터 전송회로)

도 55 는 도 1 에 나타낸 데이터 전송회로와 DRAM 부의 상세구성을 나타낸 것이다.

도 55 에서, DRAM 부 (101) 는 매트릭스로 배열된 복수개의 다이나믹 메모리 셀 (DMC) 을 포함한다. 각 메모리 셀 (DMC) 은 메모리 트랜지스터 (N1) 와 메모리 캐패시터 (C1) 를 포함한다. 그 메모리 캐패시터 (C1) 의 한 단자에는 일정 퍼텐셜 (Vgg) (1/2Vcc, 등) 이 인가된다. 또, DRAM 부는 DRAM 셀 (DMC) 의 로우에 접속되는 DRAM 워드라인 (DWL) 과 DRAM 셀 (DMC) 의 칼럼에 접속되는 DRAM 비트라인 (DBL) 을 포함한다. 각 비트라인은 보상 비트라인과 쌍으로 형성된다. DRAM 셀 (DMC) 은 워드라인 (DWL) 과 비트라인 (DBL) 의 각 교점에 위치된다. DRAM 부 (101) 는 비트라인 (DBL) 에 대응하는 DRAM 센스 증폭기 (DSA) 를 포함한다. 이 센스 증폭기 (DSA) 는 쌍으로된 비트라인들간의 퍼텐셜차를 검출하여 증폭하도록 기능하며, 센스 제어신호 (DSAP 및 DSAN) 에 의해 제어된다. DRAM 어레이는 ×8-bit, 2-뱅크 구성을 갖고 64 Mbit 의 기억용량을 가지므로, DRAM 어레이는 워드라인 (DWL1 ~ DWL8192), 비트라인 (DBL1 ~ DBL512) 및 센스 증폭기 (DSA1 ~ DSA512) 를 포함한다. 이는 1뱅크의 ×1 bit 에 대응하는 구성이다.

DRAM 부 (101) 는 워드라인 (DWL1 ~ DWL8192) 중의 한 라인을 선택하기 위한 DRAM 로우 디코더 (113) 및 DRAM 내부 로우 어드레스 신호 (iADR0 ~ iADR12) 와 뱅크 선택신호 (iAD13) 을 발생시키기 위한 DRAM 로우 제어회로 (115) 를 포함한다. 또, DRAM 부 (101) 는, DRAM 칼럼 디코더 (114) 에 의해 발생된 DRAM 비트라인 선택신호 (DBS1 ~ DBS4) 에 의해 4개의 비트라인 쌍들중의 한쌍을 선택하여 데이터 전송 회로 (103) 를 통하여 데이터 전송 버스라인 (TBL) 에 접속하는 DRAM 비트라인 선택회로 (DBSW) 를 포함한다. 또, DRAM 부 (101) 는 DRAM 칼럼 디코더에 의해 사용되는 DRAM 칼럼 어드레스 신호 (iADC5 및 iADC6) 을 발생시키기 위한 DRAM 칼럼 제어회로 (116) 를 포함한다.

도 56 은 도 41 에 나타낸 전체 레이아웃의 DRAM 어레이 (110-1) 의 상세 어레이 구성의 예를 나타낸 것이다.

도 56 에서, DRAM 어레이는 16개의 메모리 셀 블럭 (DMB1 ~ DMB16) 으로 분할된다. 각 메모리 셀 블럭 (DMB1 ~ DMB16) 에 대응하는 DRAM 로우 디코더 (DRB1 ~ DRB16) 및 (센스 증폭기 + DRAM 비트라인 선택회로 + 데이터 전송회로) 에 대응하는 블럭 (SAB1 ~ SAB17) 이 제공된다. 이 도면에서, 각 메모리 셀 블럭 (DMB1 ~ DMB16) 은 512 로우 × 2048 칼럼에 1Mbit 의 기억용량을 갖는다. 메모리 셀 블럭의 갯수가 16 에 한정되지 않음에 주의 하여야 한다.

도 56 에 나타낸 바와 같이, DRAM 메모리 셀 어레이가 복수개의 부분들로 분할되는 경우에, 각 비트 라인의 길이가 단축된다. 따라서, 비트라인의 용량이 작아져, 데이터가 독출되는 경우에 쌍으로 된 비트라인들간의 퍼텐셜차를 증가시키는 것이 가능하게 된다. 또, 동작동안에, 단지 로우 디코더에 의해 선택된 워드라인을 포함한 메모리 블럭에 대응하는 센스 증폭기만이 동작되므로, 비트라인의 충방전에 기인한 전력소비를 저감하는 것이 가능하게 된다.

도 57 은 도 56 에 나타낸 레이아웃의 (4쌍의 비트라인을 포함한) 부분 (140) 에서의 전송버스라인과 비트라인 간의 접속관계의 예를 상세히 나타낸 것이다.

도 57 에서, 센스 증폭기 (DSA) 는, 1칼럼에 대응하는 센스 증폭기 (DSA1) 가 메모리 블럭의 일단에 위치되고 후속 칼럼에 대응하는 센스 증폭기 (DSA2) 가 메모리 셀 블럭 등의 다른 단에 위치되도록, 지그재그식으로 배치된다. 이러한 센스 증폭기의 지그재그 배치는, 최근의 공정기술에 의해 메모리 셀의 크기가 소형화되더라도 그 메모리 셀의 소형화에 비례하여 센스 증폭기의 소형화가 달성되지 않으며, 비트라인 피치에 대응되게 센스 증폭기를 배치하기 위한 마진이 없는 경우에 필요하기 때문에, 채용되게 된다. 따라서, 비트라인 피치가 충분히 큰 경우, 센스 증폭기는 메모리 셀 블럭의 단지 일단에만 배치될 수도 있다. 하나의 센스 증폭기 (DSA) 가 공유 (shared) 선택회로를 통하여 2개의 메모리 셀 블럭에 의해 공통으로 사용되고 있다. 각 비트라인 쌍에는 그 비트라인들간의 퍼텐셜차를 평형시키고 예비충전시키기 위한 비트라인 제어회로가 제공된다. 이 비트라인 제어회로는 센스 증폭기와 유사하게 2개의 메모리 셀 블럭에 의해 사용될 수도 있다.

비트라인과 데이터 전송버스라인은 DRAM 비트라인 선택신호 (DSB1 ~ DSB4) 에 의해 선택된 DRAM 비트라인 선택회로 (DBSW1 ~ DBSW4) 와 도 58 에 상세하게 나타낸 각 트랜지스터 (SWTR) 을 스위칭하는데 사용하는 데이터 전송회로 (TSW1 및 TSW2) 를 통하여 접속된다. 이 데이터 전송회로를 활성화시키기 위한 데이터 전송 활성화신호 (TE1 및 TE2) 가 도 54 에 나타낸 동작 제어회로에 의해 발생된 전송 제어신호와 메모리 셀 블럭을 선택하기 위한 어드레스 신호의 논리 동작에 의해 얻어진다. 도 57 에서는, 비트라인이 DRAM 데이터 전송회로와 데이터 전송회로를 통하여 데이터 전송 버스라인에 접속되므로, 활성화되지 않은, 메모리 셀 블럭의 데이터 전송회로가 비전도상태가 되며, 그에 접속된 DRAM 비트라인 선택회로에 어떠한 부하도 없게 된다. 따라서, 동작시 데이터 전송 버스라인의 부하를 최소화하는 것이 가능하게 된다. 그러나, 도 57 에 나타낸 구성은, 데이터 전송회로가 배치되며 그 데이터 전송회로용 데이터 전송 활성화신호를 전송하기 위한 배선이 제공되기 때문에, 칩 면적이 증가되는 문제점이 있다. 도 59 는 이와 같은 문제점을 해결하는 구성의 예를 나타낸 것이다.

도 59 에서, 비트라인과 데이터 전송 버스라인은 DRAM 비트라인 선택신호 (DBS1 ~ DBS4) 에 의해 선택된 DRAM 비트라인 선택회로 (DBSW1 ~ DBSW4) 만을 통하여 서로 접속되어진다. 이 구성은 DRAM 비트라인 선택신호 (DBS1 ~ DBS4) 를 발생하는 DRAM 칼럼 디코더에 데이터 전송 활성신호의 로직을 부가하는 데이터 전송 회로의 기능을 제공함으로써, 실현될 수 있다. 비록 데이터 전송 버스라인의 부하가 동작동안에 감소되더라도, 칩 면적을 매우 작게 하는 것이 가능하게 된다.

이하, DRAM 부의 활성화와 칼럼선택 및 데이터 전송동작을, 도 55 및 도 57 을 참조하여, 설명한다.

먼저, DRAM 부의 활성화를 설명하기로 한다. 도 55 에서, 도 54 에 나타낸 동작 제어회로에 의해 발생된 DRAM 부 제어신호들중의 한 신호인 DRAM 로우 선택신호와 내부 어드레스 신호 (iA0 ~ iA13) 가 DRAM 로우 제어회로 (115) 에 입력되어, 뱅크 선택신호 (IAD13) 및 내부 DRAM 로우 어드레스 신호 (IADR0 ~ IADR12) 가 발생되며, DRAM 로우 디코더 (113) 에 의해 지정된 뱅크의 워드라인 (DWL) 이 선택된다. 그 선택된 워드라인 (DWL) 으로, 셀 (DMC) 에 유지된 데이터가 비트라인 (DBL) 에 입력된다. 쌍으로된 비트라인들간의 퍼텐셜차가 센스 증폭기 구동신호 (DSAN 및 DSAP) 에 응답하여 센스 증폭기에 의해 검출 및 증폭된다. DRAM 부 (101) 에서 동시에 활성화되는 센스 증폭기의 수는 512 개이며, DRAM 부가 ×8-bit 구성을 가지므로, 동시에 활성화된 센스 증폭기의 총수는 512 × 8 = 4096 이 된다.

이하, DRAM 부의 칼럼선택과 데이터 전송을 설명한다.

도 55 에 도시된 DRAM 부 칼럼선택회로 (116) 에, 내부 어드레스 신호 (iA5 및 iA6) 에 응답하여 도 54 에 나타낸 동작 제어회로에 의해 발생된 DRAM 부 제어신호들중의 한 신호인 제어신호가 입력되어, DRAM 칼럼 어드레스 신호 (IADC5 및 IADC6) 를 발생한다. 그 DRAM 칼럼 어드레스 신호 (IADC5 및 IADC6) 는 DRAM 칼럼 디코더 (114) 에 입력되어, DRAM 비트라인 선택신호 (DBS1 ~ DBS4) 가 발생된 후, 비트라인이 선택되며, 그 비트라인의 데이터가 도 54 에 나타낸 동작 제어회로에 의해 발생된 전송 제어신호와 메모리 셀 블럭을 선택하기 위한 어드레스 신호 사이의 로직에 따라 얻어진 데이터 전송 활성화신호 (TE) 에 의해 데이터 전송 버스라인 (TBL) 으로 전송된다. 도 59 에 나타낸 바와 같이, DRAM 칼럼 디코더내의 데이터 전송 활성화신호의 로직에 따라서, 데이터 전송 회로기능을 제공하는 것이 가능하며, DRAM 비트라인 선택신호 (DBS1 ~ DBS4) 는 칼럼선택과 전송동작이 동시에 수행될 수 있는 신호가 될수도 있다.

도 59 에서, DRAM 비트라인 선택신호 (DBS1) 가 선택되는 것으로 가정하면, 전송 제어신호에 동기된 신호가 DRAM 비트라인 선택회로 (DBSW1) 에 입력되어, 센스 증폭기 (DSA1) 에 의해 증폭된 그 비트라인 (DBL1 및 /DBL1) 상의 데이터가 데이터 전송 버스라인 (TBL1 및 /TBL1) 으로 전송된다. 도 55 에 나타낸 DRAM 부 (101) 는 도 59 에 각각 나타낸 128개의 부분들을 포함하며, ×8-bit 구성을 가지므로, 비트라인으로부터 데이터 전송버스라인으로 동시에 전송된 총 데이터수는 128×8 = 1024 개이다. 이 동시에 전송된 총 데이터수는 다른 비트구성에서와 동일하다.

(DRAM 로우 제어회로 및 DRAM 로우 디코더)

도 60 은 DRAM 로우 제어회로 (115) 의 블럭도이다.

이 DRAM 로우 제어회로 (115) 는 DRAM 내부 로우 어드레스 래치회로 (460), 멀티플렉서 (470), 내부 어드레스 카운터 회로 (480) 및 리프레쉬 제어회로 (490) 를 포함한다.

DRAM 부의 통상의 활성화에서는, DRAM 로우 제어회로 (115) 가, DRAM 내부 로우 어드레스 신호 (IADR0 ~ IADR12) 및 뱅크 선택신호 (IAD13) 를, DRAM 로우 어드레스 래치신호 (ADRL) 및 내부 어드레스 신호 (iA0 ~ iA13) 가 입력되어지는 어드레스 래치회로 (460) 로부터 멀티플렉서 (470) 을 통하여 DRAM 로우 디코더 (113) 로 출력한다.

리프레쉬 동작에서, DRAM 로우 제어회로 (115) 는 리프레쉬 제어신호를 수신하며, 리프레쉬 제어회로 (490) 는 내부 어드레스 카운터회로로부터의 선택신호를 출력시켜, 내부 어드레스 카운터 회로 (480) 가 멀티플렉서 (470) 를 제어하도록 동작시킨다. 그 결과, DRAM 내부 로우 어드레스 신호 (IADR0 ~ IADR12) 와 뱅크 선택신호 (IAD13) 가 어드레스 신호의 입력없이 DRAM 로우 디코더 (113) 에 입력된다. 내부 어드레스 카운터 회로 (480) 는 리프레쉬 동작이 수행될 때마다 소정의 방법에 따라서 어드레스를 자동적으로 감산 또는 합산함으로서, 모든 DRAM 로우의 자동선택을 가능하게 한다.

(DRAM 칼럼 제어회로 및 DRAM 칼럼 디코더)

도 61 은 도 55 에 나타낸 DRAM 칼럼 디코더와 DRAM 칼럼 제어회로의 상세예를 나타낸 것이다.

도 61 에서, DRAM 칼럼 제어회로 (116) 는 DRAM 내부 칼럼 어드레스 래치 회로 (495) 를 포함하며, 내부 어드레스 신호 (iA5 및 iA6) 및 DRAM 셀로부터 SRAM 셀로의 데이터 전송 (프리패치 전송동작) 과 SRAM 셀로부터 DRAM 셀로의 데이터전송 (리스토어 전송동작) 의 명령입력의 클럭 싸이클에서 취해진 DRAM 칼럼 어드레스 래치신호 (ADCL) 에 의해, DRAM 내부 칼럼 어드레스 신호 (IADC5 ~ IADC6) 가 발생된다. 이 DRAM 칼럼 어드레스 래치신호 (ADCL) 는 도 54 에 도시된 동작제어회로에서 발생된 전송 제어신호들중의 한 신호이다. 또, DRAM 칼럼 디코더 (114) 는 DRAM 칼럼 제어회로 (116) 에 의해 발생된 DRAM 내부 칼럼 어드레스 신호 (IADC5 ~ IADC6) 를 디코드하여, 메모리 블럭선택 어드레스 신호와 전송 제어신호 (T) 가 활성화되는 경우에 발생된 DRAM 칼럼 선택 신호를 출력한다. 따라서, 도 57 에 나타낸 데이터 전송회로의 활성화 신호 (TE1 및 TE2) 가 DRAM 칼럼 디코더 (114) 의 출력신호이며, 데이터 전송회로의 동작이 후술될 DRAM 비트라인 선택회로에 의해 수행된다.

(DRAM 비트라인 선택회로)

도 62 내지 65 는 도 59 에 나타낸 DRAM 비트라인 선택회로의 회로구성의 상세예를 나타낸 것이다.

도 62 는 N채널 MOS 스위칭 트랜지스터 (N200 및 N201) (이하, NMOS 트랜지스터로 지칭함) 를 포함하는 가장 간단한 구성을 나타낸 것으로, 여기서 DRAM 비트라인 (DBL) 과 데이터 전송 버스라인 (TBL) 은 DRAM 칼럼 선택신호에 의해 접속된다.

도 63 은 각 쌍으로된 DRAM 비트라인에 접속된 게이트를 갖고 그 DRAM 비트라인 (DBL) 상의 데이터가 데이터 전송 버스라인 (TBL) 으로 전송되는 경우에 그 DRAM 비트라인상의 데이터를 미분 증폭하는 NMOS 트랜지스터 (N210 및 N211) 와, 그 증폭된 신호를 프리패치 전송 DRAM 칼럼 선택신호에 의해 데이터 전송버스라인 (TBL) 으로 전송하는 NMOS 트랜지스터 (N212 및 N213) 를 구비한 스위칭 트랜지스터회로를 포함하는, DRAM 비트라인 선택회로의 또 다른 구성을 나타낸 것이다. NMOS 트랜지스터 (N210 및 N211) 중의 하나는 접지 퍼텐셜과 같은 고정된 퍼텐셜에 접속된다. 또, 데이터 전송 버스라인 (TBL) 상의 데이터가 DRAM 비트라인 (DBL) 으로 전송되는 경우에는, 그 DRAM 비트라인 선택회로는, 도 62 에 나타낸 회로와 같은 NMOS 트랜지스터 (N214 및 N215) 로 구성된 스위칭 트랜지스터 회로를 포함하며, DRAM 비트라인 (DBL) 과 데이터 전송 버스라인 (TBL) 은 리스토어 전송 DRAM 칼럼 선택신호에 의해 접속된다.

도 64 는 도 63 에 나타낸 구성과 같이, 각 쌍으로된 DRAM 비트라인에 접속된 게이트를 갖고 그 DRAM 비트라인 (DBL) 상의 데이터가 데이터 전송 버스라인 (TBL) 으로 전송되는 경우에 그 DRAM 비트라인상의 데이터를 미분 증폭하는 NMOS 트랜지스터 (N230 및 N231) 와, 그 증폭된 신호를 프리패치 전송 DRAM 칼럼 선택신호에 의해 데이터 전송버스라인 (TBL) 으로 전송하는 NMOS 트랜지스터 (N232 및 N233) 를 구비한 스위칭 트랜지스터회로를 포함하는, DRAM 비트라인 선택회로의 또 다른 구성을 나타낸 것이다. NMOS 트랜지스터 (N230 및 N231) 중의 하나는 접지 퍼텐셜과 같은 고정된 퍼텐셜에 접속된다. 또, 데이터 전송 버스라인 (TBL) 상의 데이터가 DRAM 비트라인 (DBL) 으로 전송되는 경우에는, 그 DRAM 비트라인 선택회로는, 도 63 에 나타낸 회로와 같은 NMOS 트랜지스터 (N250 및 N251) 와 리스토어 전송 DRAM 컬럼 선택신호에 의해 그 증폭된 신호를 DRAM 비트라인으로 전송하기 위한 NMOS 트랜지스터 (B235 및 N235) 로 구성된 스위칭 트랜지스터 회로를 포함한다. NMOS 트랜지스터 (N250 및 N251) 중의 하나는 접지 퍼텐셜과 같은 고정된 퍼텐셜에 접속된다.

도 65 는 단지 하나의 데이터 전송 버스라인만을 이용하여 도 64 에 나타낸 구성을 실현하는 DRAM 비트라인 선택회로의 또다른 구성을 나타낸 것이다. 도 65 에 나타낸 구성에서는, NMOS 트랜지스터 (N260) 가 DRAM 비트라인 (DBL) 상의 데이터를 미분 증폭하지 않고 DRAM 비트라인의 퍼텐셜에 의해 데이터 전송 버스라인을 제거한다. NMOS 트랜지스터 (280) 는 이와 유사하게 동작한다. 다른 방법으로는, 이는 도 62 에 나타낸 경우와 같이, 스위칭 트랜지스터 회로만으로 구성될 수도 있다. 단지 하나의 데이터 전송 버스라인만을 이용함으로써, 배선 레이아웃이 간단하게 되어, 데이터 전송 버스라인들간의 잡음을 저감시키는 것이 가능하게 된다.

또, 도 63 내지 도 65 에 나타낸 바와 같이, DRAM 비트라인 또는 데이터 전송 버스라인에 의해 데이터가 수신되어 전송되는 구성에서, DRAM 비트라인은 데이터 전송 버스라인으로부터 완전히 분리될 수 있다. 따라서, 일측에서 발생된 잡음이 거의 타측으로 전송되지 않아 고속 동작이 가능하게 된다.

(DRAM 비트라인 선택회로 및 SRAM 셀의 구성)

도 66 은 도 36 에 나타낸 레이아웃에서 쌍으로된 데이터 전송 버스라인, DRAM 비트라인 선택회로 및 SRAM 셀들 간의 관계를 나타낸 구성도이다.

도 66 에서는, DRAM 셀 어레이의 한 칼럼상의 메모리셀이 DRAM 비트라인 선택회로를 통하여 데이터 전송 버스라인에 접속되어, 셀과 SRAM 셀 어레이의 한 칼럼상의 셀 사이의 데이터 전송이 가능하게 된다. 또, 데이터 전송 버스라인과 SRAM 셀 어레이는 전송 버스 제어회로 (498) 에 의해 서로 접속된다. 데이터 전송 버스 제어회로 (498) 는, 단지 하나의 활성화된 뱅크만이 접속될 수 있도록, SRAM 셀 어레이의 양단상에 배치된 DRAM 어레이 (이예에서는 뱅크 A 및 B) 중의 하나를 선택 및 접속하기 위한 회로를 포함하므로, 충방전 전류의 감소와, 데이터 전송 버스라인의 부하감소에 의한 데이터 전송의 속도향상을 실현하는 것이 가능하게 된다. 또, 양 뱅크의 데이터 전송을 교대로 수행할 경우 (뱅크 핑퐁 동작), 하나의 뱅크의 데이터 전송 버스라인이 도 67 에 나타낸 바와 같이 타측으로부터 분리될 수 있어, 그 양자의 뱅크상에서 동시에 데이터전송을 수행하는 것이 가능하게 되어, 데이터전송 주기가 효과적으로 단축되게 된다.

이상 설명한 바와 같이, 이 실시예에 따른 반도체 메모리 장치에 의해 한번에 전송될 수 있는 비트수가 1024 비트로서, 데이터 전송버스라인의 부하가 매우 크므로, 모든 데이터 전송 버스라인의 전압크기가 전원전압 레벨까지 상승하는 경우에는 피크 전류와 전류소비가 매우 커지게 된다. 이 피크 전류와 전류소비를 실질적으로 저감시키기 위해서는, 데이터전송 버스라인의 전압크기을 많아야 그 전원전압의 절반으로 제한되어야 한다.

그러나, 데이터 전송 버스라인의 전압 크기가 작은 경우에는, SRAM 셀 의 데이터가 그와 같은 작은 퍼텐셜차만큼 증폭되어야 하므로, 데이터전송 속도가 어느 정도까지 감소되게 된다. SRAM 셀부내의 데이터 전송 버스라인 (TBLS) 만이 완전히 변화되도록 하기 위해서는, 미분 증폭시키기 위하여 DRAM 내의 데이터 전송버스라인 (TBLA 또는 TBLB) 의 게이트에 접속된 미분 증폭회로가 제공될 수도 있다. 다른 방법으로는, DRAM 뱅크내의 데이터 전송 버스라인 (TBLA 또는 TBLB) 이 분리되는 상태에서, DRAM 뱅크내의 데이터 전송 버스라인 (TBLS) 상의 전압만을 증폭하기 위한 센스 증폭기가 제공될 수도 있다. 다른 방법으로는, 전송버스 제어회로 (498) 는 평형 또는 예비충전시키기 위한 회로를 포함할 수 있다.

3. (SRAM 부)

(SRAM 부 및 데이터 입/출력 단자의 구성)

도 68 은 데이터 입/출력단자 (DQ1) 의 하나의 비트에 대응하는 도 1 에 나타낸 SRAM 부의 상세구성의 예를 나타낸 것이다. 비록 이예는 16-Kbit, ×8-bit 구성을 갖지만, 본 발명은 이에 한정되지 않으며, 유사한 효과를 갖는 메인 메모리의 구성의 결합으로 여러가지 구성을 취할 수도 있다.

도 68 에서, SRAM 부는, 도 69 에 나타낸 바와 같이, SRAM 셀 (SMC) 를 포함하며, 그 셀들은 정적 데이터를 저장할 수 있도록 제공되는 어떠한 다른 회로가 될 수 있는, 플립플롭 회로 (311), 데이터 전송 버스라인 (TBL) 에의 접속용 플립플롭 회로 (311) 의 양측상에 제공된 접속회로 (312), 및 SRAM 비트라인에의 접속을 위해 플립플롭 회로 (311) 의 양측상에 또한 제공된 접속회로 (313) 를 각각 포함한다. 이 SRAM 부는, DRAM 셀과 SRAM 셀간의 데이터 전송시에 접속회로 (312) 를 활성화시키는 SRAM 셀 데이터전송 로우 선택신호 (TWL1 내지 TWL16) 및 리드 또는 라이트 수행시의 SRAM 셀 리드/라이트 로우 선택신호 (SWL1 내지 SWL16) 를 발생시키기 위한 SRAM 로우 디코더 (121) 와, 내부 어드레스 신호 (iA0 내지 iA3) 및 SRAM 부 제어신호에 기초하여 SRAM 로우 디코더 (121) 에 입력된 SRAM 내부 로우 어드레스 신호 (iASR0 내지 iASR3) 을 발생시키기 위한 SRAM 로우 제어회로 (124) 를 더 포함한다. 물론, SRAM 셀 데이터 전송 로우 선택신호 (TWL) 및 SRAM 셀 리드/라이트 로우 선택신호 (SWL) 를 공통으로 사용하는 것도 가능하다. 비트라인을 평형 또는 예비충전시키기 위한 SRAM 비트라인 제어회로 (303), 및 데이터 입/출력 라인 (SIO) 와 SRAM 비트라인 (SBL) 을 형성하기 위한 SRAM 칼럼 선택회로 (304) 가 SRAM 비트라인 (SBL) 에 접속된다. SRAM 부는, SRAM 칼럼 선택회로 (304) 에 입력된 선택신호 (SSL1 내지 SSL128) 를 발생시키기 위한 SRAM 칼럼 디코더 (123), 및 내부 어드레스 신호 (iA0 내지 iA13) 과 SRAM 부 제어신호에 기초하여 SRAM 내부 칼럼 어드레스 신호 (iASC4 내지 iASC10) 를 발생시키기 위한 SRAM 칼럼 제어회로 (122) 를 더 포함한다. 이 SRAM 비트라인 제어회로 (303) 는 SRAM 비트라인 (SBL) 의 레벨을 검출하여 증폭하기 위한 센스 증폭기를 포함할 수도 있다. 또, 데이터 입/출력 라인 (SIO) 은 데이터 입/출력 회로 (308) 및 리드/라이트 증폭기 (307) 를 통하여 외부 데이터 입/출력 단자 (DQ) 에 접속된다. 이 데이터 입/출력 라인 (SIO) 은 리드 및 라이트용으로 따로 제공될 수 있다.

데이터 전송용 전송버스라인 (TBL) 과 리드용 SRAM 비트라인이 제공되므로, 데이터 전송동작에 상관없이, 리드 동작을 수행하는 것이 가능하게 된다.

(SRAM 셀)

도 70(a) 내지 70(d) 는 도 69 에 나타낸 SRAM 셀의 플립플롭 회로 (311) 의 상세회로를 나타낸 것이다. 도 70(a) 는 P채널 MOS 트랜지스터 (P100 및 P101) (이하, PMOS 트랜지스터로 지칭함), 및 NMOS 트랜지스터 (N100 및 N101) 로 구성된 플립플롭 회로를 나타낸 것이며, 도 70(b) 는 저항 (R100 및 R101) 및 NMOS 트랜지스터 (N100 및 N101) 로 구성된 플립플롭 회로를 나타낸 것으로 그 양단에는 통상 SRAM 이 채용된다. 도 70(c) 는, 도 70(a) 에 나타낸 구성에, 파워 차단용 제어신호 (PE 및 NE) 에 의해 제어되는 PMOS 트랜지스터 (P102), NMOS 트랜지스터 (N102) 및 밸런서 (balancer) 회로 (315) 가 부가된 구성으로 이루어진 플립플롭회로를 나타낸 것이다. 그 트랜지스터 (P102 및 N102) 와 밸런서 회로 (315) 중의 하나는 생략될 수도 있다. 도 70(d) 는 DRAM 에 사용되는 통상의 센스 증폭기와 유사한 구성을 나타낸 것으로, 이는 도 70(a) 에 나타낸 구성을 각각 갖는 복수개의 플립플롭 회로를 포함하며, 제어신호 (SPE) 에 의해 접속점 (316) 을 제어하기 위한 PMOS 트랜지스터 (P103), 제어신호 (SNE) 에 의해 접속점 (317) 을 제어하기 위한 NMOS 트랜지스터 (N103), 그 접속점 (316 및 317) 을 밸런스시키기 위한 밸런서 회로 (318), 및 도 70(c) 에 나타낸 경우에서와 같이 플립플롭 회로의 각각에 제공된 밸런서 (315) 가 로우방향으로 배치된다. 전원전압은 외부 전원전압 또는 전원전압 변환회로에 의해 발생된 내부 전원전압일 수도 있다. 파워 차단용 PMOS 트랜지스터 (P102) 및 제어신호 (SPE) 에 의해 접속점 (316) 을 제어하기 위한 PMOS 트랜지스터 (P103) 는 각각 NMOS 트랜지스터일 수도 있으며, 이때, 제어신호 (PE 및 SPE) 의 레벨은 전원전압 변환회로에 의해 발생된 전원전압보다 더 높은 내부적으로 발생된 전원전압일 수도 있다.

도 70(c) 또는 도 70(d) 에 나타낸 플립플롭 회로를 이용하여 그 플립플롭을 통하여 흐르는 전류를 감소시킴으로써, 전송동작시에 발생된 잡음을 실질적으로 감소시키는 것이 가능하게 된다. 또, 대응 접속점을 밸런스시키는 동안에 데이터 전송을 행함으로써, 안정하면서도 고속 전송동작을 실현할 수가 있다.

플립플롭 회로를 구성하는 트랜지스터들은 특정되지 않으며, DRAM 센스 증폭기 또는 주변회로에 사용되는 트랜지스터와 동일할 수도 있다.

(SRAM 비트라인 및 데이터 전송버스라인용 접속회로)

도 71 내지 73 은 SRAM 비트라인 (SBL) 에의 접속을 위한 접속회로의 회로예를 나타낸 것이다.

도 71 은 NMOS 스위칭 트랜지스터 (N104 및 N105) 를 포함하고 리드/라이트 로우 선택신호 (SWL) 에 의해 SRAM 비트라인 (SBL) 에 접속되는 가장 간단한 구성을 나타낸 것이다.

도 72 에 나타낸 구성은, 플립플롭 회로로부터 데이터를 읽는 경우에, 단자상의 신호를 미분 증폭하기 위하여 플립플롭 회로의 각 대향 단자에 접속된 게이트를 가지는 NMOS 트랜지스터 (N108 및 N109), 및 리드 로우 선택신호 (SRWL) 에 의해 그 증폭된 신호를 SRAM 비트라인 (SBL) 로 전송하기 위한 NMOS 트랜지스터 (N106 및 N107) 로 구성된, 스위칭 트랜지스터 회로를 포함한다. 그 NMOS 트랜지스터 (N108 및 N109) 중의 하나는 접지퍼텐셜과 같은 고정된 퍼텐셜에 접속된다. 플립플롭 회로에 데이터를 라이트하는 경우, 도 72 에 나타낸 구성은 도 71 에 나타낸 NMOS 트랜지스터 (N110 및 N111) 로 구성된 스위칭 트랜지스터 회로를 더 포함하며, 이는 SRAM 비트라인 (SBL) 을 라이트 로우 선택신호 (SWWL) 에 의해 그 플립플롭 회로에 접속한다.

도 73 에 나타낸 구성은, 도 72 에 나타낸 경우와 같이 플립플롭 회로로부터 데이터를 리드하는 경우에 단자상의 신호를 미분 증폭하기 위하여 플립플롭 회로의 각 대향 단자에 접속된 게이트를 가지는 NMOS 트랜지스터 (N108 및 N109), 및 리드 로우 선택신호 (SRWL) 에 의해 그 증폭된 신호를 SRAM 리드용 SRAM 비트라인 (SRBL) 로 전송하기 위한 NMOS 트랜지스터 (N106 및 N107) 로 구성된, 스위칭 트랜지스터 회로를 포함한다. 그 NMOS 트랜지스터 (N108 및 N109) 중의 하나는 접지퍼텐셜과 같은 고정된 퍼텐셜에 접속된다. 플립플롭 회로에 데이터를 라이트하는 경우, 도 73 에 나타낸 구성은 플립플롭 회로에 데이터를 라이트하는 경우에 SRAM 라이트 비트라인 (SWBL) 상의 신호를 미분 증폭하기 위하여 SRAM 라이트 비트라인 쌍에 접속된 게이트들을 가지는 NMOS 트랜지스터 (N114 및 N115), 및 라이트 로우 선택신호 (SWWL) 에 의해 플립플롭 회로의 대향 단자들에 그 증폭된 신호를 전송하기 위한 NMOS 트랜지스터 (N112 및 N113) 으로 구성된, 스위칭 트랜지스터 회로를 포함한다. 그 NMOS 트랜지스터 (N114 및 N115) 중의 하나는 접지퍼텐셜과 같은 고정된 퍼텐셜에 접속된다.

플립플롭 회로의 대향 단 또는 SRAM 비트라인 (SBL) 을 트랜지스터의 게이트에 접속시켜 데이터를 전송하는 도 72 또는 73 에 나타낸 구성에서는, SRAM 비트라인 (SBL) 로부터 플립플롭 회로의 대향 단자들을 완전히 분리시키는 것이 가능하다. 따라서, 일측에서 발생된 잡음이 타측으로 거의 전송되지 않아, 고속 동작이 가능하게 된다.

도 71, 도 72 또는 도 73 에 나타낸 경우와 같은 방식으로 데이터 전송버스라인 (TBL) 에의 접속회로를 구성하는 것도 가능하다.

(SRAM 로우 제어회로)

도 74 는 도 68 에 나타낸 SRAM 로우 제어회로의 회로구성을 상세하게 나타낸 것이다.

도 74 에서, SRAM 로우 제어회로는 SRAM 내부 로우 어드레스 래치회로 (350) 로 구성되며, 내부 어드레스 신호 (iA0 ~ iA3) 및 리드/라이트 명령 입력의 클럭 싸이클에서 내부 어드레스 신호를 취하는 래치신호 (ASRL) 에 의해 SRAM 내부 로우 어드레스 신호 (iASR0 내지 iASR3) 가 발생된다. 이 래치신호 (ASRL) 는 도 54 에 나타낸 동작 제어회로에 의해 발생된 SRAM 제어신호들중의 한 신호이다.

(SRAM 칼럼 제어회로)

도 75 는 도 68 에 나타낸 SRAM 칼럼 제어회로의 구성을 자세하게 나타낸 것이다.

도 75 에서, 리드/라이트 명령 입력시에 클럭 싸이클에 의해 발생된 래치신호 (ASCL) 에 의해 내부 어드레스 신호 (iA4 내지 iA10) 를 래치시키기 위한 SRAM 내부 칼럼 어드레스 래치 회로 (507), 및 제어신호 (SCE) 에 의해 SRAM 내부 칼럼 어드레스 래치회로 (507) 의 출력을 취하여, SRAM 에 대해 리드/라이트를 행하기 위한 버스트 동작 동안에 동작가능한 내부 카운터업 신호 (CLKUP) 에 의해 소정 시이퀀스에서 카운터 업하기 위한 카운터 회로 (506) 를 포함하며, SRAM 내부 칼럼 어드레스 신호 (iASC4 내지 iASC10) 가 래치회로 (507) 또는 카운터 회로 (506) 중의 어느하나의 출력을 통과시키는 멀티플렉서 (508) 에 통하여 출력된다. 이 멀티플렉서 (508) 는 리드/라이트 명령 입력시에 클럭싸이클에서 래치회로 (507) 의 출력을 선택하며, SRAM 내부 칼럼 어드레스 신호가 가능한 고속으로 출력될 수 있도록 제어신호 (SCSL) 에 의해 제어된다. 또한, 본 발명에 따른 SRAM 칼럼 제어회로는, 복수개의 SRAM 셀군 (이실시예에서는 매 로우마다 분할된 SRAM 셀군임) 에 대해, 완전히 다른 데이터 입/출력 모드, 예를들어, 버스트 길이, 데이터 입/출력 어드레스 시이퀀스 및 레이턴시, 등을 설정하도록, 이전에 설명한 모드 레지스터 설정 (2) 명령싸이클에서의 내부 어드레스 (iA0 내지 iA13) 의 상태에 따라서 데이터 입/출력 모드를 취하여 (이 실시예에서는 비록 버스트 길이만이 각 SRAM 셀군에 대해 설정될 수 있지만, 그들에 대해 데이터 입/출력 어드레스 시이퀀스, 레이턴시, 등을 설정하는 것이 가능하다), 그 데이터 입/출력 모드를 저장하는, 데이터 입/출력 모드 메모리부 (505) 를 포함한다. 이 데이터 입/출력 모드 메모리부 (505) 는, 내부 어드레스 (iA0 내지 iA13) 의 상태에 따라서 취입되어지는 설정데이터를 발생시키기 위한 각각의 분할된 SRAM 셀군에 제공된 취입 로직 (502), 상술한 모드 레지스터 설정 (2) 명령 싸이클에서 발생된 인에이블 신호 (CRE) 에 의해 선택된 디코더 회로 (501) 의 출력에 의해, 각 SRAM 셀군의 데이터 입/출력 모드의 설정 데이터 (취입 로직 (502) 의 출력) 를 취입하기 위한 각 취입로직에 제공된 레지스터 (503), 및 디코더 회로 (509) 에 의해 디코드된 신호를 이용하여 리드/라이트 명령싸이클에서 SRAM 내부 로우 어드레스 래치회로 (350) 로부터 출력된 iASR0 내지 iASR3 을 선택적으로 제어함으로써, SRAM 셀군의 설정데이터를 유지하는 레지스터 (503) 의 출력들중의 하나를 통과시키기 위한 멀티플렉서 (504) 를 포함하며, 상기 설정데이터는 어드레스 (iA0 내지 iA3) 에 의해 디코드된다. 카운터 회로 (506) 는 멀티플렉서 (504) 의 출력을 취입하여 각 SRAM 셀군에 설정된 데이터 입/출력 모드로 반도체 메모리 장치를 동작시킨다. 이 데이터 입/출력 모드 메모리부 (505) 는 설정되어질 각 데이터 입/출력 모드에 대해 제공되어야 한다. 내부 카운터업 신호 (CLKUP), 인에이블 신호 (CRE), 제어신호 (CSE 및 SCSL) 및 래치신호 (ASCL) 는 도 54 에 나타낸 동작 제어회로에 의해 발생된 SRAM 부 제어신호이다. 물론, SRAM 내부 로우 어드레스 래치회로 (350) 에 입력된 래치신호 (ASRL) 와 SRAM 내부 칼럼 어드레스 래치회로 (507) 에 입력된 래치신호 (ASCL) 를 같게 하는 것도 가능하다.

모드 레지스터 설정 (2) 명령 싸이클에 의해 각 SRAM 셀군에 대해 수행된 데이터 입/출력 모드 메모리부 (505) 의 설정 대신에, 2개 이상의 SRAM 셀군의 동일 설정 데이터를 한번에 설정하거나 또는 도 10 에 나타낸 모드 레지스터 설정 (2) 명령의 SRAM 로우 데이터의 설정시에 어드레스 (A4 및 A6) 의 로직을 설정하는 것이 가능하다. 예를들어, A4=L 및 A5=L 인 경우, 데이터 입/출력 모드는 매 SRAM 셀군마다 설정되며, A4=H 및 A5=L 인 경우, 데이터 입/출력 모드는 SRAM 로우 데이터의 최소 2비트를 무시하는 2개의 SRAM 셀군에 설정된다. 이러한 방법으로, 데이터 입/출력 모드 메모리부 (505) 는 여러가지 조합으로 설정될 수 있다. 또, 취입로직 (502) 뿐만 아니라 레지스터 (503) 의 갯수도 분할된 SRAM 셀군의 갯수와 동일하지 않으며, 복수개의 SRAM 셀군에 대해 공동으로 취입로직 (502) 과 레지스터 (503) 의 한 세트를 사용하는 것이 가능하다. 또, 어드레스 (iASR0 내지 iASR3) 는 항상 SRAM 내부 로우 어드레스 래치회로 (350) 로부터의 신호는 아니며, 별도의 회로를 제공하는 것도 가능하다.

또한, 도 76 에 나타낸 바와 같이, 내부 어드레스와 외부 기준클럭신호에 동기된 내부 클럭 신호 (iCLK) 사이의 로직 직후에 내부 어드레스가 출력되도록, SRAM 내부 칼럼 어드레스 래치회로 (507) 및 멀티플렉서 (508) 를 구성함으로써, 고속으로 내부 어드레스 신호를 발생시키는 것이 가능하다. 도 76 에서, INTAi 및 /INTAi 는 카운터 회로 (506) 로부터의 어드레스 신호이며, EXTAi 및 /EXTAi 는 내부 어드레스 신호 (iAi) 로부터 발생된 어드레스 신호이다. 이들 신호들은 제어신호 (SCSL 및 /SCSL) 및 버스트 제어신호에 의해 스위치된다. SCSL 은 제어신호이며, /SCSL 은 그 제어신호 (SCSL) 와 반대위상을 갖는 제어신호이다. 도 77 은 이 회로의 동작예를 나타낸 것이다. 이 회로구성에서, 내부 클럭 (iCLK) 로부터 내부 어드레스 신호 (Yi) 가 출력되는 시간까지의 지연은 인버터의 한 스테이지에 대응하며, 최소화된다. 이 내부 어드레스 신호 (Yi 및 YiB) 는 어드레스 펄스 신호로서 출력된다.

(SRAM 칼럼 디코더 및 데이터 제어회로 구성)

도 78 은 SRAM 칼럼 디코더 (123) 및 데이터 제어회로의 구성 예를 나타낸 것이다.

이 회로구성은 제 1 칼럼 디코더 (390) 및 제 2 칼럼 디코더 (391) 를 포함하며, SRAM 칼럼 선택신호 (iASC) 가 이들 칼럼 디코더로 차례로 전송된다. 제 1 및 제 2 칼럼 디코더를 하나의 어드레스 선택신호 (iASC) 로 동작시키기 위하여, 제 1 및 제 2 칼럼 디코더는 제 1 칼럼 어드레스 버퍼 (392) 및 제 2 칼럼 어드레스 버퍼 (393) 에 각각 접속된다. 그 제 1 및 제 2 칼럼 디코더로부터의 선택신호 라인 (SSL) 은 칼럼 방향으로 병렬배치되며, 또한 대응되게 데이터 입/출력 라인 (SIO) 에 접속된 제 1 데이터 래치회로 (395) 및 데이터 입/출력 라인 (SIO) 에 접속된 제 2 데이터 래치회로 (396) 가 제공된다.

도 79 는 SRAM 칼럼 디코더의 내부 동작 타이밍을 나타낸 것이다.

각 칼럼 어드레스 버퍼는 CLK 신호에 기초하여 단계적으로 칼럼 디코더 선택신호 (iASC-1 및 iASC-2) 를 수행한다. 즉, 칼럼 어드레스 선택이 버스트 모드에서 처럼 연속적으로 수행되는 경우, 제 1 칼럼 디코더와 제 2 칼럼 디코더가 교대로 동작한다. 각 칼럼 디코더에 의해 선택된 칼럼 (SSL-1 및 SSL-2) 의 데이터가 대응하는 데이터 입/출력 라인 (STO-1 및 STO-2) 로 차례로 출력된다. 이들 데이터 입/출력 라인은 요구 싸이클 시간의 두배인 싸이클 시간으로 동작하며, 제 1 데이터 래치회로 (395) 및 제 2 데이터 래치회로 (396) 는 그 데이터를 임시 유지한다. 이들 2세트의 데이터는 데이터 출력 버퍼전에 동기되어, 요구된 싸이클 시간에서 데이터 입/출력 단자 (DQ) 로부터 출력된다.

상술한 구성을 이용함으로써, 내부 동작싸이클 속도를 증가시킴이 없이, 연속 데이터 입/출력 및/또는 연속 데이터 라이트의 싸이클 속도를 증대시키는 것이 가능하다. 또한, 이는 DOUBLE DATA RATE (DDR) 의 동기 DRAM 에 적합하다.

(데이터 입/출력 단자를 포함하는 SRAM 부의 다른 구성)

도 80 은 ×8-bit 구성을 갖는 경우에 데이터 입/출력 단자를 포함한 SRAM 부의 또다른 구성예를 개략적으로 나타낸 것이다. SRAM 으로부터의 데이터 출력의 경우, 선택된 칼럼의 SRAM 셀의 데이터가 각 데이터 입/출력 라인 (SIO) 으로 출력된다. 그 선택된 로우의 데이터 입/출력 라인 (SIO) 은 글로벌 데이터 입/출력 라인 (GIO) 에 접속되어, 그 데이터가 대응하는 데이터 증폭기 (153) 로 전송된다. 그후, 그 데이터는 리드/라이트 버스라인 (RWL), 데이터 래치회로 (151) 및 데이터 버퍼 (152) 를 통하여 데이터 입/출력 단자 (DQ) 로 전송된다. SRAM 부가 ×8-bit 구성을 가지므로, 8세트의 데이터 입/출력 회로가 동시에 동작하여 8개의 데이터를 출력한다. 데이터 리드 경로의 반대경로를 따라서 데이터가 SRAM 셀에 라이트된다. 데이터 입/출력 라인 (SIO) 과 글로벌 데이터 입/출력 라인 (GIO) 을 이용하는 이러한 회로구성을 이용함으로써, 모든 SRAM 셀의 SRAM 로우 선택이 불필요하게 되며, SRAM 로우 선택신호라인의 부하가 감소되어, SRAM 셀의 고속 데이터 입/출력이 가능하게 된다. 또, 이러한 구성을 이용함으로써, 데이터 입/출력 라인 (SIO) 의 부하가 증가하지 않아, 비록 SRAM 셀의 로우 갯수가 증가하는 경우에도 고속 동작이 실현될 수 있게 된다.

(SRAM 칼럼 용장회로)

도 81 은 입/출력 단자 (DQ) 중의 하나에 대응하는 SRAM 셀 어레이에 대한 SRAM 칼럼 용장회로의 구성예를 나타낸 것이다.

도 81 에서, 용장 SRAM 셀 칼럼은 SRAM 셀 어레이의 상단에 배치된다. 용장 데이터 입/출력 라인은 SRAM 로우 선택 스위치를 통하여 SRAM 셀 어레이로부터 상방으로 연장하며 통상의 (비용장) 데이터 입/출력 라인은 또 다른 로우 선택 스위치을 통하여 SRAM 셀 어레이로부터 하방으로 연장한다. 글로벌 데이터 입/출력 라인은 SRAM 어레이의 상부에 배치되며 용장 데이터 증폭기 및 라이트 버퍼에 접속되며, 통상의 (비용장) 글로벌 데이터 입/출력 라인은 SRAM 어레이의 하부에 배치되며 통상의 데이터 증폭기 및 라이트 버퍼에 접속된다. SRAM 셀 칼럼으로부터 용장 SRAM 셀 칼럼으로의 스위칭은 글로벌 데이터 입/출력 라인을 스위칭하거나 또는 데이터 증폭기와 라이트 버퍼의 스위칭에 의해 수행된다. 이러한 구성에 의해, 모든 입/출력 단자 (DQ) 에 대한 용장 셀 칼럼에의 SRAM 어레이의 스위칭이 가능하게 되며, 용장 셀 칼럼에의 스위칭이 발생하는 경우에도 용장 셀 칼럼에의 액세스 시간에서의 차이를 제거하는 것이 가능하다. 비록, 이 실시예에서는, 용장 SRAM 셀 칼럼, 데이터 입/출력 라인 및 글로벌 데이터 입/출력 라인이 SRAM 셀 어레이의 상부에 배치되나, 이들의 배치는 이에 한정되지 않는다.

(8) 기타

1. (전원전압)

(DRAM 및 SRAM 에 인가된 전원전압〕

도 82 는 DRAM 어레이부 및 SRAM 어레이부에의 전원접속의 구성예를 나타낸 것이다.

도 82 에서, 이 반도체 메모리 장치는 외부 전원전압 (VEXT) 을 기초로 하여 내부 전원전압 (VINT) 을 발생시키는 전원전압 변환회로 (603) 를 포함한다. 내부 전원전압 (VINT) 은 DRAM 어레이부 (601) 에 인가되며, 외부 전원전압 (VEXT) 은 SRAM 어레이부 (602) 에 직접 인가된다. 최근 DRAM 에서는, 공정의 최소화가 향상되어, 메모리 셀의 파괴전압이 감소되고 있다. 이 문제를 해결하기 위하여는, 메모리 셀 어레이의 전원전압을 외부 전원전압보다 작게 하는 것이 보통이다. 그러나, 트랜지스터의 구동능력이 전원전압의 감소에 따라 반드시 열화되므로, 동작 속도에 대한 방해물이 된다. 이 실시예에서는, SRAM 부의 소형화가 DRAM 어레이부의 소형화에 비해 제한되며, 외부 전원전압 (VEXT) 가 SRAM 부에 사용될 수 있도록 함으로써, SRAM 부의 고속 동작속도가 달성된다. 예를들어, SRAM 셀에의 라이트 데이터의 라이트 속도가, SRAM 셀에서의 데이터 라이트 시간의 전원전압 의존성의 시뮬레이션 결과인 도 84 에 나타낸 바와 같이, 외부 전원전압 (VEXT) = 3.3V 이고 내부 전원전압 (VINT) = 2.5V 인 경우에 41% 만큼 증가되게 된다.

도 83 은 DRAM 어레이부 및 SRAM 어레이부에의 전원접속의 구성예를 나타낸 것이다.

도 83 에서, 이 반도체 메모리 장치는 외부 전원전압 (VEXT) 을 기초로 하여 제 1 내부 전원전압 (VINT1) 과 제 2 내부 전원전압 (VINT2) 을 발생시키는 전원전압 변환회로 (603) 를 포함한다. 제 1 내부 전원전압 (VINT) 은 DRAM 어레이부 (601) 에 인가되며, 제 2 내부 전원전압 (VINT2) 은 SRAM 어레이부 (602) 에 직접 인가된다. 이때, 제 2 내부 전원전압 (VINT2) 을 제 1 내부 전원전압 (VINT1) 보다 더 높게 함으로써, 도 82 에 나타낸 구성에 의해 얻을 수 있는 효과와 동일한 효과를 얻을 수가 있다. 이때, 제 1 내부 전압전압 (VINT1) 및 제 2 내부 전압전압 (VINT2) 을 각각 발생시키기 위하여 2개의 전원전압 변환회로 (603) 를 사용할 수도 있다.

전원전압에 관련된 기판 퍼텐셜은, 메인 메모리부와 서브 메모리부를 구성하는 메모리 셀의 종류에 따라서 여러가지 경우가 고려될 수 있다. 예를들어, 메인 메모리가 다이나믹 메모리 셀로 구성되는 경우, 기판의 다른 영역보다 더 낮은 메인 메모리부, 또는 메인 메모리부, 서브 메모리부 및 쌍방향 데이터 전송회로에 대해 기판 퍼텐셜을 이용할 수 있다. 이 기판 퍼텐셜은 P형 기판에 P우물, N우물 및 더 깊은 N우물을 형성함으로써, 실현될 수 있다.

2. (다른 기능의 설명)

(기능 1: 복사전송)

본 발명에 따른 반도체 메모리 장치는 동일 칼럼상의 SRAM 메모리 셀들간, 예를들어, 메모리 셀 (SMC1) 과 도 68 에 나타낸 메모리 셀 (SMC16) 사이에 데이터 전송기능을 가질 수 있다.

이러한 구성에 의해, SRAM 셀 어레이의 하나의 로우의 셀 데이터를 DRAM 셀 로부터의 전송의 경우에서의 속도보다 더 고속으로 또다른 로우에 복사할 수 있다. 또, 이 기능은 DRAM 에 대해 데이터 전송동작의 영향없이 실행될 수 있다.

이하, 메모리 셀 (SMC1) 을 포함한 하나의 로우의 셀로부터 메모리 셀 (SMC16) 을 포함한 하나의 로우의 셀로의 데이터 전송동작을, 도 68 을 참조하여, 설명한다.

먼저, SRAM 셀 리드/라이트 로우 선택 신호 (SWL1) 가 활성화되어 메모리 셀 (SMC1) 을 포함한 하나의 로우의 셀들의 데이터가 각 SRAM 비트라인으로 전송된다. 그후, SRAM 셀 리드/라이트 로우 선택신호 (SWL16) 가 활성화되어 각 비트라인의 데이터를 메모리 셀 (SMC16) 을 포함한 하나의 로우의 셀들로 전송되며, 셀 데이터가 리라이트된다. 데이터가 SRAM 비트라인 (SBL) 을 이용하여 전송되므로, 예를들어, SRAM 셀 데이터 전송로우 선택신호 (TWL2) 에 의해 선택되는 메모리 셀 (SMC2) 을 포함한 하나의 로우의 셀들과 DRAM 셀 간의 데이터 전송이, 메모리 셀 (SMC1) 을 포함한 로우의 셀들로부터 메모리 셀 (SMC16) 을 포함한 로우의 셀들로의 데이터 전송에 관계없이, 데이터 전송 버스라인 (TBL) 을 이용하여 수행될 수 있다. 이러한 모든 동작들은 명령 입력에 의해 수행되며, 따라서, 전송하는 SRAM 셀군과 전송된 SRAM 셀군을 지정하기 위한 명령이 부가되어야 한다.

(기능 2: 임시 셀 전송)

도 68 에 나타낸 SRAM 셀 어레이부의 구성에서는, 지정된 데이터가 존재하는 경우, 또다른 로우의 DRAM 셀로부터의 데이터 전송을 행함으로써, 데이터가 새롭게 리드되며, 그 데이터를 DRAM 에 임시 전송한 후 (리스토어 전송동작), 또다른 로우의 DRAM 으로부터의 데이터 전송을 수행함 (프리패치 전송동작) 으로써, SRAM 셀에 라이트된 데이터가 리드된다. DRAM 셀에의 데이터 전송의 싸이클 시간을 tRC 로서, DRAM 셀로부터 DAM 셀로의 데이터 전송 (프리패치 던송동작) 으로부터 SRAM 데이터의 독출까지의 시간을 tRAC 로서 기술하면, 데이터 리드를 완결하는데 tRC+tRAC 의 시간이 소요된다. 그러나, 다음의 동작을 제공함으로써 고속으로 데이터를 리드할 수 있다.

도 85 는 이러한 기능을 실현하는 SRAM 어레이부의 상세구성의 예를 나타낸 것이다.

도 85 에서, 그 구성은, 도 85 에 나타낸 구성이 임시 SRAM 셀의 하나의 로우와 제어신호 (TCSL) 에 의해 임시 셀 로우를 선택하기 위한 선택회로 (309) 를 부가적으로 포함하는 점을 제외하고는, 도 68 에 나타낸 구성과 실질적으로 동일하다. 제어신호 (TCSL) 는 도 54 에 나타낸 동작 제어회로에 의해 발생된 전송 제어신호들중의 한 신호로서, 임시 셀로의 데이터 전송이 수행되는 경우에 발생된다. 그 대신에, 기존 SRAM 셀 로우들중의 하나가 임시 SRAM 셀 로우로서 선택될 수 있도록, SRAM 어레이를 구성하거나, 또는 복수개의 임시 SRAM 셀 로우를 부가하는 것이 가능하다.

이하, 도 86 을 참조하여, 도 85 에서 SRAM 셀의 데이터가 메모리 셀 (SMC1) 을 포함한 하나의 로우의 메모리 셀 데이터를 임시 메모리 셀 (SMCD) 을 포함한 하나의 로우의 메모리 셀로 전송 (복사) 하고 그 DRAM 셀로부터의 데이터를 메모리셀 (SMC1) 을 포함한 하나의 로우의 셀들로 전송 (프리패치) 함으로써, 리드되는 경우의 동작예를 설명한다.

먼저, 독출될 데이터를 갖는 소정 DRAM 셀 로우를 선택하기 위하여 활성화 명령이 입력된다. 그후, 임시 SRAM 셀로의 데이터 전송을 위하여 새롭게 부가된 명령 (임시 셀 복사 명령) 이 입력되는 경우, 제어신호 (TCSL) 가 활성화된다. SRAM 셀 리드/라이트 로우 선택신호 (SWL1) 가 그 명령과 동시에 입력된 SRAM 로우 어드레스에 의해 활성화되며, 그 어드레스로 데이터가 전송되어, 메모리 셀 (SMC1) 을 포함한 하나의 로우의 셀 데이터가 각 SRAM 비트라인으로 전송된다. 그후, SRAM 임시 셀 리드/라이트 로우 선택신호 (SWLD) 가 제어신호 (TCSL) 에 의해 활성화되어, 각 비트라인의 데이터가 임시 메모리 셀 (SMCD) 을 포함한 하나의 로우의 임시 셀로 전송되어, 그 셀 데이터가 리라이트된다. 이 동작은 (기능 1) 의 항목에서 설명한 SRAM 셀 어레이의 소정의 한 로우의 셀 데이터를 복사하는 동작과 동일하다. 이 동작에 의해, 전송될 셀 데이터를 DRAM 에 임시 저장하는 것이 가능하다. 그후, 프리패치 명령이 입력되어, DRAM 셀로부터 메모리 셀 (SMC1) 을 포함한 하나의 로우의 셀로의 데이터 전송 (프리패치 전송동작) 을 수행하여, 독출될 데이터를 SRAM 메모리 셀로 전송한다. 그후, 리드 명령이 입력되어, 그 SRAM 셀로부터의 데이터를 리드한다. 이상 설명한 바와 같이, 시간 (tRC) 를 제거하여 시간 (tRAC) 동안에 데이터를 리드하는 것이 가능하다. 그후, 임시 셀로 전송된 데이터가 DRAM 으로 전송된다 (임시 셀 리스토어 전송동작).

(기능 3: 복수 로우의 동시 전송)

본 발명의 반도체 메모리 장치는, DRAM 의 선택된 로우에서의 셀군 데이터가 SRAM 부로 전송되는 경우에, 복수개의 로우의 SRAM 셀군을 동시에 선택함으로써, 동일한 데이터를 전송하는 기능을 가질 수 있다.

이 기능은 간단한 회로에 의해 부가될 수 있다. 도 68 에서는, 상기 기능을 실행하기 위하여 새롭게 부가된 명령에 의해 발생된 제어신호를 SRAM 로우 제어회로 (124) 에 부가하여 그 제어신호로 그 SRAM 내부 로우 어드레스 신호를 제어함으로써, 복수개의 SRAM 셀 데이터전송 로우 선택신호 (TWL) 를 충분히 활성화시킬 수 있다.

(기능 4: 자동 연속 프리패치/리스토어 전송)

선택된 로우의 DRAM 셀 데이터들중에서, DRAM 셀 디코더에 의해 선택된 DRAM 셀 군의 데이터가 SRAM 부로 전송되는 경우, 반도체 메모리 장치는, 복수개의 명령에 의해 데이터전송을 반복하지 않고 하나의 명령으로 소정의 인칩 (in-chip) 지연시간에 대응하는 간격으로 전송동작을 연속적으로 반복함으로써, 총 데이터 전송시간을 감소시키는 기능을 가질 수 있다.

도 87 은 이 기능에 관련된 내부동작의 예를 나타낸 것이다.

이 설명에서는, 하나의 로우의 DRAM 셀이 DRAM 칼럼 디코더에 의해 4개의 DRAM 셀군으로 분할되는 것으로 가정한다. 그러나, 그 DRAM 셀은 어떠한 갯수의 DRAM 셀군으로 분할될 수도 있다.

도 87 에서, 이 기능을 정의하는 새롭게 부가된 명령 (프리패치 (2) 명령) 이 입력되는 경우, 4개의 내부 카운터업 신호가 칩내의 소정의 지연시간에 대응하는 간격으로 연속적으로 발생된다. 내부 칼럼 어드레스 신호를 발생시키기 위한 DRAM 칼럼 제어신호 및 SRAM 내부 로우 어드레스 신호를 발생시키기 위한 SRAM 로우 제어신호가 각각 카운터 회로에 제공된다. DRAM 칼럼 어드레스와 SRAM 로우 어드레스는, 명령 입력과 동시에 입력되며, 초기 내부 카운터업 신호에 의해 취입되고, 후속 내부 카운터업 신호에 의해 각 어드레스가 차례로 카운터업된다. 각 데이터는 4개의 카운터업 신호의 싸이클에서 전송된다.

이와 유사하게, 복수개의 SRAM 셀군의 데이터가 DRAM 로우 디코더와 DRAM 칼럼 디코더에 의해 선택된 복수개의 DRAM 셀군으로 전송되며, 그 반도체 메모리 장치는, 복수개의 명령에 의한 데이터 전송을 반복하지 않고 하나의 명령으로 소정의 인칩 지연시간에 대응하는 간격으로 전송동작을 연속적으로 반복함으로써, 복수개의 DRAM 셀군을 전송하는 기능을 각각 가질 수 있다. 이 기능은, 내부 칼럼 어드레스 신호를 발생시키기 위한 DRAM 칼럼 제어회로 및 SRAM 내부 로우 어드레스를 발생시키기 위한 SRAM 내부 제어회로에 카운터 회로를 제공하여 칩내의 소정 지연시간에 대응하는 간격으로 내부 카운터업 신호를 연속적으로 발생시킴으로써, 앞의 기능과 유사하게 실현될 수 있다.

(기능 5: 복수 로우 연속 리드/라이트)

본 발명의 반도체 메모리 장치는, 하나의 명령으로 복수개의 로우의 SRAM 셀군에 대해 미리 지정된 시이퀀스에 따라서 복수개의 로우의 SRAM 셀군의 모든 데이터를 소정 간격으로 연속적으로 리드/라이트하는 기능을 가질 수도 있다.

이와 같은 기능에 의해, 예를들어, DRAM 의 하나의 로우의 셀 데이터가 복수개의 SRAM 셀군에 유지되는 경우, DRAM 의 하나의 로우의 모든 셀 데이터가 소정 시이퀀스로 연속적으로 리드/라이트하는 것이 가능하게 되어, 그 반도체 메모리를 제어하기 위한 칩세트 및/또는 메모리 제어장치의 부하가 감소되어 다른 SRAM 셀군과 DRAM 부와 함께 칩세트의 동작이 가능하게 된다. 또, 이 기능이 기능 4와 함께 이용되는 경우 다른 효과를 제공하는 것도 가능하다.

도 88 은 이 기능을 실현하기 위한 SRAM 로우 제어회로의 상세구성 예를 나타낸 것이다.

도 88 에서, 이 SRAM 로우 제어회로는, 제어신호 (SRE) 에 의해 도 74 에 나타낸 SRAM 내부 로우 어드레스 래치회로 (350) 의 출력을 취입하여 그 SRAM 칼럼 어드레스가 상위 어드레스가 될 때 발생된 내부 카운터업 신호 (SRUP) 로 소정의 어드레스 시이퀀스에서 출력을 카운터업하기 위한 카운터 회로 (351), 및 래치회로 (35) 와 카운터 회로 (351) 의 출력들중의 어느 하나를 SRAM 내부 로우 어드레스 래치회로 (350) 로 통과시키는 멀티플렉서 (352) 를 부가하여 구성된다. 이 멀티플렉서 (352) 는, 리드/라이트 명령 입력시에 래치회로 (350) 의 출력을 한 싸이클에서 선택하도록, 제어신호 (SRSL) 에 의해 제어된다. SRAM 칼럼 제어회로는 이 기능을 정의하는 새롭게 부가된 명령이 도 75 에 나타낸 카운터 회로 (506) 에 입력되는 경우에 취해진 칼럼 어드레스로부터 상위 어드레스로 차례로 이동시키는 기능을 가진다.

도 89 는 이 기능의 리드 기능의 내부동작 예를 나타낸 것이다.

도 89 에서, 이 기능을 정의하는 새롭게 부가된 명령 (리드 (2) 명령) 이 입력되는 경우, 제어신호 (SRSL) 가 발생되어, 그 SRAM 내부 로우 어드레스 래치회로 (350) 의 출력이 멀티플렉서 (352) 에 의해 SRAM 내부 로우 어드레스 (iASR0 내지 iASR3) 가 되며, 제어신호 (SRE) 에 의해 카운터 회로 (351) 에 취입된다. 그후, 칼럼 어드레스가 기준클럭 (CLK) 에 동기하여 증분되며, 카운터 (351) 는, 카운터가 최상위 어드레스로 된 경우에 발생된 내부 카운터업 신호 (SRUP) 에 의해 로우 어드레스를 증분시킨다. 카운터가 최상위 어드레스가 된 후, 멀티플렉서 (352) 가 제어신호 (SRSL) 에 의해 제어되어, 카운터 회로 (351) 의 출력이 SRAM 내부 로우 어드레스 (iASR0 내지 iASR3) 로 된다. 따라서, 로우 및 칼럼 어드레스를 차례로 이동시킴으로써, 복수개의 로우의 SRAM 셀군의 모든 데이터를 연속적으로 리드할 수 있다.

내부 카운터업 신호 (SRUP), 제어신호 (SRE) 및 제어신호 (SRSL) 는 도 54 에 나타낸 동작 제어회로에 의해 발생된 SRAM 부 제어신호들이다.

(기능 6: 실시간 모드 설정)

본 발명에 따른 반도체 메모리 장치는, 리드/라이트 동작이 명령 입력에 의해 SRAM 셀에 대해 수행되는 경우에 입력된 리드/라이트 명령과 동시에, 버스트 길이, 데이터 입/출력 어드레스 시이퀀스 및 레이턴시, 등과 같은 데이터 입/출력 모드를 설정하는 기능을 가질 수 있다.

이러한 기능에 의해, 이러한 모드 요구시에 다른 데이터 입/출력 모드를 지정할 수 있으므로, 본 발명의 반도체 메모리 장치를 제어하기 위한 칩세트와 반도체 제어장치의 부하를 실질적으로 감소시켜 시스템 성능을 향상시키는 것이 가능하다.

도 90 은 이 기능에 따른 리드(3)/라이트(3) 명령과 각 입력단자 상태간의 대응관계 표를 나타낸 것이다. 도 90 에 나타낸 표는 도 10 에 나타낸 표와, 버스트 길이 선택이 리드/라이트 명령 입력시에 사용되지 않는 어드레스 단자 (A11, A12 및 A13) 에 지정되는 점에서 서로 다르다. 따라서, 3-bit 어드레스 단자의 상태에 따라서, 리드(3)/라이트(3) 명령입력과 동시에 도 26 에 나타낸 버스트 길이를 선택/지정하는 것이 가능하다. 비록 이 실시예에서는 버스트 길이선택이 지정되었지만, 이와 유사하게, 데이터 입/출력 어드레스 시이퀀스, 레이턴시, 등과 같은 데이터 입/출력 모드를 지정하는 것도 가능하다.

도 91 은 이 기능이 사용되는 동작 예를 나타낸 것이다.

도 91 에서, 데이터 입/출력 어드레스 시이퀀스는 시이퀀셜로 설정되며, 레이턴시는 2로 설정되고, 버스트 길이는 리드 (3) 명령입력시에 어드레스 신호 (A11 내지 A13) (내부 어드레스신호 (iA11 내지 iA13)) 에 의해 변경된다. 이는 통상의 SDRAM 에서와 같이, 버스트 길이의 설정에 따라서 도 75 에 나타낸 SRAM 칼럼 제어회로내의 카운터 회로를 제어하여 SRAM 내부 칼럼 어드레스 (iASC4 내지 iASC10) 를 제어함으로써, 실현될 수 있다.

(기능 7: 자동 리스토어/프리패치 전송)

또, 본 발명에 따른 반도체 메모리 장치는, 데이터가 DRAM 셀군으로부터 SRAM 셀군으로 전송된 후, 또 다른 SRAM 셀군의 데이터로부터 DRAM 셀군으로 전송하는 기능을 가질 수 있다.

이 기능을 실현하기 위해서는, 데이터 전송시에 DRAM 로우 어드레스 및 DRAM 칼럼 어드레스를 내부적으로 유지하기에 충분하므로, 도 60 에 나타낸 DRAM 내부 로우 어드레스 래치회로와 도 61 에 나타낸 DRAM 내부 칼럼 어드레스 래치회로를 이용하여 그 기능을 실현하는 것이 가능하다. 또, 각 뱅크마다 그러한 래치회로를 제공함으로써, 서로 다른 뱅크들의 교호접속이 가능하게 된다. 따라서, 리스토어 전송동작시에 DRAM 로우 어드레스와 DRAM 칼럼 어드레스를 지정할 필요가 없으며, 리스토어 동작을 요하는 유효시간이 단축되어, 반도체 메모리 장치를 제어하기 위한 칩세트와 메모리 제어장치내의 제어가 간단하게 되며 부하가 감소되고 시스템 성능이 향상되게 된다.

이와 거의 유사하게, 본 발명에 따른 반도체 메모리 장치는, 데이터가 DRAM 셀군으로부터 SRAM 셀군으로 전송된 후, 또다른 DRAM 셀군의 데이터가 SRAM 셀군으로 전송하는 기능을 가질 수 있다.

본 발명에 따르면, 복수개의 처리장치 (메모리 마스터) 를 포함한 시스템에 있어서, 복수개의 메모리 마스터로부터의 액세스 요구가 있더라도 캐쉬 히트를 감소시킴이 없이, 전체 시스템의 동작속도를 증가시킬 수 있도록, 복수의 액세스 요구에 대응하여 지정가능한, 메인 메모리부와 서브 메모리부를 갖는 반도체 집적회로 장치를 얻는 것이 가능하다.

Claims (8)

1. 메인 메모리부,

   복수개의 메모리 셀군으로 구성된 서브 메모리부, 및

   상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로를 구비하되,

   상기 메인 메모리부의 임의 영역과 복수개의 상기 메모리 셀군 사이의 쌍방향 데이터 전송 및 리드 또는 라이트 동작이 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 메인 메모리부는 듀얼 포트를 갖는 메모리 셀로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
3. 메인 메모리부,

   복수개의 메모리 셀군으로 구성된 서브 메모리부,

   상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로, 및

   상기 서브 메모리부의 상기 복수개의 메모리 셀군들중의 소정 셀군을 선택하기 위한 회로를 구비하되,

   복수개의 상기 메모리 셀군중의 2개의 서로다른 메모리 셀군간의 데이터 전송이 수행되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   복수개의 상기 메모리 셀군중의 2개의 서로다른 메모리 셀군간의 데이터 전송이 상기 쌍방향 데이터 전송회로에 접속된 데이터 전송버스라인을 이용하지 않고 수행되는 것을 특징으로 하는 반도체 메모리 장치.
5. 복수개의 로우 및 복수개의 칼럼으로 배치된 메모리셀로 구성된 메인 메모리부,

   복수개의 로우 및 복수개의 칼럼으로 배치된 메모리셀로 구성된 서브 메모리부, 및

   데이터 전송 버스라인을 통하여 상기 메인 메모리부와 상기 서브 메모리부 사이에 각각 접속하기 위한 쌍방향 데이터 전송회로를 구비하되,

   상기 서브 메모리부는 제 1 로우 선택회로에 접속된 제 1 메모리 셀 및 제 2 로우 선택회로에 접속된 제 2 메모리 셀로 구성되며, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동시에 선택되거나 또는 동일 동작싸이클에서 선택되는 것을 특징으로 하는 반도체 메모리 장치.
6. 메인 메모리부,

   복수개의 메모리 셀군으로 구성된 서브 메모리부,

   상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로, 및

   소정의 어드레스 신호에 대응하여, 상기 서브 메모리부의 상기 복수개의 메모리 셀군들중의 소정 셀군을 선택하기 위한 회로를 구비하되,

   상기 메인 메모리부로부터 상기 서브 메모리부의 적어도 2개의 서로 다른 메모리 셀군으로의 시이퀀셜 또는 동시 데이터 전송이 하나의 동작모드 지정에 따라서 수행되는 것을 특징으로 하는 반도체 메모리 장치.
7. 메인 메모리부,

   복수개의 메모리 셀군으로 구성된 서브 메모리부,

   상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로, 및

   소정의 어드레스 신호에 대응하여, 상기 서브 메모리부의 상기 복수개의 메모리 셀군들중의 소정 메모리 셀군을 선택하기 위한 회로를 구비하되,

   상기 메인 메모리부로부터 상기 서브 메모리부의 적어도 2개의 서로 다른 메모리 셀군으로의 시이퀀셜 데이터전송이 하나의 동작모드 지정에 따라서 수행되는 것을 특징으로 하는 반도체 메모리 장치.
8. 메인 메모리부,

   복수개의 메모리 셀군으로 구성된 서브 메모리부,

   상기 메인 메모리부와 상기 서브 메모리부 사이에 제공된 쌍방향 데이터 전송회로, 및

   소정의 어드레스 신호에 대응하여, 상기 서브 메모리부의 상기 복수개의 메모리 셀군들중의 소정 셀군을 선택하기 위한 회로를 구비하되,

   상기 반도체 메모리 장치는, 하나의 동작모드 지정에 따라서, 입/출력단자로부터 상기 서브 메모리부의 적어도 2개의 서로 다른 메모리 셀군으로 데이터를 차례로 라이트하는 기능 또는 상기 서브 메모리부의 적어도 2개의 서로 다른 메모리 셀로부터 상기 입/출력 단자로 데이터를 차례로 리드하는 기능을 갖는 것을 특징으로 하는 반도체 메모리 장치.