KR19990027057U - 이중포트 램을 이용한 메모리의 액세스 시간 마아진 회로 - Google Patents

Abstract

개시된 내용은 램에 데이터를 액세스하여 램 엑세스의 시간 마아진을 높이고 시스템의 설치운용시 회로의 안정성을 향상시키기 위한 이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로에 관한 것이다.

본 고안은 단일 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로에 있어서, 상기 공간 분할 스위치에서 교환 제어 데이터를 저장하는 다수개의 이중 포트 램과, 상기 이중 포트 램의 데이터 액세스를 제어하기 위한 좌,우측 라이트 이네이블 제어기와, 어드레스 생성을 위한 , 우측 어드레스 발생기와, 상기 이중 포트 램으로부터 입.출력되는 데이터를 송,수신하는 다수개의 좌,우측 데이터 래치부를 포함하는 것을 그 특징으로 한다.

본 발명에 따르면, 다수개의 이중 포트 램을 사용함으로써 램 액세스의 시간 마아진을 높이고, 시스템의 설치 운용시 회로의 안정성을 향상시키는 효과가 있다.

Description

이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로

본 고안은 이중 포트 램(Dual Port RAM)을 이용한 메모리의 액세스 시간 마아진(Access Timing Margin) 회로에 관한 것으로, 특히 램(메모리)에 데이터를 액세스(리드(read) 또는 라이트(write))하여 램 액세스의 시간 마아진을 높이고 시스템의 설치운용시 회로의 안정성을 향상시키기 위한 메모리의 액세스 시간 마아진 회로에 관한 것이다.

종래의 단일 포트 램(Single Port RAM)을 이용한 공간 분할 스위치의 콘트롤 메모리 회로는 도 1에 도시되어 있다.

도 1에 도시된 바와 같이, 다수개의 단일 포트 램(1),(2)...(3N)을 사용하여 어드레스를 생성하는 어드레스 발생기(10)와, 상기 어드레스를 선택하는 어드레스 선택기(20)와, 상기 단일 포트 램 데이터의 액세스를 제어하기 위한 라이트 이네이블 제어기(30)와, 상기 단일 포트 램으로부터 입,출력되는 데이터를 송,수신하는 다수개의 데이터 래치부(11),(12)...(3N)로 구성된다.

그리고, 도면에 도시한 부호중 프로세서 액세스 어드레스는 프로세서가 제어하는 데이터를 단일 포트 램에 액세스(리드 또는 라이트)하기 위해 지정되는 어드레스이고, 순차 어드레스(Sequential Address)는 단일 포트 램에 저장되어 있는 데이터를 순차 리드하기 위해 이진 카운터(Binary Counter)에 의해 생성되는 어드레스이다.

여기서, N은 교환기의 수용 용량 및 램의 사용 용량에 의해 결정된다.

그리고, 도 2는 종래의 단일 포트 램 사용할 때 입.출력 데이터 타이밍도 이다.

이와 같이 구성된, 종래의 단일 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로는 도 1, 2에서와 같이, 라이트 이네이블 제어기(30)에서 라이트 이네이블 신호에 의해 단일 포트 램(1),(2)...(3N)별로 데이터의 액세스(라이트 또는 리드)를 제어하여 어드레스 발생기(10)에 의해 생성된 프로세서 액세스 어드레스를 지정한 후 데이터를 임의 라이트(random write)하고, 순차 어드레스에서는 데이터를 순차 리드함으로써 원하는 단일 포트 램(1),(2)...(3N)의 데이터를 입,출력한다.

그런데, 이런 종래의 공간 분할 스위치의 콘트롤 메모리 회로는 다수의 단일 포트 램을 사용함으로써 단일 포트 램에서 데이터를 액세스할 경우 라이트 액세스와 리드 어드레스를 동일 포트에서 사용해야 하고, 또한 프로세서 액세스 어드레스, 순차 어드레스와 같이 어드레스를 분할하여 어드레스 선택기에 입력되는 클럭(CLK1)의 반주기 동안은 데이터를 임의 라이트하고, 나머지 반주기 동안은 순차 리드하므로 메모리 액세스의 시간 마아진이 적게되어 시스템의 설치 운용시 회로의 안정성이 저하되는 결과를 초래한다.

따라서, 본 고안은 상기와 같은 점을 감안하여 이루어진 것으로서, 그 목적은 공간 분할 스위치에서 교환 콘트롤 데이터를 저장하는 콘트롤 메모리부를 다수개의 이중 포트 램으로 사용함으로써 램을 좌측과 우측 2개 포트로 구분하여 라이트 어드레스와 리드 어드레스를 별도로 취급함에 따라 어드레스 선택기의 입력 클럭 전주기를 데이터 입,출력을 위한 어드레스로 활용함으로써 램 액세스의 시간 마아진을 높이고, 시스템의 설치 운용시 회로의 안정성을 향상시키도록 한 이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로를 제공하는데 있다.

도 1은 종래의 단일 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로의 구성도.

도 2는 종래의 단일 포트 램 사용시 입.출력 데이터 타이밍도.

도 3은 본 고안의 이중 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로의 구성도.

도 4는 본 고안의 이중 포트 램 사용시 입.출력 데이터 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

101∼103_N:이중 포트 램 201:좌측 라이트 이네이블 제어기

202:우측 라이트 이네이블 제어기 301:좌측 어드레스 발생기

302:우측 어드레스 발생기 401∼403_N:좌측 데이터 래치부

501∼503_N:우측 데이터 래치부

상기의 목적들을 달성하기 위한 본 고안은 단일 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로에 있어서, 상기 공간 분할 스위치에서 교환 제어 데이터를 저장하는 다수개의 이중 포트 램과, 상기 이중 포트 램의 데이터 액세스를 제어하기 위한 좌,우측 라이트 이네이블 제어기와, 어드레스 생성을 위한 좌,우측 어드레스 발생기와, 상기 이중 포트 램으로부터 입,출력되는 데이터를 송,수신하는 다수개의 좌,우측 데이터 래치부를 포함하는 것을 그 특징으로 한다.

본 고안의 바람직한 실시예에 대하여 상세히 설명하기로 한다.

이 바람직한 실시예를 통해 본 고안의 목적, 특징 및 이점을 보다 잘 이해할 수 있게 된다.

이하, 첨부한 도면을 참조하여 본 고안에 의한 이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 본 고안의 이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로의 구성도로서, 도 3에 도시된 바와 같이 공간 분할 스위치에서 교환 제어 데이터를 저장하는 다수개의 이중 포트 램(101),(102)...(103_N)과, 상기 이중 포트 램의 데이터 액세스를 제어하기 위한 좌측 라이트 이네이블 제어기(201) 및 우측 라이트 이네이블 제어기(202)와, 어드레스 생성을 위한 좌측 어드레스 발생기(301) 및 우측 어드레스 발생기(302)와, 상기 이중 포트 램으로부터 입,출력되는 데이터를 송,수신하는 다수개의 좌측 데이터 래치부(401),(402)...(403_N) 및 우측 데이터 래치부(501),(502)...(503_N)로 구성된다.

도 4는 이중 포트 램 사용시 입,출력 데이터 타이밍도로서, 도 3과 도 4를 참조하여 본 고안의 실시예에 따라 작용효과를 상세히 설명하기로 한다.

먼저, 공간 분할 스위치에서 교환 제어 데이터를 저장하는 이중 포트 램(101),(102)...(103_N)을 좌측과 우측 2개 포트로 구분하여 라이트 이네이블 제어기(201),(202)에서 라이트 이네이블 신호를 제어하고 좌,우측 어드레스 발생기(301),(302)에 의해 생성된 프로세서 액세스 어드레스를 좌측 또는 우측 중 어느 한쪽을 어드레스로 지정한 후 데이터를 임의(random) 라이트하고, 순차(Sequential) 어드레스에서는 나머지 쪽을 이용하여 데이터를 순차 리드함으로써 원하는 램의 데이터를 입,출력한다.

즉, 도 4에서와 같이 동일한 클럭(CLK1)을 사용했을 경우 이중 포트 램(101),(102)...(103_N)을 이용한다면 어드레스 및 라이트 이네이블 신호의 시간 마아진을 효과적으로 개선할 수 있을 뿐만 아니라 좌,우측 어드레스를 서로 독립적으로 운용할 수 있으므로 이중 포트 램(101),(102)...(103_N)보다 안정적인 동작을 기대할 수 있다.

이상에서와 같이, 본 실시 예에서는, 공간 분할 스위치에서 교환 제어 데이터를 저장하는 다수개의 이중 포트 램을 사용함으로써, 상기 이중 포트 램을 좌측과 우측의 2개 포트로 구분하여 라이트 어드레스(프로세스 액세스 어드레스)와 리드 어드레스(순차 어드레스)를 별도로 취급함에 따라 기존의 단일 포트 램을 사용했을 경우보다 어드레스 선택기 입력 클럭 전주기를 데이터 입,출력을 위한 어드레스로 활용할 수 있기 때문에 램 액세스의 시간 마아진을 높이는 것이 가능하다.

상술한 설명으로부터 본 고안에 의하면, 다수개의 이중 포트 램을 사용함으로써 램 액세스의 시간 마아진을 높여 줌과 동시에 시스템 설치 운용시 회로의 안정성을 향상시키는 효과가 있다는 것이다.

Claims (1)

1. 단일 포트 램을 이용한 공간 분할 스위치의 콘트롤 메모리 회로에 있어서, 상기 공간 분할 스위치에서 교환 제어 데이터를 저장하는 다수개의 이중 포트 램과, 상기 이중 포트 램의 데이터 액세스를 제어하기 위한 좌,우측 라이트 이네이블 제어기와, 어드레스 생성을 위한 좌,우측 어드레스 발생기와, 상기 이중 포트 램으로부터 입,출력되는 데이터를 송,수신하는 다수개의 좌,우측 데이터 레치부를 포함하는 것을 특징으로 하는 이중 포트 램을 이용한 메모리의 액세스 시간 마아진 회로.